JPH03178164A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は相補型絶縁ゲート電界効果トランジスタ（以下
、ＣＭＯ３と略称する）におけるウェル領域の形成方法
、あるいはソース／ドレイン領域の形成方法に関し、新
規な製造方法を提供する。

〔従来の技術〕

従来のＣＭＯ３の製造工程において、ウェル領域の形成
とソース／ドレイン領域の形成のいずれに対してもイオ
ン注入法が広く用いられていた。

〔発明が解決しようとする課題〕

しかしながらイオン注入による不純物ドーピングには、
注入される不純物イオンが持つ運動エネルギーによって
半導体層表面に損傷が生じるという問題点や、チャネリ
ングの発生により浅い拡散層の形成が容易でないこと、
あるいは注入される不純物原子がその加速エネルギーに
よって決まる分散を有する正規分布状に分布する為浅い
接合を有する濃度プロファイルを形成する事が困難であ
るという問題点があった。

又伝統的な拡散技術を用いた場合には一般的に半導体層
表面の酸化膜を介して不純物ドーピングを行う為、拡散
濃度及び接合深さを正確に制御できないという問題点が
あった。

〔課題を解決するための手段〕 上述した従来技術の問題点に鑑み、本発明は新しい不純
物ドーピング技術を利用して特性的に優れた０ＭＯ３素
子の製造を行うための方法を提供することを目的とする
。

第１図は上記目的を達成する為に発明された０ＭＯ３素
子の製造方法を示す工程図である。第１図（ａｌにおい
てＰ型の半導体基板１にＮウェル領域２及びＰウェル領
域３が設けられ、更にフィールド酸化膜４を介して一対
の活性領域（素子領域）５及び６が形成されている１次
に第１囲い）に示す工程においてゲート酸化膜７とゲー
ト電極８が順次形成される。第１図ｔｅｌは素子領域の
不活性膜であるゲート電極８に覆われていないゲート酸
化膜７をエツチングにより除去し、Ｐ型の不純物である
ボロンの吸着層９を形成する工程である。但し、ゲート
酸化膜７を通常のエツチングにより除去した後でも、半
導体層の表面には不活性膜としての自然酸化膜が形成さ
れている。この自然酸化膜を除去し活性なシリコン表面
を露出する工程は一般に真空中で加熱処理を行う工程で
あり、引き続く不純物吸着工程の前処理として重要なも
のである。

不純物吸着工程は真空中で加熱されたシリコンの活性面
に対して不純物成分ボロンを有する気体ジボラン（Ｂ！
Ｈ，）を供給することにより、ボロンの吸着層９が形成
される。第１図ｉｄ）はＰウェル領域３の表面に存在す
る不純物吸着層９を除去する工程であり、このときＮウ
ェル領域２の表面に存在する不純物吸着層９はレジスト
１０によって覆われている。この状態で例えばＨＦ水溶
液あるいはＨＦとＨＮＯ，とを混合した水溶液を用いて
エツチングを行うことにより、第１図（ｄ＋に示すよう
に不純物吸着層のないＰウェルＭ域３の表面が作られる
。このあと、例えばＮ型の不純物としてヒ素（Ａｓ）を
Ｐウェル側にのみイオン注入する工程が第１図ｔｅｌに
示す工程である。第１図（ｆ）はレジス）１０を除去し
た後に、層間ｖ７Ａ縁膜１５を堆積し、更に例えば酸素
雰囲気でリフロー処理を行って眉間絶縁膜１５の平坦化
と同時に不純物拡散を行いＰＭＯ３のソース１１／ドレ
イン１２及びＮＭＯ３のソース１３／ドレイン１４を形
成する工程を示している。

上述した０ＭＯ３素子の製造方法により、浅い接合を有
するＰＭＯ３のソース／ドレインを特徴とする０ＭＯ３
素子を得ることができる。

〔作　用〕

第２図は第１図に示した０ＭＯ３素子の製造工程におい
て第１図（Ｃ１の工程の要部である不純物吸着層９の形
成゛を一貫して実施するための製造装置のブロック図で
ある。

図示する様に、第一導電型の半導体層が形成された基板
１０は石英製の真空チャンバ１２の内部中央付近にセン
トされる。基板ＩＯの温度は赤外線ランプ加熱方式ある
いは抵抗加熱方式を用いた加熱系１３を制御する事によ
り、所定の温度に設定する事が可能である。チャンバ１
２の内部はターボ分子ポンプを主排気ポンプとした複数
のポンプから構成された高真空排気系１４を用いて高真
空に排気可能となっている。チャンバ１２内部の真空度
は圧力計１５を用いて常時モニタリングされている。シ
リコン基板１０の搬送は、チャンバ１２に対してゲート
バルブ１６ａを介して接続されたロード室１７とチャン
バ１２との間で、ゲートバルブ１６ａを開いた状態で搬
送機構１８を用いて行われる。なお、ロード室１７は、
基板１０のロード室１７への出入れ時と搬送時を除いて
、通常はゲートパルプ１６ｂを開いた状態でロード室排
気系１９により高真空排気されている。

チャンバ１２にはガス導入制御系２０を介してガス供給
源２１が接続されている。ガス供給源２１は不純物のド
ーピングに必要な種々の原料ガスを貯蔵する複数のガス
ボンベを内蔵している。ガス供給源２１からチャンバ１
２へ導入される原料ガスの種類、蒸気圧及び導入時間等
はガス導入制御系２０を用いて精密にコントロールする
事が可能である。この装置を用いて清浄化工程、不純物
付着工程の一連の処理が一貫して行われる。

次に第２図に示す製造装置を用いて本発明の要部をなす
一連の処理工程即ち半導体膜の表面活性化、不純物吸着
及び不純物拡散を詳細に説明する。

シリコン基板１はバンクグランド圧力がｌＸｌ０−’Ｐ
ａ以下に排気された真空チャンバ２２の中央部にセント
される０次いで基板温度を加熱系２３を用いて例えば８
５０℃に設定しガス供給源３１から水素ガスを、例えば
チャンバ内部の圧力が１　ｘｔｏ−”ｐ　ａになる様な
条件で一定時間導入する。これによってシリコン半導体
膜７の表面に被覆していた不活性膜即ち自然酸化膜が除
去され、化学的に活性なシリコン半導体膜面が露出する
。シリコン半導体膜表面の清浄化が完了した後、水素ガ
スの導入を停止し基板温度を例えば８００℃に設定する
。この設定温度に到達し且つ安定した後、シリコン半導
体膜の活性面にボロンを含む化合物ガスであるジボラン
（Ｎ　ｔガスで５％に希釈した原料ガス）をガス供給源
３１から供給する。チャンバ２２の圧力がＩ　ＸＩＯ”
”Ｐ　ａとなる様な条件で一定時間導入する事により、
ボロンあるいはボロンを含む化合物の吸着膜が形威され
る。この吸着膜は活性面に対して強固に固定されており
極めて安定である。ボロンの吸着量はジボランガスの導
入圧力及び導入時間に比例している。従ってこれらのパ
ラメータを適当に設定する事により、最適なボロン吸着
量を得る事ができる０以上述べてきた実施例においては
、シリコン半導体膜にＰ型のソース領域及びドレイン領
域を形成する為にジボランガスを用いた。

しかしながらＰ型の不純物吸着膜を形威するには、例え
ばトリメチルガリウム（ＴＭＧ）や三塩化ホウ素（ＢＣ
ｌ２）等に代表される■族元素の気体化合物も有効であ
る。上述した実施例においては、Ｎ型の不純物をシリコ
ン半導体層に導入する為にイオン注入技術を用いた。し
かしながら、Ｐ型のソース領域及びドレイン領域の形成
と同様に、Ｎ型の不純物成分を含むガスを用いて、Ｎ型
の不純物を含む吸着膜を形威し、これによりＮ型の不純
物の拡散を行ってもよい、但し、この場合は、レジスト
１０の代わりとして酸化膜がＮウェル側を覆うようにす
る必要がある。この場合用いられる気体化合物としては
、アルシン（ＡＳＨｌ〉、三塩化リン（ＰＣＩ、）、五
塩化アンチモン（Ｓ　ｂ　ＣＸ５）、ホスフィン（ＰＨ
ｓ）等が利用可能である。

又以上で述べた実施例においては、基板温度としてはそ
の典型例として、半導体膜表面活性化処理においては８
５０℃、不純物吸着処理においては８００℃の数値を示
した０発明者はこれまでの研究において、表面活性化処
理における基板温度としては、バックグランド圧力及び
雰囲気ガスとの関連を含めて、８００℃ないし１２００
℃の範囲が好ましく、又吸着処理における基板温度とし
ては４００℃ないし９５０℃の範囲が好ましい事を確認
している。

又、リフロー処理における半導体基板のアニールは例え
ば酸素ガス雰囲気中において基板温度を９００℃に保持
して３０分間行う、このアニール処理により、Ｐチャネ
ル領域２における不純物ボロンの拡散及び活性化が行わ
れ、同時にＮチャネル領域に注入された不純物ヒ素の活
性化も行われる。

第３図は、第１図に示す製造方法により製造されたＣＭ
Ｏ３素子のＰＭＯ３及びＮＭＯ３のソース／ドレイン領
域における不純物プロファイルを二次イオン質量分析計
（ＳＩＭＳ）を用いて調べたものである。第３図によれ
ばＰＭＯ３のソース／ドレインの場合、不純物であるボ
ロン（Ｂ）とＮウェルのリン（Ｐ）との交点から約８５
０　人の接合深さとなっている。またＮＭＯＳソース／
ドレインの場合、不純物であるヒ素（Ａ３）とＰウェル
のボロン（Ｂ）との交点から約９６０人の接合深さとな
っていることが分かる。このように、本発明によればソ
ース／ドレインの接合が浅いＰＭＯ３及びＮＭＯ３から
構成された０ＭＯ３素子が得られる。第４図は、ウェル
領域の形成に関する本発明にかかる実施例を示している
。第４図（ａｌにおいてＰ型半導体基板１表面にフィー
ルド酸化膜４が設けられ、一対の素子領域と素子分Ｉｔ
　８１域が規定される。第４図中）においては、例えば
Ｐ型の不純物であるボロンの吸着層９が形成される。一
対の素子領域のうち一方の不純物吸着層９が除去されて
第４図（ｄｌに示す状態を得る。これら一連の工程は、
第１図の実施例と本質的に同じであるので、詳細な説明
はここでは省略する０次に第４図ｆｄｌに示す工程にお
いて不純物吸着層のない一方の素子領域のみに例えばＮ
型の不純物であるリン（Ｐ）をイオン注入により導入す
る。このあとレジスト１０を除去しアニールを行って第
４図（ｅｌに示すように、素子領域の直下及びその周辺
部にのみ限定的に不純物が拡散しているＰウェル領域１
６及びＮウェル領域１７を設けている。この方法によれ
ば、フィールド絶縁膜に対して自己整合的にウェル領域
を形成できるという特徴を有する。

〔発明の効果〕

上述した様に、本発明によれば半導体の活性面に対して
不純物の直接的吸着及び拡散を行う事によりソース領域
及びドレイン領域を形成しているので、これらの接合を
浅くする事が可能となりトランジスタの動作の微細化と
それに伴う高速化が図れるという効果が得られる。特に
、不純物の吸着及び拡散技術をＰチャネル領域の形成に
適用する事により、相補型絶縁ゲート電界効果トランジ
スタの高速化を達成する事ができる。即ち、従来から相
補型絶縁ゲート電界効果トランジスタの高速化の障害と
なっていたのはＮチャネルトランジスタではなく、むし
ろＰチャネルトランジスタであったからである。

【図面の簡単な説明】

第１図は半導体装置の製造方法の一実施例を示す工程図
、第２図は製造方法を実施するための製造装置のブロッ
ク図、第３図は第１図の工程により製造されたソース／
ドレイン領域における深さ方向での不純物濃度プロファ
イル、第４図はウェル領域を形成する場合の実施例を示
す工程図である。 １　・　・ ２　・　・ ３　・　・ ４　・　・ ５　・　・ ６　・　・ ７　・　・ ８　・　・ ９　・　・ １０・　・ １１・　・ １２・　・ １３・　・ １４・　・ １５・　・ ・半導体基板 ・Ｎウェル領域 ・Ｐウェル領域 ・フィールド酸化膜 ・活性領域 ・活性領域 ・ゲート酸化膜 ・ゲート電極 ・不純物吸着層 ・レジスト ・ソース ・ドレイン ・ソース ・ドレイン ・層間絶縁膜 １６・ ・Ｐウェル １７・ ・Ｎウェル 以 上

Claims (5)

【特許請求の範囲】
1. （１）フィールド酸化膜によって互いに分離された一対
   の活性領域を形成する第１工程と、 活性領域の表面の不活性膜を除去し、該活性面に対して
   一方導電型の不純物成分を有する気体を供給し一方導電
   型の不純物成分元素又はその化合物を含む吸着膜を形成
   する第２工程と、 他方の活性領域に対してその表面の一方導電型の不純物
   元素又はその化合物を含む吸着膜を除去し、他方導電型
   の不純物を導入する第３工程と、これら一対の活性領域
   にそれぞれ異なる導電型の不純物拡散領域を形成する第
   ４の工程とからなる半導体装置の製造方法。
2. （２）第２工程は、活性領域の不活性膜としてのゲート
   電極直下を除く部分のゲート酸化膜を除去し、該活性面
   に対してＰ型の不純物成分ボロンを有する気体ジボラン
   を供給しボロンを含む吸着膜を形成する工程である請求
   項１に記載の製造方法。
3. （３）第３工程は、ウェットエッチングによりボロンを
   含む吸着膜を除去する工程である請求項１に記載の製造
   方法。
4. （４）第３工程はドライエッチングによりボロンを含む
   吸着膜を除去する工程である請求項１に記載の製造方法
   。
5. （５）第３工程は、他方の活性領域に対してＮ型の不純
   物をイオン注入により導入する工程である請求項１に記
   載の製造方法。