KR100325699B1 - 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법 - Google Patents
반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 30
- 239000002184 metal Substances 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 229920005591 polysilicon Polymers 0.000 claims abstract description 36
- 238000009792 diffusion process Methods 0.000 claims abstract description 23
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 22
- 239000010937 tungsten Substances 0.000 claims abstract description 22
- 150000002500 ions Chemical class 0.000 claims abstract description 19
- 230000004888 barrier function Effects 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000008569 process Effects 0.000 claims description 11
- 239000002019 doping agent Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 1
- 239000007789 gas Substances 0.000 abstract description 12
- 239000010410 layer Substances 0.000 description 59
- 238000006243 chemical reaction Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 230000009257 reactivity Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- RUUPZDJXHCZXOJ-UHFFFAOYSA-J 2-carboxyphenolate;titanium(4+) Chemical compound [Ti+4].OC(=O)C1=CC=CC=C1[O-].OC(=O)C1=CC=CC=C1[O-].OC(=O)C1=CC=CC=C1[O-].OC(=O)C1=CC=CC=C1[O-] RUUPZDJXHCZXOJ-UHFFFAOYSA-J 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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Abstract
본 발명은 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법에 관한 것으로, 하부구조가 형성된 반도체 기판 상에 게이트 산화막 및 도프트 폴리실리콘층을 순차적으로 형성하고, SiH4및 N2기체의 고주파 플라즈마에 의해 활성화된 N+이온 및 Si+이온을 형성하여 상기 SiH4및 N2기체를 SiNx로 환원시켜 상기 도프트 폴리실리콘층 상에 SiNx전도성 확산 방지막을 형성한 다음, 전체 구조 상부에 텅스텐층을 형성하므로써 소자의 GOI 특성 및 트랜지스터 특성을 개선할 수 있는 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법에 관한 것으로, 특히 도프트 폴리실리콘층 상면에 전도성 확산 방지막을 형성하므로써 텅스텐-메탈 게이트 구조 게이트의 GOI(Gate Oxide Integrity) 특성 및 트랜지스터특성을 개선할 수 있는 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따른 신호처리 속도 개선의 측면에서 기존의 폴리사이드(polycide) 게이트를 대체하여 텅스텐-메탈 게이트 구조의 게이트가 주로 사용되고 있다.
도 1은 종래 반도체 소자의 텅스텐-메탈 게이트 구조를 설명하기 위해 도시한 소자의 단면도이다.
도시된 것과 같이, 하부구조가 형성된 반도체 기판(11) 상에 게이트 산화막 (12), 도프트 폴리실리콘층(13) 및 텅스텐층(14)을 형성한 후 패터닝하여 텅스텐-메탈 게이트 구조의 게이트가 형성된다.
일반적으로 텅스텐(W)층(14)은 WF6를 H2로 환원시켜 형성되는데, WF6와 H2를 반응기체로 이용하기 때문에 텅스텐층(14) 내에는 1019∼1020at./cm3의 F와 1021∼1023at./cm3의 H가 함유되어 있다. 이와 같이 텅스텐층(14) 내에 함유된 F와 H는 후속 열처리 공정시 게이트 산화막(12)쪽으로 확산되어 게이트 산화막(12)의 두께를 증가시키거나 도프트 폴리실리콘층(13)과 게이트 산화막(12) 계면에 픽스트 차지 센터(fixed charge center)를 형성하여 소자의 GOI 특성을 저하시킨다. 또한, 텅스텐층(14)과 도프트 폴리실리콘층(13) 계면에서의 확산반응에 의해 살리사이드화(salicidation) 현상이 발생하여, W2Si, WSi2, WSi 등의 복합 화합물(A)이 생성된다. 이로 인하여 게이트 비저항이 변화되고 결과적으로 트랜지스터의 특성이 변화되는 문제점이 있다. 따라서 텅스텐-메탈 게이트 구조의 전기적 특성을 개선하기 위하여 F 및 H의 확산과 살리사이드화를 억제할 수 있는 전도성 확산 방지막이 필수적으로 요구되고 있다.
이를 위한 전도성 확산 방지막의 조건은 첫째, 열적 안정성이 있으면서 텅스텐층 및 도프트 폴리실리콘층과의 반응성이 적을 것, 둘째, 텅스텐층 및 도프트 폴리실리콘층과의 일함수 차가 적어 플랫 밴드(flat band; Vfb) 변화를 유발시키지 않을 것, 셋째, 전기전도도가 클 것 등이다. 이러한 조건을 만족하는 소재로서 TiN, WNx, SiNx등이 있다. 그런데 TiN은 Ti와 도프트 폴리실리콘층간의 반응성으로 인해 티타늄 살리사이드화 현상이 발생하므로 전도성 확산 방지막으로서의 이용에 제한이 있으며, WNx는 게이트 식각 공정시 텅스텐, 도프트 폴리실리콘층 및 WNx간의 식각 선택비 차이에 따라 식각 공정의 마진 확보가 어려운 문제점이 있다. 따라서 SiNx가 최적의 소재로서 이용될 수 있다.
종래에는 도프트 폴리실리콘층 표면에 SiNx층을 형성하기 위하여 도프트 폴리실리콘층 상에 실리콘층 형성 후 N2O 분위기에서 어닐링하는 방법, NH3플라즈마에 의한 질화처리 방법, N-이온 주입법 등이 이용되어 왔다. 그러나 N2O 어닐링 방법 및 NH3플라즈마 방법의 경우에는 고온에서 복합형 기체를 사용함에 따라 공정이 복잡하여 도프트 폴리실리콘층 내 도펀트 농도 분포의 변화 등 열 버젯(thermalbudget)에 의한 문제점이 수반되고, N-이온 주입 방법의 경우 결함이 다수 포함된 SiNx층이 형성되어 확산 방지 기능과 식각 특성을 저하기키므로 단일형 기체를 사용하여 상온에서 결정상태가 우수한 SiNx층을 형성시킬 수 있는 새로운 공정이 요구된다.
따라서, 본 발명은 텅스텐-메탈 게이트 구조 형성시 도프트 폴리실리콘층 형성 공정의 후속 처리로서 고주파 SiH4+N2기체의 고주파 방전에 의해 상온에서 활성화된 N+이온과 Si+이온을 이용하여 도프트 폴리실리콘층 표면에 SiNx층을 형성하여 F 및 H의 확산을 방지하고 살리사이드화를 억제할 수 있도록 하므로써, 텅스텐-메탈 게이트 구조의 GOI 특성 및 트랜지스터 특성을 개선할 수 있는 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법은 하부구조가 형성된 반도체 기판 상에 게이트 산화막 및 도프트 폴리실리콘층을 순차적으로 형성하는 단계와, SiH4및 N2기체의 고주파 플라즈마에 의해 활성화된 N+이온 및 Si+이온을 형성하여 상기 SiH4및 N2기체를 SiNx로 환원시켜 상기 도프트 폴리실리콘층 상에 SiNx전도성 확산 방지막을 형성하는 단계와, 전체 구조 상부에 텅스텐층을 형성하는 단계를 포함하여 이루어지는 것을특징으로 한다.
도 1은 종래 반도체 소자의 텅스텐-메탈 게이트 구조를 설명하기 위해 도시한 소자의 단면도.
도 2a 내지 2c는 본 발명에 따른 텅스텐-메탈 게이트 구조 형성 방법을 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11, 21 : 반도체 기판 12, 22 : 게이트 산화막
13, 23 : 도프트 폴리실리콘층 14, 24 : 텅스텐층
25 : 전도성 확산 방지막(SiNx막)
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 2c는 본 발명에 따른 텅스텐-메탈 게이트 구조 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 게이트 산화막(22) 및 도프트 폴리실리콘층(23)을 순차적으로 형성한다.
도프트 폴리실리콘층(23)은 500 내지 700℃의 온도에서 CVD법에 의해 500 내지 1000Å의 두께로 형성하며, 반응기체로서 SiH4를 사용하고 도펀트로 PH3가스를 이용한다. 이때, 반응기체(SiH4)와 도펀트(PH3)와의 혼합비는 1.1:1.5 내지 1.5:1.8 정도로 한다. 한편, 게이트 산화막(22)은 50 내지 100Å의 두께로 형성한다.
도 2b에 도시된 바와 같이, 도프트 폴리실리콘층(23) 상부에 전도성 확산 방지막(25)을 형성한다.
전도성 확산 방지막(25)은 열적 안정성이 있으면서 텅스텐층 및 도프트 폴리실리콘층과의 반응성이 적고, 텅스텐층 및 도프트 폴리실리콘층과의 일함수 차가 적어 플랫 밴드의 변화를 유발시키기 않아야 하며, 전기전도도가 큰 물질을 이용하여 형성하여야 한다. 현재에는 이러한 조건을 만족하는 소재로서 SiNx가 사용되고 있다. 본 발명에 따른 전도성 확산 방지막(25)은 도프트 폴리실리콘층(23) 형성 후동일 챔버에서 SiH4+ N2기체의 고주파 방전에 의해 상온에서 활성화된 N+이온과 Si+이온을 이용하여 형성되며, 이때의 화학반응은 다음의[화학식 1]과 같다.
SiH4→ Si +2H2
Si + N → SiNx
이러한 반응은 반응 자유 에너지 값이 음의 값이 되는 온도인 850 내지 1000℃ 범위에서 진행된다. 그러나 고주파(RF) 플라즈마를 이용하는 경우에는 활성화된 N+이온과 Si+이온간의 반응에 의하여 [화학식 1]과 같은 반응은 상온에서 진행되리 수 있다. 또한 고주파 방전에 의해 플라즈마를 형성시키면 DC 방전 플라즈마에서 나타나는 동일전하 누적층 형성이 억제되어 반응이온의 반발작용(repulsion) 현상(정전기적 척력에 의해 동일전하의 이온이 반응 표면으로 이동하지 못하는 현상)이 배제되므로 Si와 N간의 반응 효율이 증가되고 플라즈마 내에 존재하는 반응성 이온들의 충돌현상에 의해 증착원자들의 표면 이동도가 증가되어 결과적으로 결정성이 우수한 SiNx막(25)이 빠른 속도로 형성된다.
이와 같이, SiNx막(25)은 고주파 플라즈마 CVD방식에 의해 40 내지 100Å의 두께로 형성되며, 이때 사용되는 플라즈마의 형태는 13.56MHz의 파형을 갖는다. 또한, SiH4와 N2기체의 혼합비는 1:1.9 내지 1:2.3 정도로 한다.
이후, 도 2c에 도시된 바와 같이, 전도성 확산 방지막(25) 상부에 텅스텐층(24)을 형성하고 게이트 식각 공정을 실시하므로써 텅스텐-메탈 게이트 구조의 게이트가 형성된다. 이때 텅스텐층(24)은 350 내지 450℃의 온도에서 CVD 법에 의해 1000 내지 1500Å의 두께로 형성된다. 또한, 반응 기체로서 WF6와 H2를 이용하며, WF6와 H2의 혼합비는 2 ∼ 3.5 : 1 ∼ 1.8 정도로 한다.
후속 열처리 공정은 600 내지 800℃ 범위에서 진행하며 이에 의해 텅스텐층(24)의 결정 구조가 육방격자 구조에서 정방격자 구조로 변화되게 된다.
이상에서 설명한 텅스텐-메탈 게이트 구조의 게이트를 형성하는 공정에 있어서, 도프트 폴리실리콘층 형성 후 후속 공정으로서 SiH4+ N2기체의 고주파 방전에 의해 상온에서 활성화된 N+이온과 Si+이온을 형성하여 도프트 폴리실리콘층 표면에 SiNx형태로 환원시키게 되면, SiNx층의 F 및 H에 대한 확산 방지 기능과 살리사이드화 억제 기능에 의하여 텅스텐-메탈 게이트 구조 게이트의 GOI 특성 및 트랜지스터 특성을 개선할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면, 텅스텐-메탈 게이트 구조의 게이트 형성시 도프트 폴리실리콘층 형성 공정의 후속 공정으로 SiH4+ N2기체의 고주파 방전에 의해 상온에서 활성화된 N+이온과 Si+이온을 이용하여 SiNx층을 형성하므로써, 텅스텐층의 텅스텐 원자와 SiNx층의 N 원자간의 화학적 친화력에 의해 접착 강도가 향상되고 동시에 균일한 에너지 밴드를 나타내는 텅스텐-메탈 게이트 구조를 이룰 수 있기 때문에 플랫밴드의 변화사 감소되어 트랜지스터의 특성을 개선할 수 있다. 또한, SiNx층의 F 및 H에 대한 확산 방지 기능과 살리사이드화 억제 기능을 통하여 GOI 특성을 개선할 수 있으며, 텅스텐층과 도프트 폴리실리콘층의 계면에서 도프트 폴리실리콘층의 소모에 의한 계면 그루빙(grooving) 현상이 SiNx층에 의해 배제되므로 균일한 계면을 이루게 되어 소자의 전기적 특성을 안정화시킬 수있다. 그리고 후속 열처리 공정시 도프트 폴리실리콘층 내의 도펀트 재분포 현상이 SiNx층의 확산 방지 기능에 의해 억제되어 도프트 폴리실리콘층의 저항 균일성을 배가시킬 수 있으며, 소자의 GOI 특성과 트랜지스터 특성이 개선되므로 소자의 수율 및 신뢰성을 향상시킬 수 있다.
Claims (10)
- 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법에 있어서,하부구조가 형성된 반도체 기판 상에 게이트 산화막 및 도프트 폴리실리콘층을 순차적으로 형성하는 단계와,SiH4및 N2기체의 고주파 플라즈마에 의해 활성화된 N+이온 및 Si+이온을 형성하여 상기 SiH4및 N2기체를 SiNx로 환원시켜 상기 도프트 폴리실리콘층 상에 SiNx전도성 확산 방지막을 형성하는 단계와,전체 구조 상부에 텅스텐층을 형성한 후 게이트 식각 공정으로 상기 텅스텐층, 상기 SiNx전도성 확산 방지막, 상기 도프트 폴리실리콘층 및 상기 게이트 산화막을 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법.
- 제 1 항에 있어서,상기 도프트 폴리실리콘층은 500 내지 700℃의 온도에서 반응기체로서 SiH4를 사용하고 도펀트로 PH3가스를 사용하여 CVD 법에 의해 형성하는 것을 특징으로 하는 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법.
- 제 2 항에 있어서,상기 SiH4와 PH3의 혼합비는 1.1:1.5 내지 1.5:1.8로 하는 것을 특징으로 하는 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법.
- 제 1 항에 있어서,상기 도프트 폴리실리콘층은 500 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법.
- 제 1 항에 있어서,상기 SiNx전도성 확산 방지막은 상기 도프트 폴리실리콘층과 동일한 챔버에서 형성하는 것을 특징으로 하는 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법.
- 제 1 항에 있어서,상기 SiNx전도성 확산 방지막을 형성하기 위해 사용하는 고주파 플라즈마는 13.56MHz의 파형을 갖는 것을 특징으로 하는 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법.
- 제 1 항에 있어서,상기 SiNx전도성 확산 방지막을 형성하기 위해 사용하는 SiH4와 N2기체의 혼합비는 1:1.9 내지 1:2.3인 것을 특징으로 하는 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법.
- 제 1 항에 있어서,상기 SiNx전도성 확산 방지막은 40 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법.
- 제 1 항에 있어서,상기 텅스텐층은 350 내지 450℃의 온도에서 반응기체로 WF6및 H2를 사용하여 CVD법에 의해 형성하는 것을 특징으로 하는 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법.
- 제 1 항에 있어서,상기 텅스텐층은 1000 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024221A KR100325699B1 (ko) | 1999-06-25 | 1999-06-25 | 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024221A KR100325699B1 (ko) | 1999-06-25 | 1999-06-25 | 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010003786A KR20010003786A (ko) | 2001-01-15 |
| KR100325699B1 true KR100325699B1 (ko) | 2002-02-25 |
Family
ID=19595293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990024221A KR100325699B1 (ko) | 1999-06-25 | 1999-06-25 | 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100325699B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399943B1 (ko) * | 2001-12-29 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
| KR100844953B1 (ko) * | 2002-06-29 | 2008-07-09 | 주식회사 하이닉스반도체 | 선택적 텅스텐 성장법을 이용한 게이트 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260370A (ja) * | 1986-05-06 | 1987-11-12 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
-
1999
- 1999-06-25 KR KR1019990024221A patent/KR100325699B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260370A (ja) * | 1986-05-06 | 1987-11-12 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010003786A (ko) | 2001-01-15 |
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