KR100301425B1 - 텅스텐 폴리사이드 구조의 반도체장치의 제조방법 - Google Patents
텅스텐 폴리사이드 구조의 반도체장치의 제조방법 Download PDFInfo
- Publication number
- KR100301425B1 KR100301425B1 KR1019990023555A KR19990023555A KR100301425B1 KR 100301425 B1 KR100301425 B1 KR 100301425B1 KR 1019990023555 A KR1019990023555 A KR 1019990023555A KR 19990023555 A KR19990023555 A KR 19990023555A KR 100301425 B1 KR100301425 B1 KR 100301425B1
- Authority
- KR
- South Korea
- Prior art keywords
- tungsten
- interlayer insulating
- bit line
- insulating film
- gate electrode
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 49
- 239000010937 tungsten Substances 0.000 claims abstract description 49
- 239000011229 interlayer Substances 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 229920005591 polysilicon Polymers 0.000 claims abstract description 28
- -1 tungsten nitride Chemical class 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 16
- 150000002500 ions Chemical class 0.000 claims abstract description 15
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 14
- 239000013078 crystal Substances 0.000 claims abstract description 13
- 230000007547 defect Effects 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 8
- 239000010408 film Substances 0.000 claims description 34
- 239000010409 thin film Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 21
- 239000000758 substrate Substances 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 4
- 239000005388 borosilicate glass Substances 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000010849 ion bombardment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical compound [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
플로우 특성의 층간절연막의 이온이 비트라인 콘택으로 확산되는 것을 방지하여 비트라인의 저항을 줄이면서 비트라인의 접착도를 증가시킨 텅스텐 폴리사이드 구조의 반도체장치의 제조방법에 대해 개시하고 있다. 본 발명은 텅스텐 폴리사이드 구조의 게이트전극이 형성된 구조물 상부에 플로우 특성을 갖는 평탄화된 층간절연막을 형성한 후 층간절연막내에 게이트전극 표면이 개방되는 콘택홀을 형성하고, 콘택홀이 형성된 층간절연막 상부에 층간절연막으로의 B 또는 P 이온의 확산 방지와 표면의 결정결함을 방지하고자 텅스텐질화박막을 형성하고, 텅스텐질화박막 상부에 도프트 폴리실리콘과 텅스텐실리사이드를 순차적으로 증착하여 텅스텐 폴리사이드 구조의 비트라인을 형성하는 제조 공정으로 이루어진다.
Description
본 발명은 반도체장치에 관한 것으로서, 특히 배선과 하부의 구조물간의 콘택 저항 및 콘택 식각시 발생하는 소자의 전기적 열화를 극복할 수 있는 텅스텐 폴리사이드 구조의 반도체장치의 제조방법에 관한 것이다.
최근에는 반도체 디자인 룰이 점점 미세화됨에 따라 반도체소자를 다층 및 복잡한 구조로 제조하고 있다. 더욱이, 반도체소자의 고집적화에 따른 고속 동작을 달성하기 위해서는 도프트 폴리실리콘으로 이루어진 배선 대신에 도프트 폴리실리콘과 금속 실리사이드, 예컨대 텅스텐 실리사이드가 순차 적층된 폴리사이드로 대체하고 있다.
일반적으로 게이트전극와 비트라인은 커패시터로의 신호 이송을 위해서 콘택을 형성하게 되었는데, 이러한 콘택 구조에서의 콘택 저항 및 시트(sheet) 저항은 신호 이송 속도를 지배하는 주요 요인으로 대두되고 있다. 즉, 도프트 폴리 실리콘의 높은 저항, 콘택 하부의 도프트 폴리실리콘상의 자연산화막 생성, 콘택 식각시 게이트전극의 폴리실리콘 표면의 비정질화 등의 문제점이 발생되어 상기와 같은폴리사이드 게이트전극 및 비트라인을 이용한 콘택이 선호되고 있는 실정이다.
도 1은 일반적인 텅스텐 폴리사이드 구조의 게이트전극 및 비트라인을 갖는 반도체장치의 수직 단면도이다.
이를 참조하면, 상기 반도체장치는 실리콘 기판(10)의 활성 영역에 형성된 게이트 산화막(22) 위에 도프트 폴리실리콘층(24)과 텅스텐 실리사이드층(26)이 적층된 게이트전극(20)과, 상기 게이트전극(20) 에지 근방에 오버랩되어 기판 내에 형성된 불순물접합영역(30)과, 게이트전극(20)이 형성된 기판 상부면을 덮도록 플로우 특성을 갖는 층간절연막(40)과, 층간절여막(40)의 콘택홀을 통해서 게이트전극(20)의 상부면과 접하며 도프트 폴리실리콘층(52)과 텅스텐 실리사이드층(54)이 적층된 비트라인(50)으로 구성된다.
여기서, 층간절연막(40)은 BPSG(BoroPhospho Silicate Glass), PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass) 중에서 어느 한 물질로 이루어진다.
그러나, 상기 구조를 가지는 반도체장치는 게이트전극(20)의 텅스텐 실리사이드(26)와 비트라인(50)의 도프트 폴리실리콘(52)이 접촉된 상태이기 때문에 두 물질간의 일함수(work function) 차이에 의해서 쇼트키 콘택 저항 특성이 나타나며 동시에 콘택 저항이 매우 높아진다.
그 뿐만 아니라, 리액티브 플라즈마(reactive plasma)를 이용한 층간절연막의 콘택홀 식각 및 감광막 제거공정시 이온 충격에 의하여 콘택홀 표면에 결정결함이 발생하게 된다.
도 2a 및 도 2b는 각각 비트라인의 콘택홀 제조 공정시 플로우 특성의 층간절연막 표면에 발생하는 결정 결함을 나타낸 수직 단면도와 비트라인 형성시 결정결함에 의해 비트라인의 도프트 폴리실리콘층에 이상화합물이 생성된 상태를 나타낸 수직 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이, 상기 층간절연막(40) 표면에 발생한 결정결함층(41)은 층간 절연물질로서 BPSG를 이용할 경우 B와 P 이온의 유리한 확산경로로 작용한다. 이에, 비트라인(50)의 도프트 폴리실리콘막(52)내에 SiP, SiB, BP등의 이상화합물이 석출되어 비트라인의 면저항이 증가하게 된다.
또한, 도프트 폴리실리콘내로 확산된 P이온은 후속열공정 진행시 게이트전극(20)의 텅스텐 실리사이드층(26)으로 확산하게 될 경우 비트라인(50)의 도프트 폴리실리콘층(52)과 게이트전극(20)의 텅스텐 실리사이드층(26) 사이의 콘택계면에서 고갈영역이 형성되어 콘택저항특성이 열화된다. 이러한 문제로 인하여 콘택특성이 논오믹(non-ohmic)이거나 수㏀/콘택 이상의 높은 저항이 얻어지며 비트라인 면저항이 불안정해지므로 이에 대한 대책에 요구되고 있는 실정이다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 텅스텐-폴리사이드 비트라인과 텅스텐-폴리사이드 게이트전극의 콘택 구조 형성함에 있어 비트라인의 도프트 폴리실리콘 증착전에 콘택홀이 형성된 플로우 특성의 층간절연막 상부에 도전성 이온에 대한 확산방지역할을 하는 텅스텐질화박막을 추가 형성함으로써 비트라인의 시트저항 및 콘택 저항을 개선하는 텅스텐 폴리사이드 구조의반도체장치의 제조방법에 있다.
도 1은 일반적인 텅스텐 폴리사이드 구조의 게이트전극 및 비트라인을 갖는 반도체장치의 수직 단면도,
도 2a 및 도 2b는 각각 비트라인의 콘택홀 제조 공정시 플로우 특성의 층간절연막 표면에 발생하는 결정 결함을 나타낸 수직 단면도와 비트라인 형성시 결정결함에 의해 비트라인의 도프트 폴리실리콘층에 이상화합물이 생성된 상태를 나타낸 수직 단면도,
도 3은 본 발명에 따른 텅스텐 폴리사이드 구조의 게이트전극 및 비트라인을 갖는 반도체장치를 나타낸 수직 단면도,
도 4a 내지 도 4c는 본 발명에 따라 텅스텐 폴리사이드 구조의 게이트전극 및 비트라인을 제조하기 위한 공정 순서도,
도 5는 본 발명에 따라 텅스텐 폴리사이드구조의 게이트전극 및 비트라인 콘택면 사이에 텅스텐질화막을 추가했을 때의 개략적인 에너지 밴드 정렬을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 실리콘기판 110 : 게이트전극
120 : 불순물접합영역 130 : 플로우 특성의 층간절연막
140 : 텅스텐질화박막 150 : 비트라인
상기 목적을 달성하기 위하여 본 발명은 텅스텐 폴리사이드 구조의 반도체장치의 제조 방법에 있어서, 텅스텐 폴리사이드 구조의 게이트전극이 형성된 구조물 상부에 플로우 특성을 갖는 평탄화된 층간절연막을 형성하는 단계와, 층간절연막내에 콘택홀을 형성하는 단계와, 콘택홀이 형성된 층간절연막 상부에 층간절연막으로의 도전 이온의 확산 방지와 표면의 결정결함을 방지하고자 텅스텐질화박막을 형성하는 단계와, 텅스텐질화박막 상부에 도프트 폴리실리콘과 텅스텐실리사이드를 순차적으로 증착하여 반도체소자를 형성하는 단계를 포함한다.
여기서, 텅스텐질화박막은 고주파 플라즈마 화학기상증착법을 이용하여 상온에서 형성하며 그 두께를 40∼100Å으로 하고, WF6과 N2기체의 혼합비는 1:1.7∼1:2로 하는 것이 바람직하다.
그러므로, 본 발명은 텅스텐 폴리사이드 구조의 하부 구조물과 상부의 반도체소자의 접합면에 플로우 특성을 갖는 층간절연막의 도전성 이온 등이 상부의 반도체소자의 도프트 폴리실리콘으로 확산되는 것을 억제하는 텅스텐질화막을 추가 형성한다. 즉, 층간절연막 표면에 고주파 WF6+N2플라즈마를 이용하여 상온에서 텅스텐질화박막을 형성함으로써, 도프트 폴리실리콘내 석출물생성이 억제되는 것을 방지한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3은 본 발명에 따른 텅스텐 폴리사이드 구조의 게이트전극 및 비트라인을 갖는 반도체장치를 나타낸 수직 단면도이다.
도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체장치 구성은 다음과 같다.
실리콘 기판(100)의 활성 영역에 형성된 게이트 산화막(112) 위에 도프트 폴리실리콘층(114)과 텅스텐 실리사이드층(116)이 적층된 게이트전극(110)과, 상기 게이트전극(110) 에지 근방에 오버랩되어 기판 내에 형성된 불순물접합영역(120)과, 게이트전극(120)이 형성된 기판 상부면을 덮도록 플로우 특성을 갖는 층간절연막(130)과, 게이트전극(110)의 상부면이 개방되는 콘택홀이 형성된 층간절여막(130) 상부에 형성된 텅스텐질화박막(140)과, 상기 텅스텐질화박막(140) 상부에 형성되어 게이트전극(110)의 상부면과 접하며 도프트 폴리실리콘층(152)과 텅스텐 실리사이드층(154)이 적층된 비트라인(150)으로 구성된다.
도 4a 내지 도 4c는 본 발명에 따라 텅스텐 폴리사이드 구조의 게이트전극 및 비트라인을 제조하기 위한 공정 순서도이다.
우선, 본 발명의 게이트 전극 및 비트라인 제조 공정은 도 4a에 도시된 바와 같이 실리콘 기판(100)의 활성 영역에 게이트산화막(112)을 50∼100Å의 두께로 형성하고 그 위로 반도체소자의 게이트전극(110)을 형성한다. 이때,게이트전극(110)은 도프트 폴리실리콘(114)과 텅스텐 실리사이드막(116)이 적층된 폴리사이드 구조를 갖는다. 그 다음, 도전형 불순물을 기판(100)내로 주입하고 이를 확산시켜서 불순물접합영역(120)을 형성한다.
이어서, 기판 전면에 BPSG, PSG, BSG 중에서 어느 한 물질을 증착한 후에 이를 평탄화하여 층간절연막(130)을 형성한다. 사진 및 식각 공정을 진행하여 상기 게이트전극(110)의 상부면이 개방되는 콘택홀(132)을 형성한다.
도 4b에 도시된 바와 같이 다음은 본 발명의 핵심 공정인 텅스텐질화박막(WNX)을 형성하는 것이다. 즉, 콘택홀(132)이 형성된 층간절연막(130) 상부에 층간절연막의 도전성 이온, 예컨대 B 또는 P 이온이 확산되는 것을 방지하면서 표면의 결정결함을 막으며 전기전도성을 갖는 텅스텐질화박막(140)을 형성한다. 이때, 상기 텅스텐질화박막(140)은 고주파 플라즈마 화학기상증착법을 이용하여 상온에서 형성하며 그 두께를 40∼100Å로 한다. 그리고, 다음과 같은 반응에 의한 텅스텐, 질소의 단일형 기체를 사용하여 상온에서 결정상태가 우수한 막을 확보한다.
N2→ N + N, WF6→ W + 2F3
W + N → WNx
그러면, 이 반응은 반응자유에너지값이 음의 값이 되는 약 850∼1000℃에서 진행되나, 고주파 플라즈마를 이용할 경우 활성화된 N+이온과 W+이온간의 반응이 상온에서 WNX를 형성할 수 있다. 여기서, WF6과 N2기체의 혼합비는 1:1.7∼1:2로한다.
또한, 고주파 방전에 의해 플라즈마를 형성하면 DC 방전 플라즈마에서 나타나는 동일전하 누적층 형성이 억제되어 반응이온의 리펄션(repulstion) 현상(정전기적 척력에 의해 동일전하의 이온이 반응표면으로 이동하지 못함)이 배제되므로 텅스텐과 질소간의 반응 효율이 증가되어 결정성이 우수한 텅스텐질화막을 얻을 수 있다.
도 4c에 도시된 바와 같이, 그 다음 공정은 텅스텐질화박막(140)이 형성된 구조물 상부에 도프트 폴리실리콘(152)과 텅스텐실리사이드(154)를 순차적으로 증착하여 상기 게이트전극(110)에 연결되는 텅스텐 폴리사이드 구조의 비트라인(150)을 형성한다.
참고적으로, 상기 게이트전극(110)과 비트라인(150)의 도프트 폴리실리콘(114,152)의 제조 공정은 SiH4를 반응기체로 하여 화학기상증착법을 이용하여 500∼1500Å의 두께로 증착하고, 텅스텐실리사이드(116,154)도 화학기상증착법을 이용하여 DCS(Dichlorosilane, SiH2Cl2)와 WF6를 2∼3 : 1∼1.5로 혼합하여 500∼650℃에서 500∼1500Å의 두께로 증착한다.
그리고, 상기 게이트전극(110)과 비트라인(150)의 도프트 폴리실리콘(114,152)의 도핑 불순물로서, P농도는 5×1019∼ 2×1021atoms/㎤로 하고 텅스텐 실리사이드(116,154)내의 Si의 당량비는 도프트 폴리실리콘과의 접착강도 증가와 산화특성을 향상시키기 위해 2∼2.8로 조정한다.
또한, 텅스텐 실리사이드(116,154)의 결정구조를 증착온도와 후속열공정의 온도를 600∼900℃로 조절하여 육방격자구조에서 정방격자 구조로 변화시킨다.
도 5는 본 발명에 따라 텅스텐 폴리사이드구조의 게이트전극 및 비트라인 콘택면 사이에 텅스텐질화막을 추가했을 때의 개략적인 에너지 밴드 정렬을 나타낸 도면으로서, 도면 부호 Evac는 진공 레벨, Ec는 전도 밴드, Ef는 페르미 레벨, Ev는 원자가 밴드이며 Φ는 일함수이다. ①은 게이트전극의 텅스텐실리사이드, ②는 텅스텐질화막, 그리고 ③은 비트라인의 도프트 폴리실리콘 영역을 나타낸 것이다.
이를 참조하면, 본 발명에 의해 게이트전극과 비트라인의 콘택 접합면에 형성된 텅스텐질화박막은 비트라인 영역(③)과 게이트전극 영역(①)간의 에너지 밴드 차이를 줄여 줌으로써 전자가 순조롭게 이동되도록 한다.
상기한 바와 같이, 본 발명은 비트라인의 도프트 폴리실리콘의 증착전에 플로우 특성의 층간절연막(BPSG, PSG, BSG) 표면에 텅스텐질화처리를 하여 층간절연막의 도전성 이온(B 또는 P)의 확산을 방지하고 에너지 밴드를 정렬한다. 이에 따라, 콘택 계멘에 존재하는 절연성 이상화합물의 생성이 억제되어 비트라인의 저항이 감소되고 비트라인의 접착강도가 증가함에 한다. 그러므로, 전자의 이동시 터널링 전류가 증가하게 되어 콘택 저항이 감소하게 된다.
또한, 본 발명은 콘택홀 식각 및 포토레지스트 제거 공정시 이온 충격에 의해 플로우 특성의 층간절연막 표면에 형성된 결정결함이 보상되어 후속 열공정시콘택홀의 열변형 현상이 사라진다. 이로 인해 고전압 번인 테스트시 비트라인 불량을 줄일 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (4)
- 텅스텐 폴리사이드 구조의 반도체장치의 제조 방법에 있어서,상기 텅스텐 폴리사이드 구조의 게이트전극이 형성된 구조물 상부에 플로우 특성을 갖는 평탄화된 층간절연막을 형성하는 단계;상기 층간절연막내에 콘택홀을 형성하는 단계;상기 콘택홀이 형성된 층간절연막 상부에 층간절연막으로의 도전 이온의 확산 방지와 표면의 결정결함을 방지하고자 텅스텐질화박막을 형성하는 단계; 및상기 텅스텐질화박막 상부에 도프트 폴리실리콘과 텅스텐실리사이드를 순차적으로 증착하여 반도체소자를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 텅스텐 폴리사이드 구조의 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 텅스텐질화박막은 고주파 플라즈마 화학기상증착법을 이용하여 상온에서 형성성되는 것을 특징으로 하는 텅스텐 폴리사이드 구조의 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 텅스텐질화박막의 두께는 40∼100Å인 것을 특징으로 하는 텅스텐 폴리사이드 구조의 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 텅스텐질화박막의 형성하기 위한 WF6과 N2기체의 혼합비는 1:1.7∼1:2인 것을 특징으로 하는 텅스텐 폴리사이드 구조의 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023555A KR100301425B1 (ko) | 1999-06-22 | 1999-06-22 | 텅스텐 폴리사이드 구조의 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023555A KR100301425B1 (ko) | 1999-06-22 | 1999-06-22 | 텅스텐 폴리사이드 구조의 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010003312A KR20010003312A (ko) | 2001-01-15 |
| KR100301425B1 true KR100301425B1 (ko) | 2001-11-01 |
Family
ID=19594308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990023555A KR100301425B1 (ko) | 1999-06-22 | 1999-06-22 | 텅스텐 폴리사이드 구조의 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100301425B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940001277A (ko) * | 1992-06-18 | 1994-01-11 | 김광호 | 반도체장치의 제조방법 |
| JPH0637191A (ja) * | 1992-07-17 | 1994-02-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0964184A (ja) * | 1995-08-30 | 1997-03-07 | Miyazaki Oki Electric Co Ltd | 半導体装置のコンタクトホールへの配線形成方法 |
| KR970030332A (ko) * | 1995-11-03 | 1997-06-26 | 김주용 | 반도체소자의 도전 배선 콘택 제조방법 |
-
1999
- 1999-06-22 KR KR1019990023555A patent/KR100301425B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940001277A (ko) * | 1992-06-18 | 1994-01-11 | 김광호 | 반도체장치의 제조방법 |
| JPH0637191A (ja) * | 1992-07-17 | 1994-02-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0964184A (ja) * | 1995-08-30 | 1997-03-07 | Miyazaki Oki Electric Co Ltd | 半導体装置のコンタクトホールへの配線形成方法 |
| KR970030332A (ko) * | 1995-11-03 | 1997-06-26 | 김주용 | 반도체소자의 도전 배선 콘택 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010003312A (ko) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6770571B2 (en) | Barrier in gate stack for improved gate dielectric integrity | |
| US6514828B2 (en) | Method of fabricating a highly reliable gate oxide | |
| KR100309642B1 (ko) | 반도체장치의 콘택 형성방법 | |
| US20070022941A1 (en) | Method of forming a layer and method of manufacturing a semiconductor device using the same | |
| US6316353B1 (en) | Method of forming conductive connections | |
| US9153586B2 (en) | Semiconductor device having metal carbon nitride electrodes with different work functions | |
| KR100301425B1 (ko) | 텅스텐 폴리사이드 구조의 반도체장치의 제조방법 | |
| CN111613520A (zh) | 一种晶片涂层金属氧化薄膜制备方法 | |
| KR100367397B1 (ko) | 반도체장치의콘택형성방법 | |
| JP2000022095A (ja) | 半導体素子及びその製造方法 | |
| KR100333358B1 (ko) | 반도체장치의 콘택 형성방법 | |
| US6525401B2 (en) | Semiconductor device for integrated injection logic cell and process for fabricating the same | |
| KR100325699B1 (ko) | 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법 | |
| KR100367398B1 (ko) | 금속 게이트전극 형성방법 | |
| KR100301426B1 (ko) | 텅스텐 폴리사이드 구조의 반도체장치의 제조방법 | |
| KR100533374B1 (ko) | 폴리사이드 게이트 전극 형성 방법_ | |
| US6555887B1 (en) | Semiconductor device with multi-layer interconnection | |
| KR100255165B1 (ko) | 반도체소자의제조방법 | |
| KR20010003423A (ko) | 반도체 소자의 텅스텐 비트라인 형성 방법 | |
| KR100327594B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR20020002159A (ko) | 텅스텐 게이트전극의 제조방법 | |
| KR100356805B1 (ko) | 반도체 소자의 제조방법 | |
| KR19990002883A (ko) | 반도체 소자의 폴리사이드 게이트 형성 방법 | |
| KR20010008583A (ko) | 반도체소자의 금속 게이트전극 형성방법 | |
| EP0926711A2 (en) | Gate electrode fabrication method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090526 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |