JPH0637191A

JPH0637191A - 半導体装置およびその製造方法

Info

Publication number: JPH0637191A
Application number: JP19092792A
Authority: JP
Inventors: Shinya Watabe; 真也渡部
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-07-17
Filing date: 1992-07-17
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】トータル段差が軽減され、信頼性の高い配線
層間の接続構造を有する半導体装置を提供する。【構成】半導体基板１の周辺回路形成領域における所
定位置には、シリコン供給源となる多結晶シリコン層８
ａが形成されている。この多結晶シリコン層８ａ上には
上部電極１０が形成されており、上部電極１０上には層
間絶縁膜１１，１４が形成されている。層間絶縁膜１
１，１４には多結晶シリコン層８ａを露出させるように
コンタクトホール１７が設けられており、コンタクトホ
ール１７の内表面から層間絶縁膜１４上にわたってＴｉ
Ｎ層１５ａが形成されている。ＴｉＮ層１５ａ上にはア
ルミニウム合金層１５ｂが形成されている。アルミニウ
ム合金層１５ｂとＴｉＮ層１５ａとで構成される第２配
線層１５と上部電極１０とがコンタクトホール１７を介
して電気的に接続されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、配線層間のコンタクト部にお
いて、より信頼性の高いコンタクト構造を有する半導体
装置およびその製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体装置は、コンピュータなど
の情報機器のめざましい普及によってその需要が急速に
拡大している。また、機能的には大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。この
要求に伴い、半導体装置の高集積化および高速応答性な
らびに高信頼性に関する技術開発が進められている。

【０００３】半導体装置の中で、記憶情報のランダムな
入出力が可能なものとしてＤＲＡＭ（Ｄｙｎａｍｉｃ
ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）は知られ
ている。以下、本明細書において開示される発明の適用
対象の一例として上記のＤＲＡＭを挙げ、これについて
説明を進めていくこととする。

【０００４】ＤＲＡＭは、多数の記憶情報を記憶する記
憶領域であるメモリセル形成領域と、外部とのデータの
入出力に必要な周辺回路が形成されている周辺回路形成
領域とで構成されている。図１６は、従来のＤＲＡＭの
概略構成を示すブロック図である。図１６を参照して、
ＤＲＡＭ５０は、記憶情報のデータ信号を蓄積するため
のメモリセルアレイ５１を備えている。このメモリセル
アレイ５１が形成されている領域が、上記のメモリセル
形成領域に相当する。ＤＲＡＭ５０は、さらに、周辺回
路形成領域に、単位記憶回路を構成するメモリセルを選
択するためのアドレス信号を外部から受けるためのロウ
アンドカラムアドレスバッファ５２と、そのアドレス信
号を解読することによってメモリセルを指定するための
ロウデコーダ５３およびカラムデコーダ５４と、指定さ
れたメモリセルに蓄積された信号を増幅して読出すセン
スリフレッシュアンプ５５と、データ入出力のためのデ
ータインバッファ５６およびデータアウトバッファ５７
と、クロック信号を発生するためのクロックジェネレー
タ５８とを備えている。

【０００５】半導体チップ上で大きな面積を占めるメモ
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルがマトリクス状に複数個配列されて形成されて
いる。図１７は、メモリセルアレイ５１の構成を説明す
るための等価回路図およびメモリセルに印加される電位
（Ｖ_{G G}）発生器６０との位置関係を示す説明図であ
る。図１７を参照して、メモリセルアレイ５１には、１
個のＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄ
ｕｃｔｏｒ）トランジスタ８１と、これに接続された１
個の容量素子（キャパシタ）８２とを有する複数個のメ
モリセルが形成されている。すなわち、メモリセルアレ
イ５１には、いわゆる１トランジスタ１キャパシタ型の
メモリセルが複数個形成されていることになる。このタ
イプのメモリセルは構造が簡単であるため、メモリセル
アレイの集積度を向上させることが容易であり、大容量
のＤＲＡＭに広く用いられている。メモリセルアレイ５
１には、また、信号入力線として機能する複数のビット
線（ＢＬ）７２が、互いに略並行方向に所定間隔を隔て
て形成されている。このビット線７２と略直角方向に、
ワード線（ＷＬ）６６が所定間隔を隔てて形成されてい
る。

【０００６】ビット線７２の所定箇所には、トランスフ
ァゲートトランジスタとなる上記のＭＯＳトランジスタ
８１の一方の電極が接続され、ワード線６６には、トラ
ンスファゲートトランジスタ８１の制御電極が接続され
る。トランスファゲートトランジスタ８１の他方の電極
には、キャパシタ８２が接続される。キャパシタ８２
は、上部電極６８と、下部電極７０と、これらの間に介
在する誘電体膜６９とで構成される。そして、このキャ
パシタ８２における下部電極６８が、上記のトランスフ
ァゲートトランジスタの他方の電極に接続される。ま
た、キャパシタ８２における上部電極７０は、コンタク
ト部７７ａを介してＶ_{G G}発生器６０に接続されてい
る。

【０００７】このＶ_{G G}発生器６０には、電源電圧Ｖ
_{C C}（５Ｖ）供給源（図示せず）と、接地電圧Ｖ
_{S S}（０Ｖ）供給源（図示せず）とが接続されている。
このＶ_{G G}発生器６０内には、所望の電位を発生しうる
回路が組み込まれている。それにより、上部電極７０に
は、Ｖ_{G G}発生器６０によって、所望の電位が印加され
ることになる。

【０００８】次に、図１８および図１９を用いて、従来
のＤＲＡＭの断面構造についてより詳しく説明する。図
１８は、従来のＤＲＡＭのメモリセル形成領域の一部
と、周辺回路形成領域における上部電極７０とＶ_{G G}発
生器６０とのコンタクト部７７ａ近傍を示す断面図であ
る。図１９は、図１８におけるＥ−Ｅ線に沿って見た断
面構造を示す断面図である。

【０００９】図１８を参照して、図１８に示されるＤＲ
ＡＭは、スタックトタイプのキャパシタ構造を有するＤ
ＲＡＭである。半導体基板６１主表面における所定領域
には、素子分離酸化膜６２が形成されている。この素子
分離酸化膜６２が形成されていない領域が素子形成領域
となる。この素子形成領域における所定位置には、間隔
を隔てて不純物領域６３，６４が形成されている。この
不純物領域６３，６４が、ソース／ドレイン領域とな
る。このソース／ドレイン領域となる不純物領域６３，
６４に挟まれた領域上には、ゲート絶縁膜６５を介して
ゲート電極６６ａが形成されている。このゲート電極６
６ａは、ワード線６６として機能する。ワード線６６
は、上述したように、複数本並行に形成されており、素
子分離酸化膜６２上にもゲート電極６６ｂは存在する。
このゲート電極６６ａ，６６ｂを覆うように絶縁膜６７
が形成されている。このとき、周辺回路形成領域におけ
る上記のコンタクト部７７ａ近傍においては、半導体基
板６１上に形成されている素子分離酸化膜６２上に、絶
縁膜６７が形成されている。

【００１０】ゲート電極６６ａ，６６ｂ間に位置する不
純物領域６４上には、コンタクトホール６４ａが形成さ
れている。そして、このコンタクトホール６４ａ内表面
および絶縁膜６７上の所定領域には、ストレージノード
となるキャパシタの下部電極６８が形成されている。こ
の下部電極６８は、コンタクトホール６４を介して不純
物領域６４に電気的に接続されることになる。この下部
電極６８上には誘電体膜６９が形成されており、この誘
電体膜６９上には上部電極７０が形成されている。この
とき、周辺回路形成領域におけるコンタクト部７７ａ近
傍には、上記の絶縁膜６７上に、上部電極７０が形成さ
れている。

【００１１】この上部電極７０上には、層間絶縁膜７１
が形成されている。そして、この層間絶縁膜７１上にお
いて、不純物領域６３上に位置する領域に、コンタクト
ホール７３が形成されている。このコンタクトホール７
３内部表面および層間絶縁膜７１上には、ビット線とな
る第１配線層７２が形成されている。このとき、周辺回
路形成領域においても、層間絶縁膜７１上には第１配線
層７２が形成されている。この第１配線層７２上には、
層間絶縁膜７４が形成されている。

【００１２】この層間絶縁膜７４上における所定位置に
は、第２配線層７５が形成されている。この第２配線層
７５は、この場合であれば、ＴｉＮ層７５ａと、Ａｌ−
Ｓｉ−Ｃｕなどからなるアルミニウム合金層７５ｂとの
２層構造を有している。そして、この第２配線層７５
は、図１８の断面では現れない位置において、コンタク
トホールを介してゲート電極６６ａ，６６ｂと接続さ
れ、ワード線の導電性向上を図るためのいわゆるワード
線裏打ち用の配線となる。また、周辺回路形成領域にお
いては、第２配線層７５は、キャパシタの上部電極７０
と電気的に接続されている。この第２配線層７５上に
は、パッシベーション膜７６が形成されている。

【００１３】次に、図１９を参照して、図１８における
Ｅ−Ｅ線に沿って見た断面構造について説明する。図１
９を参照して、周辺回路形成領域においては、上述のよ
うに、半導体基板６１上には素子分離酸化膜６２が形成
されており、この素子分離酸化膜６２上には絶縁膜６７
が形成されている。この絶縁膜６７上には、上記のキャ
パシタにおける上部電極７０が延在している。上部電極
７０上には層間絶縁膜７１が形成されており、この層間
絶縁膜７１上における所定位置には、ビット線として機
能する第１配線層７２が形成されている。そして、この
第１配線層７２を覆うように層間絶縁膜７４が形成され
ている。

【００１４】この層間絶縁膜７４および層間絶縁膜７１
には、これらを貫通するようにコンタクトホール７７が
形成されている。このコンタクトホール７７の内表面お
よび層間絶縁膜７４上には、ＴｉＮ層７５ａが形成され
ており、このＴｉＮ層７５ａ上には、アルミニウム合金
層７５ｂが形成されている。このＴｉＮ層７５ａおよび
アルミニウム合金層７５ｂによって、第２配線層７５が
構成されている。このように、第２配線層７５は、コン
タクトホール７７を介してキャパシタにおける上部電極
７０と電気的に接続されることになる。そして、この第
２配線層７５上には、パッシベーション膜７６が形成さ
れている。

【００１５】次に、上記の構造を有するＤＲＡＭの製造
方法について、図１８および図１９を参照して説明す
る。まず、半導体基板６１主表面における所定位置に、
選択酸化を行なうことによって素子分離酸化膜６２を形
成し、その後、素子形成領域に不純物領域６３，６４を
形成する。そして、ゲート絶縁膜６５およびゲート電極
６６ａ，６６ｂを所定形状に形成し、このゲート電極６
６ａおよび６６ｂを覆うように絶縁膜６７を形成する。
このとき、周辺回路形成領域には、素子分離酸化膜６２
上に、絶縁膜６７が形成されている。ゲート電極６６ａ
と６６ｂとの間に位置する絶縁膜６７には、エッチング
によってコンタクトホール６４ａが形成される。

【００１６】そして、たとえばＣＶＤ法を用いて、コン
タクトホール６４ａ内表面および絶縁膜６７上に多結晶
シリコン層を形成し、この多結晶シリコン層を所定の形
状にパターニングする。それにより、キャパシタの下部
電極６８が形成される。このとき、周辺回路形成領域に
は、この下部電極６８は形成されない。下部電極６８上
には、ＯＮ膜などからなる誘電体膜６９が形成され、こ
の誘電体膜６９上には、所定形状にパターニングされ
た、多結晶シリコンからなる上部電極７０が形成され
る。このとき、周辺回路形成領域においては、絶縁膜６
７上に、この上部電極７０が形成されている。

【００１７】その後、上部電極７０上に層間絶縁膜７１
を形成し、エッチングを行なうことによって、この層間
絶縁膜７１の所定位置にコンタクトホール７３を形成す
る。このコンタクトホール７３内表面および層間絶縁膜
７１上に、スパッタリング法などを用いて、ビット線と
して機能する第１配線層７２が形成され、この第１配線
層７２上に層間絶縁層７４が形成される。この層間絶縁
層７４および層間絶縁膜７１における所定位置に、エッ
チングによってコンタクトホールが形成される。このと
き、メモリセル形成領域におけるコンタクトホール（図
示せず）と周辺回路形成領域におけるコンタクトホール
７７とが同時に形成される。そして、これらのコンタク
トホール内表面および層間絶縁膜７４上にＴｉＮ層７５
ａを形成し、このＴｉＮ層７５ａ上にアルミニウム合金
層７５ｂを形成する。そして、このＴｉＮ層７５ａおよ
びアルミニウム合金層７５ｂを所定形状にパターニング
することによって、第２配線層７５が形成される。その
後、この第２配線層７５を覆うようにパッシベーション
膜７６が形成される。

【００１８】

【発明が解決しようとする課題】上述の工程を経て従来
のＤＲＡＭは形成されるが、上記の第２配線層７５とゲ
ート電極６６ａ，６６ｂとを接続するためのコンタクト
ホールと、周辺回路形成領域における第２配線層７５と
上部電極７０とを接続するためのコンタクトホールとを
同時に形成する場合に、次のような問題点が生じてい
た。メモリセル形成領域に形成すべきコンタクトホール
の開口深さと、周辺回路形成領域に形成されるコンタク
トホールの開口深さとは異なるものとなる。

【００１９】すなわち、メモリセル形成領域におけるコ
ンタクトホールの開口深さが、周辺回路形成領域に形成
されるコンタクトホールの開口深さよりも深いものとな
る。このように、深さの異なるコンタクトホールを同時
にエッチングによって形成していたため、開口深さの浅
い周辺回路領域に形成されるコンタクトホールにおい
て、オーバーエッチングが過剰に進行するという現象が
生じた。これは、コンタクトホールの開口深さの違いに
よるオーバーエッチング時間の違いに起因するものと考
えられる。コンタクト深さと、シリコンとシリコン酸化
膜とのエッチング選択比との関係を図２５に示してい
る。

【００２０】図２５を参照して、コンタクト深さが深く
なるにつれて、エッチング選択比の値が大きいものとな
っているものがわかる。ここで、エッチング選択比と
は、（シリコンのエッチング速度）／（シリコン酸化膜
のエッチング速度）と定義する。すなわち、エッチング
選択比の値が大きい場合、シリコン酸化膜のエッチング
速度は小さいといえる。図２５を参照して、コンタクト
深さが深くなるにつれて、選択比の値が大きくなってい
るのがわかる。すなわち、コンタクト深さが深くなるに
つれて、この場合であれば、シリコン酸化膜のエッチン
グ速度が低減する。それは、コンタクト深さが深くなる
ほど、イオンの入射確率が低下し、エッチングガスと被
エッチング材との反応性が低下するからであると考えら
れる。

【００２１】したがって、メモリセル形成領域と周辺回
路形成領域とのコンタクトホールを同時にエッチングし
た場合、周辺回路形成領域にコンタクトホールを形成す
る際にオーバーエッチングが過剰に進行し、キャパシタ
の上部電極７０となる多結晶シリコンがエッチングされ
てしまうという事態が生じる。図２０は、周辺回路形成
領域において、レジスト７９をマスクとしてコンタクト
ホール７７を形成する際に、コンタクトホール７７下に
位置する上部電極７０がエッチング除去されている様子
を示す断面図である。図２０を参照して、上記のような
過剰なオーバーエッチングのため、コンタクトホール７
７下に位置する上部電極７０がエッチング除去されてい
る。そして、このようにして形成されたコンタクトホー
ル７７表面に、ＴｉＮ層７５ａが形成され、このＴｉＮ
層７５ａ上にアルミニウム合金層７５ｂが形成される。

【００２２】図２１は、上記のコンタクトホール７７表
面に、ＴｉＮ層７５ａとアルミニウム合金層７５ｂとが
形成されている様子を示す断面図である。図２１を参照
して、コンタクトエッチング時に、上部電極７０を突き
抜けるようにコンタクトホール７７が形成されているた
め、そのコンタクトホール７７表面に第２配線層７５を
形成した場合に、上部電極７０と第２配線層７５との接
合面積がコンタクトホール７７内周壁に沿った僅かな領
域Ｆのみとなってしまう。すなわち、接合面積が低減す
ることになる。それにより、コンタクト抵抗が増大する
という問題が生じる。

【００２３】また、コンタクトホール７７形成時におけ
るオーバーエッチングのため、図２２に示されるよう
に、コンタクトホール７７下に位置する上部電極７０が
エッチングされる場合がある。なお、図２２において、
８０はコンタクトホール７７形成時にマスクとして用い
るレジストである。この場合、コンタクトホール７７表
面に形成される第２配線層７５と上部電極７０との接合
面積に関しては問題はない。しかし、ＴｉＮ層７５ａを
形成する際には、Ｎ₂雰囲気内で、８００℃という高温
でランプアニール処理が施される。それにより、図２３
に示すように、ＴｉＮ層７５ａにおけるＴｉと、シリコ
ンとの合金化、すなわち、シリサイド化によるチタンシ
リサイド（ＴｉＳｉ₂）層７８の形成が進む。

【００２４】それにより、図２４（図２３における領域
Ｇの拡大断面図）に示すように、ＴｉＮ層７５ａ近傍に
位置するシリコンが、ＴｉＮ層７５ａに吸収されること
になる。この場合であれば、上部電極７０を構成する多
結晶シリコンがＴｉＮ層７５ａに吸収されることにな
る。それにより、上部電極７０に空洞７９が生じること
となる。そのため、第２配線層７５と上部電極７０との
接合面積が著しく減少することとなる。それにより、コ
ンタクト抵抗が増大するという問題点が生じる。上記の
上部電極７０の厚みは、半導体装置の段差低減の観点か
ら、薄く形成することが好ましい。しかし、上述したよ
うに、上部電極７０と第２配線層７５との接合面積確保
のためには、上部電極７０を薄くすることが困難なた
め、半導体装置の段差を低減できないという問題点もあ
った。

【００２５】この発明は、上記のような問題点を解決す
るためになされたものであり、コンタクトホール下に位
置する配線層の厚みを薄くすることによって半導体装置
の段差を低減でき、かつ信頼性の高い配線層間の接続構
造を有する半導体装置を提供することを目的とする。

【００２６】

【課題を解決するための手段】この発明に基づく半導体
装置は、半導体基板上に形成された、シリコン供給源と
なる、シリコンを含む層を備えている。そして、このシ
リコンを含む層上に、第１導電層が形成され、この第１
導電層上に層間絶縁層が形成されている。この層間絶縁
層および第１導電層には、上記のシリコンを含む層を露
出させるようにコンタクトホールが設けられている。こ
のコンタクトホールの内表面にはバリアメタル層が形成
され、バリアメタル層表面には第２導電層が形成されて
いる。

【００２７】この発明に基づく半導体装置は、他の局面
では、半導体基板上に情報を記憶するためのメモリトラ
ンジスタが形成されるメモリセル部と、メモリトランジ
スタの動作を制御するための周辺回路が形成される周辺
回路部とを有することを前提とする。

【００２８】そして、半導体基板上におけるメモリセル
部には、多結晶シリコンからなるキャパシタの下部電極
と、この下部電極上に形成された誘電体膜と、誘電体膜
上に形成されたキャパシタの上部電極とを備えている。
一方、半導体基板上における周辺回路部には、シリコン
供給源となる、下部電極と同一の材質かつ略同一の厚み
である多結晶シリコン層と、この多結晶シリコン層上に
形成され上部電極と同一の材質かつ略同一の厚みである
第１導電層と、第１導電層上に形成された層間絶縁膜と
を備えている。

【００２９】上記の層間絶縁膜および第１導電層には、
多結晶シリコン層を露出させるようにコンタクトホール
が設けられている。このコンタクトホールの少なくとも
内表面には、バリアメタル層が形成されている。このバ
リアメタル層表面には第２導電層が形成されている。

【００３０】この発明に基づく半導体装置の製造方法と
しては、まず、半導体基板上にシリコン供給源となるシ
リコンを含む層を形成する。このシリコンを含む層の形
成工程は、たとえば多結晶シリコンなどを用いる導電層
形成工程と同時に行なうことが好ましい。そして、この
シリコンを含む層上に、第１導電層を形成し、この第１
導電層上に層間絶縁層を形成する。そして、この第１導
電層および層間絶縁層を貫通し、上記のシリコンを含む
層を露出させるようにコンタクトホールを形成する。こ
のコンタクトホールの内表面にバリアメタル層を形成
し、このバリアメタル層上に第２導電層を形成する。

【００３１】この発明に基づく半導体装置の製造方法
は、他の局面では、まず、半導体基板上前面に第１の多
結晶シリコン層を形成する。そして、この第１の多結晶
シリコン層をパターニングすることによって、メモリセ
ル部に下部電極を形成し、周辺回路部にシリコン供給源
となる多結晶シリコン層を形成する。そして、下部電極
上に誘電体膜を形成する。

【００３２】上記の誘電体膜上および多結晶シリコン層
上に第２の多結晶シリコン層を形成する。この第２の多
結晶シリコン層をパターニングすることによって、メモ
リセル部に上部電極を形成し、周辺回路部に第１導電層
を形成する。この第１導電層上に層間絶縁膜を形成す
る。そして、この層間絶縁膜および第１導電層を貫通
し、上記の多結晶シリコン層を露出させるようにコンタ
クトホールを形成する。そして、少なくともこのコンタ
クトホール内表面にバリアメタル層を形成し、このバリ
アメタル層上に第２導電層を形成する。

【００３３】

【作用】この発明に基づく半導体装置は、第１導電層下
でかつコンタクトホール下に位置する部分に、シリコン
供給源となる、シリコンを含む層が形成されている。そ
れにより、上記のコンタクトホールを形成する際に、第
１導電層を貫通するようにコンタクトホールが形成され
た場合にも、第１導電層と第２導電層とのコンタクト部
における接合面積を確保することが可能となる。

【００３４】また、このコンタクトホールにバリアメタ
ル層を形成する際に、バリアメタル層がシリサイド化し
た場合にも、上記のシリコン供給源となる、シリコンを
含む層からシリコンが供給されるため、第１導電層とバ
リアメタル層との接合部近傍に空洞が生じるといった現
象を阻止することが可能となる。それにより、この場合
にも十分な接合面積を確保でき、信頼性の高い接続構造
を得ることが可能となる。さらに、第１導電層を貫通す
るようにコンタクトホールを形成してもよいため、第１
導電層を薄く形成することが可能となる。それにより、
半導体装置の段差の低減に寄与する。

【００３５】この発明に基づく半導体装置の製造方法に
よれば、まず、半導体基板上に、シリコン供給源とな
る、シリコンを含む層を形成する。このシリコンを含む
層は、たとえばシリコンを含む導電層と同時に形成する
ことができる。それにより、このシリコン供給源とな
る、シリコンを含む層を形成する工程を特別に設ける必
要がなくなり、生産性を低下させない。このシリコンを
含む層上に第１導電層を形成し、第１導電層上に層間絶
縁層を形成する。

【００３６】そして、この第１導電層および層間絶縁層
を貫通し、上記のシリコンを含む層を露出させるように
コンタクトホールを形成する。したがって、第１導電層
を薄く形成することができ、全体としての半導体装置の
段差低減に寄与する。その後、コンタクトホール内表面
にバリアメタル層を形成する。このとき、バリアメタル
層は、シリコン供給源となるシリコンを含む層上に形成
されるため、バリアメタルがシリサイド化する際のシリ
コンをシリコン供給源となるシリコンを含む層から供給
されることになる。それにより、第１導電層がシリコン
を含む層で形成されている場合に、第１導電層に空洞が
生じることを防止できる。すなわち、第１導電層とバリ
アメタル層との接合面積の低減を防止することが可能と
なる。

【００３７】上記のシリコンを含む層をキャパシタの下
部電極と同一工程で形成し、上記の第１導電層をキャパ
シタの上部電極と同一工程で形成した場合には、特別な
工程を設けることなく半導体装置の信頼性を向上させる
ことが可能となる。また、上部電極の薄膜化による半導
体装置の段差低減に寄与することにもなる。

【００３８】

【実施例】以下、この発明に基づく実施例について、図
１〜図１５を用いて説明する。図１は、この発明をＤＲ
ＡＭに適用した場合の一例を示す断面図である。図２
は、図１におけるＡ−Ａに沿って見た断面図である。図
３は、図２における領域Ｈを示す拡大断面図である。

【００３９】図１を参照して、半導体基板１は、メモリ
セル形成領域と周辺回路形成領域とで構成されている。
まず、メモリセル形成領域における半導体装置の構造に
ついて説明する。半導体基板１主表面における所定領域
には、素子分離酸化膜２が形成されている。そして、半
導体基板１主表面における素子形成領域には、所定間隔
を隔てて不純物領域３，４が形成されている。この不純
物領域３，４の間には、チャネル領域を形成するよう
に、ゲート絶縁膜５を介してゲート電極６ａが形成され
ている。このゲート電極６ａは、ワード線として機能す
る。ワード線は、複数本並行に配されており、この場合
であれば、素子分離酸化膜２上にも、ゲート電極６ａと
並行にゲート電極６ｂが形成されている。

【００４０】ゲート電極６ａ，６ｂを覆うように絶縁膜
７が形成されている。この絶縁膜７には、ゲート電極６
ａとゲート電極６ｂとの間に位置する領域に、コンタク
トホール４ａが形成されている。このコンタクトホール
４ａ内表面から絶縁膜７上における所定位置にわたって
下部電極８が形成されている。この下部電極８は、たと
えば多結晶シリコンで形成されており、キャパシタのス
トレージノードとして機能する。

【００４１】この下部電極８上には、下部電極８を覆う
ように誘電体膜９が形成されている。誘電体膜９として
は、たとえば、ＯＮ（ＯｘｉｄｉｚｅｄＮｉｔｒｉｄ
ｅ）膜が形成されている。この誘電体膜９上には、この
誘電体膜９を覆うように上部電極１０が形成されてい
る。この上部電極１０は、多結晶シリコンなどで形成さ
れており、キャパシタのセルプレートとして機能する。
上部電極１０上には、層間絶縁膜１１が形成されてお
り、半導体基板１主表面に形成された所定の不純物領域
３上に位置する層間絶縁膜１１には、コンタクトホール
１３が設けられている。

【００４２】このコンタクトホール１３内表面から層間
絶縁膜１１上にわたって第１配線層１２が形成されてい
る。この第１配線層１２は、ビット線として機能する。
そして、この第１配線層１２は、コンタクトホール１３
を介して不純物領域３と電気的に接続されている。第１
配線層１２上には、層間絶縁層１４が形成されており、
この層間絶縁層１４上の所定位置には、第２配線層１５
が形成されている。この第２配線層１５は、この場合で
あれば、ＴｉＮ層１５ａとアルミニウム合金層１５ｂと
で構成されている。このＴｉＮ層１５ａは、他のバリア
メタルからなるものであってもよい。アルミニウム合金
層１５ｂは、たとえばＡｌ−Ｓｉ−Ｃｕなどからなって
いる。この第２配線層１５上には、パッシベーション膜
１６が形成されている。

【００４３】一方、周辺回路形成領域においては、半導
体基板１上には、この場合であれば、素子分離酸化膜２
が形成されており、この素子分離酸化膜２上には絶縁膜
７が形成されている。そして、この絶縁膜７上の所定位
置には、この場合であれば、多結晶シリコン層８ａが形
成されている。この多結晶シリコン層８ａが、シリコン
供給源として機能することになる。この多結晶シリコン
層８ａは、シリコン供給源として機能し得るように、シ
リコンを含む層であればよい。

【００４４】この多結晶シリコン層８ａ上には、ＯＮ膜
などからなる誘電体膜９が形成されており、この誘電体
膜９上には、上部電極１０が形成されている。この上部
電極１０上には、層間絶縁膜１１が形成されており、こ
の層間絶縁膜１１上には第１配線層１２が形成されてい
る。そして、第１配線層１２上には層間絶縁膜１４が形
成されており、この層間絶縁膜１４上には、ＴｉＮ層１
５ａとアルミニウム合金層とで構成される第２配線層１
５が形成されている。この第２配線層１５上にはパッシ
ベーション膜１６が形成されている。

【００４５】次に、図２および図３を参照して、図１に
おけるＡ−Ａ線に沿って見た断面構造について、より詳
しく説明する。まず、図２を参照して、第２配線層１５
と上部電極１０とは、コンタクトホール１７を介して接
続されており、このコンタクトホール１７下には、シリ
コン供給源となる多結晶シリコン層８ａが形成されてい
る。この多結晶シリコン層８ａの膜厚は、キャパシタの
下部電極と同じ厚みであることが好ましい。多結晶シリ
コン層８ａの膜厚は、比較的厚く設定されることが好ま
しく、それによりエッチングマージンを大きくすること
ができる。また、この多結晶シリコン層８ａの幅Ｗ１
は、コンタクトホール１７の内径Ｗ２よりも大きく設定
されることが好ましい。それにより、より確実にこの多
結晶シリコン層８ａは、シリコン供給源として機能し得
ることとなる。

【００４６】このシリコン供給源８ａ上および絶縁膜７
上には、誘電体膜９が形成されており、この誘電体膜９
上には上部電極１０が形成されている。上記電極１０の
膜厚は、半導体装置の段差低減の観点から薄くすること
が好ましく、５００Å〜１５００Å程度の膜厚が適切と
考えられる。そして、コンタクトホール１７内表面およ
び層間絶縁膜１４上には、ＴｉＮ層１５ａが形成されて
いる。このＴｉＮ層１５ａと上部電極１０との接合面に
は、チタンシリサイド（ＴｉＳｉ₂）層１８が形成され
ている。

【００４７】ここで、図３を参照して、ＴｉＮ層１５ａ
と上部電極１０および多結晶シリコン層８ａとの接合部
には、チタンシリサイド層１８が形成されている。この
場合、このチタンシリサイド層１８形成の際に必要なシ
リコンは、シリコン供給源となる多結晶シリコン層８ａ
からも供給されるため、ＴｉＮ層１５ａと上部電極１０
との接合面に、従来のように、空洞などが生じることは
ないといえる。それにより、所望の接合面積を得ること
ができるとともに信頼性の高い接続構造を確保すること
が可能となる。ここで再び図２を参照して、このＴｉＮ
層１５ａ上にはアルミニウム合金層１５ｂが形成されて
いる。このアルミニウム合金層１５ｂとＴｉＮ層１５ａ
とで第２配線層１５が構成されることになる。以上のよ
うに、シリコン供給源として機能する多結晶シリコン層
８ａを設けることにより、第２配線層１５と上部電極１
０とをより確実に接続することが可能となる。

【００４８】次に、図４〜図１１を用いて、上記の構造
を有するＤＲＡＭの製造方法について説明する。まず図
４を参照して、半導体基板１上の所定領域に、分離領域
となる厚い素子分離酸化膜（ＳｉＯ₂）２を選択的に形
成する。そして、半導体基板１表面を酸化することによ
ってゲート絶縁膜５を形成し、ゲート電極６ａ，６ｂを
所定形状に形成する。そして、このゲート電極６ａ，６
ｂをマスクとして用いて、半導体基板１と逆導電型の不
純物を導入することによって不純物領域３，４を形成す
る。このとき、ゲート電極６ａ，６ｂの材料としては、
リンなどの不純物を導入することによって抵抗値を下げ
た多結晶シリコンが用いられることが好ましい。そし
て、ゲート電極６ａ，６ｂを覆うように、ＣＶＤ法等を
用いて絶縁膜７を形成する。この絶縁膜７において、不
純物領域４上に位置する領域にコンタクトホール４ａを
形成し、このコンタクトホール４ａ内表面上および絶縁
膜７上に、ＣＶＤ法を用いて、所定膜厚の多結晶シリコ
ンを堆積する。そして、この多結晶シリコンを所定形状
にパターニングすることによって、下部電極８が形成さ
れる。

【００４９】このとき同時に、周辺回路形成領域におけ
る所定領域にも、シリコン供給源となる多結晶シリコン
層８ａが形成されることになる。したがって、この多結
晶シリコン層８ａ形成のための特別な工程は不要であ
る。そのため、生産性を低減させることはないといえ
る。この下部電極８および多結晶シリコン層８ａの形成
方法としては、たとえば、シラン（ＳｉＨ₄）とホスフ
ィン（ＰＨ₃）とを約６５０℃に加熱した減圧ＣＶＤ炉
内で反応させることによって、リンドープトポリシリコ
ンを形成する。あるいは、同型の炉でシランのみを反応
させることによって多結晶シリコン膜を形成した後、イ
オン注入法によって所定量の砒素を注入する。

【００５０】次に、図５を参照して、上記の下部電極８
上に、たとえばＯＮ膜などからなる誘電体膜９を形成す
る。この誘電体膜９の形成方法としては、たとえば、約
７２０℃〜７５０℃に加熱した減圧ＣＶＤ炉に、シラン
とアンモニア（ＮＨ₃）を導入することによってＳｉ₃
Ｎ₄膜を形成する。その後、このＳｉ₃Ｎ₄膜を８５０
℃〜９００℃の酸化炉内で、酸素もしくは水蒸気雰囲気
で熱処理を施すことによって、その表面をＳｉ₃Ｎ₄か
らＳｉＯ₂に転換させる。これにより、ＳｉＯ ₂／Ｓｉ
₃Ｎ₄／ＳｉＯ₂の三層構造からなるＯＮ膜が形成され
ることになる。そして、この誘電体膜９を所定形状にパ
ターニングする。

【００５１】次に、図６に示すようにこの誘電体膜９上
および絶縁膜７上に、ＣＶＤ法を用いて、所定膜厚の多
結晶シリコン膜を堆積する。そして、この多結晶シリコ
ン膜を所望形状にパターニングすることによって、上部
電極１５を形成する。この上部電極１０にも、リンや砒
素等が導入される。次に、図７を参照して、ＣＶＤ法等
を用いて、酸化膜などからなる層間絶縁膜１１を全面に
形成し、所定位置にコンタクトホール１３を開口する。
そして、スパッタリング法などを用いて、ビット線とな
る第１配線層１２を堆積した後、この第１配線層１２を
所定形状にパターニングする。

【００５２】次に、図８を参照して、この第１配線層１
２上に、たとえば下敷きＴＥＯＳ（ＴｅｔｒａＥｈｔ
ｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）膜，ＢＰＳＧ
（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌ
ａｓｓ）膜などからなる層間絶縁膜１４を堆積する。そ
して、この層間絶縁膜１４および層間絶縁膜１１におけ
る所定位置に、ドライエッチング法などを用いてコンタ
クトホールが形成されることになる。この場合のコンタ
クトホールは、メモリセル形成領域においては、たとえ
ばゲート電極６ａ，６ｂと、後の工程で形成される第２
配線層１５との接続のためのものであり、周辺回路形成
領域においては、キャパシタの上部電極１０と第２配線
層１５との接続のためのものである。したがって、メモ
リセル形成領域におけるコンタクトホール深さと周辺回
路形成領域に形成されるコンタクトホール深さは違うも
のとなる。より正確には、周辺回路形成領域におけるコ
ンタクトホールの深さが、メモリセル形成領域に形成さ
れるコンタクトホールの深さよりも浅くなるといえる。
このように深さの異なるコンタクトホールを同時にエッ
チングによって形成するが、周辺回路形成領域における
コンタクトホールの下には、比較的膜厚が厚く設定され
た多結晶シリコン層８ａが形成されており、この多結晶
シリコン層８ａをオーバーエッチングした場合でも、こ
の多結晶シリコン層８ａ内でエッチングをとめることが
できるため、従来に比べ格段にエッチングのマージンが
大きくなる。

【００５３】このようにして形成されたコンタクトホー
ル内表面および層間絶縁膜１４上に、スパッタリング法
などを用いてＴｉ層を堆積する。そして、このＴｉ層
に、Ｎ ₂あるいはＮＨ₃雰囲気内で熱処理を施すことに
よってＴｉＮ層を形成する。そして、このＴｉＮ層を所
定形状にパターニングすることによって、ＴｉＮ層１５
ａが形成されることになる。

【００５４】ここで、図９を参照して、図８におけるＢ
−Ｂ線に沿って見た断面構造について説明する。上記の
ドライエッチングを行なうことによって、メモリセル形
成領域におけるコンタクトホール（図示せず）が形成さ
れるとともに、周辺回路形成領域には、コンタクトホー
ル１７が形成される。そして、上述したように、コンタ
クトホール１７内表面および層間絶縁膜１４上に、Ｔｉ
Ｎ層１５ａが堆積される。このとき、コンタクトホール
１７底面において、多結晶シリコン層８ａとＴｉＮ層１
５ａとが接合され、この接合部にチタンシリサイド層１
８が形成されることになる。このチタンシリサイド層１
８形成のためのシリコンが、多結晶シリコン層８ａから
供給されることになる。そのため、ＴｉＮ層１５ａと上
部電極１０との接合部近傍に空洞などが生じることはな
くなる。それにより、より信頼性の高い配線層間の接続
構造を得ることが可能となる。次に、図１０および図１
１を参照して、上記のＴｉＮ層１５ａ上に、たとえばＡ
ｌ−Ｓｉ−Ｃｕなどからなるアルミニウム合金層１５ｂ
を形成する。このアルミニウム合金層１５ｂと上記のＴ
ｉＮ層１５ａとで第２配線層１５が構成されることにな
る。その後、層間絶縁膜１４上および第２配線層１５上
にパッシベーション膜１６を形成することによってＤＲ
ＡＭが完成する。

【００５５】次に、この発明に基づく他の実施例につい
て図１２〜図１５を用いて説明する。図１２は、上記の
実施例と同様の工程を経て誘電体膜９が形成された後、
この誘電体膜９における多結晶シリコン層８ａ上に位置
する部分をエッチング除去するためにレジストパターン
１９を形成している様子を示す断面図である。図１２に
示されるように、多結晶シリコン層８ａ上に位置する誘
電体膜９を露出させるように、レジストパターン１９を
形成する。そして、このレジストパターン１９をマスク
として用いて、エッチングを行なうことによって、多結
晶シリコン層８ａ上に位置する誘電体膜９をエッチング
除去する。それにより、図１３に示される構造が得られ
ることになる。その後、上記の実施例と同様の工程を経
て、上部電極１０、層間絶縁膜１１，１４、第１配線層
１２、第２配線層１５を形成することによって、図１４
および図１５に示される構造を有するＤＲＡＭが形成さ
れることになる。上記の実施例のように、多結晶シリコ
ン層８ａ上に位置する誘電体膜９を予め除去することに
よって、コンタクトホール１７形成時に誘電体膜９をエ
ッチングする必要がなくなるので、前述の実施例に比べ
て厚み方向のエッチングマージンが増大する。なお、上
記の実施例においては、本発明をＤＲＡＭに適用した場
合について説明したが、本発明をＤＲＡＭ以外の半導体
装置に適用してもよい。

【００５６】

【発明の効果】この発明によれば、第１導電層下にシリ
コン供給源となるシリコンを含む層が形成されているた
め、第１導電層と、第１導電層上に層間絶縁膜を介して
形成される第２導電層とを接続するために層間絶縁層に
コンタクトホールを形成する際に、第１導電層を貫通す
るようにコンタクトホールを形成することが可能とな
る。それにより、コンタクトホール形成時のエッチング
マージンを増大させることが可能となる。また、このコ
ンタクトホールにはバリアメタル層が形成される。この
バリアメタル層がシリサイド化した場合に、バリアメタ
ル層のシリサイド化に必要なシリコンを上記のシリコン
を含む層によって供給することが可能となる。そのため
第１導電層に空洞などが生じることを効果的に阻止する
ことが可能となる。それにより、より信頼性の高い配線
層間の接続構造を得ることが可能となる。さらに、第１
導電層を貫通するようにコンタクトホールを形成するこ
とができるため、第１導電層を薄膜化することが可能と
なる。それにより、半導体装置の段差を低減することが
可能となる。さらに、シリコン供給源となるシリコンを
含む層を、たとえば多結晶シリコン層で形成した場合
に、他の配線層と同時に形成することができるため、生
産性を低下させることはないといえる。以上のように、
この発明によれば、生産性を低下させることなく、信頼
性い配線層間の接続構造を有する半導体装置を提供する
ことが可能となる。

【図面の簡単な説明】

【図１】この発明に基づく一実施例におけるＤＲＡＭの
断面図である。

【図２】図１におけるＡ−Ａ線に沿って見た断面を示す
図である。

【図３】第２配線層と上部電極との接続部（図２におけ
る領域Ｈ）を拡大した断面図である。

【図４】この発明に基づく一実施例におけるＤＲＡＭの
製造工程の第１工程を示す断面図である。

【図５】この発明に基づく一実施例におけるＤＲＡＭの
製造工程の第２工程を示す断面図である。

【図６】この発明に基づく一実施例におけるＤＲＡＭの
製造工程の第３工程を示す断面図である。

【図７】この発明に基づく一実施例におけるＤＲＡＭの
製造工程の第４工程を示す断面図である。

【図８】この発明に基づく一実施例におけるＤＲＡＭの
製造工程の第５工程を示す断面図である。

【図９】図８におけるＢ−Ｂ線に沿って見た断面を示す
図である。

【図１０】この発明に基づく一実施例におけるＤＲＡＭ
の製造工程の第６工程を示す断面図である。

【図１１】図１０におけるＣ−Ｃ線に沿って見た断面を
示す図である。

【図１２】この発明に基づく他の実施例におけるＤＲＡ
Ｍの製造工程の第３工程を示す断面図である。

【図１３】この発明に基づく他の実施例におけるＤＲＡ
Ｍの製造工程の第４工程を示す断面図である。

【図１４】この発明の他の実施例におけるＤＲＡＭの製
造工程の第５工程を示す断面図である。

【図１５】図１４におけるＤ−Ｄ線に沿って見た断面を
示す図である。

【図１６】従来のＤＲＡＭの概略構成を示すブロック図
である。

【図１７】従来のＤＲＡＭにおけるメモリセル形成領域
とＶ_{G G}発生器との位置関係を示す図である。

【図１８】従来のＤＲＡＭの断面構造を示す図である。

【図１９】図１８におけるＥ−Ｅ線に沿って見た断面図
である。

【図２０】従来のＤＲＡＭの周辺回路形成領域にコンタ
クトホールを形成している様子を示す断面図である。

【図２１】従来のＤＲＡＭの周辺回路形成領域に形成さ
れたコンタクトホールに第２配線層が形成されている様
子を示す断面図である。

【図２２】従来のＤＲＡＭの周辺回路形成領域におい
て、上部電極内部にまで達するようにコンタクトホール
が形成されている様子を示す断面図である。

【図２３】従来のＤＲＡＭの周辺回路形成領域に形成さ
れたコンタクトホールに第２配線層が形成されている様
子を示す断面図である。

【図２４】図２３における領域Ｇを拡大した断面図であ
る。

【図２５】コンタクト深さ（μｍ）とエッチング選択比
との関係を示す図である。

【符号の説明】

１，６１半導体基板２，６２素子分離酸化膜３，４，６３，６４不純物領域４ａ，１３，１７，６４ａ，７３コンタクトホール５，６５ゲート絶縁膜６ａ，６ｂ，６６ａ，６６ｂゲート電極７，６７絶縁膜８，６８下部電極８ａ多結晶シリコン層９，６９誘電体膜１０，７０上部電極１１，１４，７１，７４層間絶縁膜１２，７２第１配線層１５，７５第２配線層１５ａ，７５ａＴｉＮ層１５ｂ，７５ｂアルミニウム合金層１６，７６パッシベーション膜１８，７８チタンシリサイド層

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成され、シリコン供給
源となる、シリコンを含む層と、前記シリコンを含む層上に形成された第１導電層と、前記第１導電層上に設けられた層間絶縁層と、を備え、前記層間絶縁層および前記第１導電層には、前記シリコ
ンを含む層を露出させるようにコンタクトホールが設け
られ、少なくとも前記コンタクトホールの内表面上に、バリア
メタル層が形成され、さらに、前記バリアメタル層表面には第２導電層が形成
された、半導体装置。
【請求項２】半導体基板上にシリコン供給源となるシ
リコンを含む層を形成する工程と、前記シリコンを含む層上に第１導電層を形成する工程
と、前記第１導電層上に層間絶縁層を形成する工程と、前記第１導電層および前記層間絶縁層を貫通し、前記シ
リコンを含む層を露出させるようにコンタクトホールを
形成する工程と、少なくとも前記コンタクトホールの内表面にバリアメタ
ル層を形成する工程と、前記バリアメタル層上に第２導電層を形成する工程と、を備えた半導体装置の製造方法。
【請求項３】半導体基板上に、情報を記憶するための
メモリトランジスタが形成されるメモリセル部と、前記
メモリトランジスタの動作を制御するための周辺回路が
形成される周辺回路部とを有する半導体装置であって、前記半導体基板上における前記メモリセル部には、多結晶シリコンからなるキャパシタの下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成されたキャパシタの上部電極と、を備え、前記半導体基板上における前記周辺回路部には、シリコン供給源となる、前記下部電極と同一の材質かつ
略同一の厚みである多結晶シリコン層と、前記シリコンを含む層上に形成され、前記上部電極と同
一の材質かつ略同一の厚みである第１導電層と、前記第１導電層上に形成された層間絶縁膜と、を備え、前記層間絶縁膜および前記第１導電層には、前記多結晶
シリコン層を露出させるようにコンタクトホールが設け
られ、少なくとも前記コンタクトホールの内表面上にバリアメ
タル層が形成され、さらに、前記バリアメタル層表面に
は第２導電層が形成された、半導体装置。
【請求項４】半導体基板上に、情報を記憶するための
メモリトランジスタが形成されるメモリセル部と、前記
メモリトランジスタの制御を動作するための周辺回路が
形成される周辺回路部とを有する半導体装置の製造方法
であって、前記半導体基板上全面に、第１の多結晶シリコン層を形
成する工程と、前記第１の多結晶シリコン層をパターニングすることに
よって、前記メモリセル部に下部電極を形成し、前記周
辺回路部にシリコン供給源となる多結晶シリコン層を形
成する工程と、前記下部電極上に誘電体膜を形成する工程と、前記誘電体膜上および前記多結晶シリコン層上に、第２
の多結晶シリコン層を形成する工程と、前記第２の多結晶シリコン層をパターニングすることに
よって、前記メモリセル部に上部電極を形成し、前記周
辺回路部に第１導電層を形成する工程と、前記第１導電層上に層間絶縁膜を形成する工程と、前記層間絶縁膜および前記第１導電層を貫通し、前記多
結晶シリコン層を露出させるようにコンタクトホールを
形成する工程と、少なくとも前記コンタクトホールの内表面にバリアメタ
ル層を形成する工程と、前記バリアメタル層上に第２導電層を形成する工程と、を備えた半導体装置の製造方法。