KR100327594B1 - 반도체소자의 콘택 형성방법 - Google Patents
반도체소자의 콘택 형성방법 Download PDFInfo
- Publication number
- KR100327594B1 KR100327594B1 KR1019990067173A KR19990067173A KR100327594B1 KR 100327594 B1 KR100327594 B1 KR 100327594B1 KR 1019990067173 A KR1019990067173 A KR 1019990067173A KR 19990067173 A KR19990067173 A KR 19990067173A KR 100327594 B1 KR100327594 B1 KR 100327594B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- contact
- layer
- tungsten
- tungsten silicide
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 32
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 26
- 239000010937 tungsten Substances 0.000 claims abstract description 26
- 230000008569 process Effects 0.000 claims abstract description 14
- -1 tungsten nitride Chemical class 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 62
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000011065 in-situ storage Methods 0.000 claims description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 13
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000005530 etching Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910003923 SiC 4 Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체소자의 콘택 형성방법에 관한 것으로서, 반도체소자의 텅스텐 폴리사이드 구조의 도전배선 간의 콘택 형성공정시 텅스텐 실리사이드층(20) 상부에 전도성 텅스텐 나이트라이드층(60)을 형성하여 절연성 화합물의 생성을 억제함으로써 폴리사이드 구조의 비트라인과 워드라인간의 콘택저항을 개선하여 소자의 신호처리속도를 배가시킬 수 있도록 한 것이다.
Description
본 발명은 반도체소자의 콘택 형성방법에 관한 것으로서, 보다 상세하게는반도체소자의 텅스텐 폴리사이드 구조의 도전배선 간의 콘택 형성공정시 텅스텐 실리사이드층 상부에 전도성 텅스텐 나이트라이드층을 형성하여 콘택 저항을 감소시키고 소자의 신호처리 속도를 배가시킬 수 있도록 한 반도체소자의 콘택 형성방법에 관한 것이다.
일반적으로 반도체소자의 도전배선인 워드라인이나 비트라인은 다결정실리콘을 이용하여 형성하였다.
그러나, 반도체소자가 고집적화, 고속화됨에 따라 상기 워드라인이나 비트라인의 재료인 다결정실리콘은 높은 저항으로 인하여 고속화를 어렵게 하는 단점이 있다.
상기한 단점을 해결하기 위해, 종래기술에서는 반도체소자의 고속화를 가능하게 하기 위하여 상기 워드라인이나 비트라인과 같은 도전배선의 일정두께는 다결정실리콘으로 형성하고 일정두께는 고융점 금속으로 저항이 작은 텅스텐 실리사이드를 형성하여 적층구조, 즉 텅스텐 폴리사이드 구조의 도전배선을 형성하였다.
그러나, 상기와 같은 다결정실리콘과 텅스텐 실리사이드의 적층구조로 도전배선을 형성하고 그 상부에 도전배선을 콘택시키는 경우, 상기 텅스텐 실리사이드의 표면이 산화되는 현상이 유발되어 콘택저항을 증가시키고 그에 따른 반도체소자의 특성 및 신뢰성이 저하되는 현상이 유발되었다.
한편, 상기 다결정실리콘과 텅스텐 실리사이드의 적층구조인 텅스텐 폴리사이드는, 소자의 고집적화에 따른 신호처리속도를 증가시키기 위하여 기존의 도프드 다결정실리콘을 대체하여 워드라인과 비트라인으로 사용되고 있다.
도 1은 종래 기술에 의한 반도체소자의 콘택 형성방법을 설명하기 위한 도면으로서 (가)는 비트라인과 워드라인의 콘택구조를 개략적으로 도시한 단면도이고, (나)는 콘택계면에서의 에너지밴드 다이어그램이다.
(가)에 도시된 바와 같이 반도체 기판 위로 제 1다결정 실리콘층(10)과 제 1텅스텐 실리사이드층(20)의 적층구조로 이루어진 워드라인 패턴을 형성하는 단계와, 상기 워드라인 전면에 층간절연막(30)을 형성하고 워드라인 상부에 콘택홀을 형성하는 단계와, 콘택홀을 형성한 후 제 2다결정 실리콘층(40)과 제 2텅스텐 실리사이드층(50)의 적층구조로 이루어진 비트라인 패턴을 형성하는 단계를 포함하여 이루어진다.
위와 같은 방법으로 콘택을 형성할 때 비트라인 폴리사이드와 워드라인 폴리사이드 구조의 콘택을 형성하게 된다.
그런데, 이때 비트라인의 제 2도프드 다결정실리콘층(40)과 워드라인의 텅스텐 실리사이드층(20)이 서로 콘택되어 (나)에서 보는 바와 같이 텅스텐 실리사이드층(20)과 다결정실리콘층(40)과의 계면에서 ΦWSIx와 Φpoly-Si의 차이로 정의되는 전도대(Ec) 간의 장벽전위가 다소 큰 값인 0.65eV가 존재하고 있어 텅스텐 실리사이드층(20)내로 전자 이동시 터널링 전류가 감소되므로 콘택저항이 증가된다.
또한, 비트라인 콘택 식각시 콘택 홀 하부에 워드라인 텅스텐 실리사이드층(20) 표면이 식각 플라즈마에 노출되는 경우 텅스텐과 실리콘의 스퍼터 수율차이, 텅스텐과 실리콘의 식각 플라즈마 가스간의 반응성 차이로 인하여 거친 표면구조의 텅스텐 실리사이드층이 형성된다.
한편, 식각 플라즈마 가스와의 반응에 의해 워드라인 텅스텐 실리사이드층(20) 표면에 비정질 WO3또는 WC 등의 화합물이 형성되어 절연층이 콘택계면에 형성되면 전자 채널링시 장벽역할을 하게 되어 터널링 전류가 급격히 감소되어 콘택저항이 증가하게 된다.
이와 같은 절연층이 잘 생성되는 원인은 표 1에 나타낸바와 같이 ΔH(반응생성열)값이 음의 큰 값을 나타내어 생성반응이 원할히 진행되기 때문이다.
이러한 문제점으로 인하여 커패시터층으로의 신호이송시 지연시간이 증가되므로 이의 해결을 위한 새로운 공정이 요구되고 있는 실정이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 비트라인의 텅스텐 폴리사이드와 워드라인의 텅스텐 폴리사이드 콘택구조에서 텅스텐 폴리사이드 워드라인의 텅스텐 실리사이드층 상부에 전도성 텅스텐 나이드라이드층을 증착하여 비트라인의 도프트 다결정실리콘층과 워드라인 텅스텐 실리사이드층 콘택 부위에서 발생되는 콘택저항을 감소시켜 소자의 신호처리속도를 증가시킬 수 있는 반도체소자의 콘택 형성방법을 제공함에 있다.
도 1은 종래 기술에 의한 반도체소자의 콘택 형성방법을 설명하기 위한 도면이다.
도 2는 본 발명에 의한 반도체소자의 콘택 형성방법을 설명하기 위한 도면이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 제 1다결정실리콘 20 : 제 1텅스텐 실리사이드층
30 : 층간절연막 40 : 제 2다결정실리콘
50 : 제 2텅스텐 실리사이드층 60 : 텅스텐 나이트라이드층
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판 위로 제 1다결정 실리콘층과 제 1텅스텐 실리사이드층을 적층시키는 단계와, 제 1텅스텐 실리사이드층 위로 텅스텐 나이트라이드층을 적층하고 제 1후속 열처리 공정을 진행한 후 워드라인 패턴을 형성하는 단계와, 상기 워드라인 패턴 전면에 층간절연막을 형성하고 워드라인 상부에 콘택홀을 형성하는 단계와, 콘택홀을 형성한 후 제 2다결정 실리콘층과 제 2텅스텐 실리사이드층을 적층하고 제 2후속 열처리 공정을 진행한 후 비트라인 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
위와 같이 이루어진 본 발명은 워드라인의 텅스텐 실리사이드층 상부에 전도성 텅스텐 나이드라이드층을 증착하여 비트라인의 도프트 다결정실리콘층과 워드라인 텅스텐 실리사이드층 콘택 부위에서 발생되는 콘택저항을 감소시켜 소자의 신호처리속도를 증가시킬 수 있도록 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 2는 본 발명에 의한 반도체소자의 콘택 형성방법을 설명하기 위한 도면으로서 (가)는 비트라인과 워드라인의 콘택구조를 개략적으로 도시한 단면도이고, (나)는 콘택계면에서의 에너지밴드 다이어그램이다.
(가)에 도시된 바와 같이 반도체 기판 위로 제 1다결정 실리콘층(10)을 500∼700℃에서 증착 반응기체로서 SiH4와 PH3를 1.1:1.5∼1.5:1.8의 혼합비로 CVD법으로 증착한다. 그런다음 그 위로 제 1텅스텐 실리사이드층(20)을 550∼600℃에서 SiH2Cl2와 WF6의 혼합비를 8∼10:1.5∼2 ∼ 9∼11:0.8∼1.2의 WSix의 x값이 2.3∼2.5의 값을 갖도록 조절하여 500∼1000Å의 두께로 증착한다.
그런다음 인시튜 공정으로 WF6와 N2의 혼합비를 4∼6:8∼10 ∼ 3∼5:7∼9로 조절한 후 13.56MHz의 RF 방전에 의한 PECVD공정에 의해 텅스텐 나이트라이드층(60)을 100∼200Å의 두께로 적층한 다음 600∼900℃에서 제 1후속 열처리 공정을 진행하여 텅스텐 나이트라이드층(60)을 결정화시킴과 동시에 결정구조를 미세화시킨 후 워드라인패턴을 형성한다.
그런다음, 워드라인 전면에 층간절연막(30)을 형성하고 워드라인 상부에 콘택홀을 형성한 후 제 2다결정 실리콘층(40)을 500∼700℃에서 증착 반응기체로서 SiH4와 PH3를 1.1:1.5∼1.5:1.8의 혼합비로 CVD법에 의해 500∼700Å의 두께로 증착한다. 그리고, 제 2텅스텐 실리사이드층(50)을 350∼400℃에서 SiH4와 WF6를 90∼100:1∼4의 혼합비로 900∼1300Å의 두께로 증착한 후 제 2후속 열공정으로600∼900℃로 조절하여 육방격자 구조에서 정방격자 구조로 변화시킨 후 비트라인 패턴을 형성한다.
이와 같이 워드라인의 텅스텐 실리사이드층(20) 상부에 텅스텐 나이트라이드층(60)을 형성하여 비트라인 제 2다결정실리콘(40)과 워드라인 제 1텅스텐 나이트라이드층(20) 간의 콘택계면을 형성해줌으로써 (나)에 도시된 에너지밴드 다이어그램에서 ΦWSix와 Φpoly-Si의 차로 정의되는 전도대(Ec) 간의 장벽전위가 ΦWNx에 의해 감소되어 제 1텅스텐 실리사이드층(20)내 전자이동시 터널링 전류가 증가되고 텅스텐 나이트라이드층(60)이 비트라인 콘택식각시 노출됨에 따라 형성되는 절연성 화합물인 WO3및 WC 등의 생성이 억제되므로 콘택저항이 감소된다.
상기한 바와 같이 본 발명은 비트라인의 텅스텐 폴리사이드층과 워드라인의 텅스텐 폴리사이드층의 콘택구조에서 워드라인의 텅스텐실리사이드층 상부에 전도성 텅스텐 나이트라이드층을 생성시켜 전도대간의 장벽전위차를 감소시키고 절연성 화합물의 생성을 억제함으로써 폴리사이드 구조의 비트라인과 워드라인간의 콘택저항을 개선하여 소자의 신호처리속도를 배가시킬 수 있는 이점이 있다.
Claims (8)
- 반도체 기판 위로 제 1다결정 실리콘층과 제 1텅스텐 실리사이드층을 적층시키는 단계와,상기 제 1텅스텐 실리사이드층 위로 텅스텐 나이트라이드층을 적층하고 제 1차 후속 열처리 공정을 진행한 후 워드라인 패턴을 형성하는 단계와,상기 워드라인 패턴 전면에 층간절연막을 형성하고 워드라인 상부에 콘택홀을 형성하는 단계와,상기 콘택홀을 형성한 후 제 2다결정 실리콘층과 제 2텅스텐 실리사이드층을 적층하고 제 2차 후속 열처리 공정을 진행한 후 비트라인 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
- 제 1항에 있어서, 상기 제 1내지 제 2다결정 실리콘층은500∼700℃에서 증착 반응기체로서 SiH4와 PH3를 1.1:1.5∼1.5:1.8의 혼합비로 CVD법으로 증착하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
- 제 1항에 있어서, 상기 제 1텅스텐 실리사이드층은550∼600℃에서 SiH2Cl2와 WF6의 혼합비를 8∼10:1.5∼2 ∼ 9∼11:0.8∼1.2의 WSix의 x값이 2.3∼2.5의 값을 갖도록 조절하여 500∼1000Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
- 제 1항에 있어서, 상기 텅스텐 나이트라이드층은상기 제 1텅스텐 실리사이드층 형성한 후 인시튜 공정으로 WF6와 N2의 혼합비를 4∼6:8∼10 ∼ 3∼5:7∼9로 조절한 후 13.56MHz의 RF 방전에 의한 PECVD공정으로 100∼200Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
- 제 1항에 있어서, 상기 제 1차 후속 열처리 공정은 600∼900℃에서 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
- 제 1항에 있어서, 상기 제 2다결정 실리콘층은 500∼700Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
- 제 1항에 있어서, 상기 제 2텅스텐 실리사이드층은 350∼400℃에서 SiH4와 WF6를 90∼100:1∼4의 혼합비로 900∼1300Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
- 제 1항에 있어서, 상기 제 2차 후속 열처리 공정은 600∼900℃로 진행하는 것을 특징으로 하는 반동체소자의 콘택 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067173A KR100327594B1 (ko) | 1999-12-30 | 1999-12-30 | 반도체소자의 콘택 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067173A KR100327594B1 (ko) | 1999-12-30 | 1999-12-30 | 반도체소자의 콘택 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010059652A KR20010059652A (ko) | 2001-07-06 |
| KR100327594B1 true KR100327594B1 (ko) | 2002-03-15 |
Family
ID=19634291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990067173A KR100327594B1 (ko) | 1999-12-30 | 1999-12-30 | 반도체소자의 콘택 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100327594B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220055054A (ko) | 2020-10-26 | 2022-05-03 | 엘지전자 주식회사 | 블렌더 |
-
1999
- 1999-12-30 KR KR1019990067173A patent/KR100327594B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220055054A (ko) | 2020-10-26 | 2022-05-03 | 엘지전자 주식회사 | 블렌더 |
| KR20220070409A (ko) | 2020-10-26 | 2022-05-31 | 엘지전자 주식회사 | 블렌더 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010059652A (ko) | 2001-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7741671B2 (en) | Capacitor for a semiconductor device and manufacturing method thereof | |
| US6284633B1 (en) | Method for forming a tensile plasma enhanced nitride capping layer over a gate electrode | |
| US6232635B1 (en) | Method to fabricate a high coupling flash cell with less silicide seam problem | |
| US6649518B2 (en) | Method of forming a conductive contact | |
| KR100327594B1 (ko) | 반도체소자의 콘택 형성방법 | |
| US6281118B1 (en) | Method of manufacturing semiconductor device | |
| KR20040075565A (ko) | 반도체 장치의 패턴 형성 방법 및 이를 이용한 반도체장치의 제조방법 | |
| US6458693B1 (en) | Method of manufacturing a semiconductor device | |
| KR20020016312A (ko) | 텅스텐 게이트 형성방법 | |
| KR100257857B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR100327588B1 (ko) | 반도체 소자의 텅스텐 게이트 전극 형성방법 | |
| KR20010008590A (ko) | 반도체장치의 게이트전극 제조방법 | |
| KR100499401B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100356805B1 (ko) | 반도체 소자의 제조방법 | |
| KR100575866B1 (ko) | 플라즈마 질화 공정에 의한 텅스텐-폴리사이드와 비트라인 텅스텐폴리사이드간의 콘택방법 | |
| KR20010059542A (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20020002159A (ko) | 텅스텐 게이트전극의 제조방법 | |
| KR100301425B1 (ko) | 텅스텐 폴리사이드 구조의 반도체장치의 제조방법 | |
| KR20040086858A (ko) | 반도체소자의 비트라인 형성방법 | |
| KR100301426B1 (ko) | 텅스텐 폴리사이드 구조의 반도체장치의 제조방법 | |
| KR20020046467A (ko) | 반도체소자의 금속배선 형성방법 | |
| KR940011729B1 (ko) | Cvd텅스텐 형성방법 | |
| KR20040008760A (ko) | 반도체소자의 제조방법 | |
| KR19980046071A (ko) | 반도체장치의 배선형성방법 | |
| KR19990063190A (ko) | 규화물 박막상에서 화학 기상 증착을 실행하는 장치와 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100126 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |