KR19990063190A - 규화물 박막상에서 화학 기상 증착을 실행하는 장치와 방법 - Google Patents
규화물 박막상에서 화학 기상 증착을 실행하는 장치와 방법 Download PDFInfo
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Abstract
본 발명은 비정상 산화와 규화물의 핵형성을 감소시키기 위해 집적 회로내의 게이트 레벨 상호접속부상에 규화물을 화학 기상 증착시키는 개선된 장치와 방법에 관한 것이다. 본 발명의 일 특징에 따르면, 집적 회로내에 게이트 레벨 상호접속부를 형성하는 방법은 기판을 형성하는 단계, 기판상에 게이트 산화물층을 증착하는 단계 및 게이트 산화물 상부에 다결정 실리콘층을 증착하는 단계를 포함한다. 제 1 규화물층은 제 1 증착 온도에서 제 1 화학 기상 증착을 사용하여 다결정 실리콘층층 상부에 형성되고, 제 2 규화물층은 제 2 증착 온도에서 제 2 화학 기상 증착을 사용하여 제 1 규화물층 상부에 형성된다. 일실시예에서, 제 2 규화물층은 제 1 규화물층 상부에 곧바로 형성된다.
Description
본 발명은 집적 회로를 위한 게이트를 제조하는 장치와 방법에 관한 것이다. 특히, 본 발명은 상승된 온도에서 가공되는 동안 게이트상의 규화물 박막의 비정상 산화를 방지하고 규화물 박막에 불소 결합을 조절하기 위한 장치와 방법에 관한 것이다.
DRAM 집적 회로와 같은 집적 회로에 대한 요구가 증가됨에 따라 집적 회로의 효율적인 제조 또한 요구된다. 집적 공정의 집적도가 제조 공정을 통해 보호되는 방식으로 집적 회로를 제조하는 것은 집적 회로의 전체 재료 공정량을 증가시킨다.
도 1은 통상적인 게이트 구조물의 개략도이다. 게이트 구조물(104)은 전형적으로 예를 들면, DRAM 집적 회로인 집적 회로의 부품으로서 포함되고, 기판(108)을 포함한다. 기판(108)은 일반적으로 실리콘으로 구성되고, 부품으로서 게이트 구조물(104)을 가지는 집적 회로 형성과 관련된 여러 다른 층들 또한 포함한다. 이러한 층들은 주로 산화물층과 도전체층을 포함한다.
게이트 유전체층(112)은 기판(108) 상부에 형성되고, 일반적으로 기판(108)과 다결정 실리콘층(116) 사이에 위치하는 산화물 박막이다. 주로 도핑되는 다결정 실리콘층(116)이 게이트 산화물층(112) 상부에 형성되어 규화물 박막(120)과 게이트 산화물층(112) 사이의 도전성 버퍼와 같은 역할을 한다. 다결정 실리콘층(116)은 도핑될 때, 일반적으로 붕소, 인 및 비소와 같은 도펀트를 사용하여 도핑된다.
규화물 박막(120)은 일반적으로 저항이 적고, 텅스텐 규화물(WSix), 코발트 규화물(CoSix) 또는 티타늄 규화물(TiSix)로 구성된다. 규화물 박막(120)은 주로 텅스텐 규화물로 구성되는데, 그 이유는 텅스텐의 낮은 저항과 내열성 때문이다. 게다가, 텅스텐 규화물은 낮은 오염도와 우수한 스텝 커버리지 또한 가진다.
텅스텐 규화물 박막(120)은 소스 기체로서 실란을 사용하고 반응 기체로서 텅스텐 헥사플루오라이드를 사용하는 화학 기상 증착(CVD) 또는 소스 기체로서 디클로로실란을 사용하고 반응 기체로서 텅스텐 헥사플루오라이드를 사용하는 CVD를 이용해 증착될 수 있다. 텅스텐 규화물 박막(12)은 또한 스퍼터링(PVD)에 의해 증착된다. 규화물 박막(120)이 소스 기체로서 디클로로실란을 사용하고 반응 기체로서 텅스텐 헥사플루오라이드를 사용하는 CVD를 이용해 증착될 때, 규화물 박막(120)은 예를 들면, 대략 1018원자/㎤ 이하의 비교적 낮은 불소 함량을 가진다. 폴리실리콘층(116)상에서 특히, 폴리실리콘층(116)이 인 또는 비소로 도핑될 때 낮은 규화물 핵형성 때문에 이러한 규화물 박막(120)은 조성상 불균일함을 나타낸다. 이에 따라, 조성상 불균일함은 텅스텐-풍부 핵형성층(122)이 규화물 박막(120)과 다결정 규화물층(116) 사이의 계면에 형성되도록 한다. 텅스텐-풍부 핵형성층(122)은 게이트 구조물(104)내에서의 높은 응력값과 응착 문제점을 야기한다.
저압 CVD(LPCVD)를 사용하여 증착되는 질화물층(126)이 규화물층(120) 상부에 위치한다. 질화물층(126)은 일반적으로 다른 구조물 컴포넌트로부터 규화물층(120)을 절연시키는데 사용된다. LPCVD 질화물 증착이 대략 700℃ 이상의 온도에서 수행될 때, 비정상적으로 산화된 규화물 박막(130)이 질화물층(126)과 규화물 박막(120) 사이의 계면에 인접하여 형성된다. 특히, 텅스텐-풍부 규화물이 대략 700℃ 이상의 온도에서 산화 분위기에 노출될 때, 실리콘 이산화물의 형성과 잠재적인 휘발성 텅스텐 산화물이 초래된다. 일반적으로, 대략 700℃ 이상의 온도에서 수행되는 모든 이후의 가공 단계 동안 비정상 산화 또한 발생할 것이고, 이 때 규화물층 또는 규화물층의 일부가 노출된다. 이러한 이후의 단계는 게이트 스택 패터닝 이후 게이트 측벽을 절연시키는 것을 포함하고, 이는 이하에서 도 2a와 도 2b를 참조로 하여 설명될 것이다.
도 2a는 게이트 측벽이 한정되고 측벽 산화물이 종래 기술에 따라 첨가된 이후의 도 1의 통상적인 게이트 구조물의 개략도이다. 개구부(232)가 게이트 스택(236)을 한정하기 위해 게이트 구조물(104)내에서 에칭된다. 일반적으로, 개구부(232)는 게이트 산화물층(112) 방향으로 아래로 에칭된다. 도시된 바와 같이, 측벽 게이트 산화물층(238)이 게이트 스택(336)과 기판(108)에 정합하도록 게이트 스택(336)을 절연하는 측벽 게이트 산화물층(238)이 증착된다.
몇몇 경우, 비정상 산화 영역이 측벽 규화물 박막(120)과 측벽 산화물층(238) 사이의 계면에 형성된다. 도 2b는 종래 기술에 따른 비정상 산화를 야기하는 게이트 측벽 산화 공정 이후의 도 2a의 통상적인 게이트 구조물의 개략도이다. 규화물 박막(120)내의 텅스텐 규화물이 대략 900℃ 이상의 온도에서 산화 분위기에 노출될 때 비정상 산화 영역(242)이 형성된다. 비정상 산화 영역(242)은 이전의 가공 단계에서 단락을 야기하고, 이는 당업자라면 누구나 알 수 있을 것이다.
상술된 바와 같이, 규화물 박막은 소스 기체로서 디클로로실란을 사용하고 반응 기체로서 텅스텐 헥사플루오라이드를 사용하는 CVD에 의해 증착되는 것 대신에, 소스 기체로서 실란을 사용하고 반응 기체로서 텅스텐 헥사플루오라이드를 사용하는 CVD를 사용해 증착된다. 일반적으로, 소스 기체로서 실란을 사용하여 증착된 규화물은 소스 기체로서 디클로로실란을 사용하여 증착된 규화물보다 더 넓은 공정 창을 가진다. 즉, 소스 기체로서 실란을 사용하여 증착된 규화물은 더 효율적인 핵형성, 더 균일한 조성 및 더 적은 비정상 산화 경향을 가진다. 그러므로, 소스 기체로서 실란을 사용하여 증착된 규화물은 비정상 산화가 발생되기 이전에 예를 들면, 대략 1100℃의 높은 온도를 견딜 수 있다. 하지만, 소스 기체로서 실란을 사용하여 증착된 규화물은 예를 들면, 대략 1020원자/㎤이상의 높은 불소 농도를 가지는 반면에, 소스 기체로서 디클로로실란을 사용하여 증착된 규화물은 예를 들면, 대략 1018원자/㎤이하의 불소 농도를 가진다. 상승된 온도에서 가공되는 동안 많은 양의 불소가 하부에 위치하는 게이트 산화물층 내부로 확산할 때, 게이트 산화물층의 붕괴가 발생한다. 미결합 가표의 패시베이션과 방사 및 열전자에 대해 증가된 저항 때문에 예를 들면, 대략 1018내지 1020㎝-3범위의 낮은 불소 농도가 바람직하다.
그러므로, 비정상 산화 또는 게이트 구조물 붕괴에 크게 기여하지 않는 게이트 구조물상에 규화물 박막을 형성하기 위한 장치와 방법이 요구되어 진다.
도 1은 종래 기술에 따른 게이트 레벨 상호접속층으로서 텅스텐 규화물을 가지는 통상적인 게이트 구조물을 도시하는 개략도이다.
도 2a는 종래 기술에 따른 게이트 스택이 한정되고 측벽 산화물이 첨가된 이후의 도 1의 통상적인 게이트 구조물을 도시하는 개략도이다.
도 2b는 종래 기술에 따른 게이트 측벽 산화 공정 이후의 도 2a의 통상적인 게이트 구조물을 도시하는 개략도이다.
도 3a는 본 발명의 일실시예에 따른 상부에 증착된 제 1 규화물층을 가지는 게이트 구조물을 도시하는 개략도이다.
도 3b는 본 발명의 일실시예에 따른 상부에 증착된 제 2 규화물층을 가지는 도 3a의 게이트 구조물을 도시하는 개략도이다.
도 3c는 본 발명의 일실시예에 따른 상부에 저압 화학 기상 증착을 사용하여 증착된 질화물층을 가지는 도 3b의 게이트 구조물을 도시하는 개략도이다.
도 3d는 본 발명의 일실시예에 따른 게이트 측벽 산화 공정 이후에 한정된 게이트 스택을 가지는 도 3c의 게이트 구조물을 도시하는 개략도이다.
도 4는 본 발명의 일실시예에 따른 게이트 레벨 상호접속 구조물을 형성하는 단계를 도시하는 순서도이다.
*도면의 주요부분에 대한 부호의 설명*
304 : 게이트 구조물 308 : 기판
312 : 게이트 산화물층 316 : 다결정 실리콘층
320 : 제 1 WSix층 324 : 제 2 WSix층
328 : 질화물층
비정상 산화, 텅스텐-풍부 핵형성 및 규화물의 핵형성을 감소시키기 위해 집적 회로내에 게이트 레벨 상호접속부상에 규화물을 화학 기상 증착을 개선시키는 장치와 방법이 이하에서 설명될 것이다. 본 발명의 일 특징에 따르면, 집적 회로내에 게이트 레벨 상호접속부를 형성하기 위한 방법은 기판을 형성하는 단계, 기판상에 게이트 산화물층을 증착하는 단계 및 게이트 산화물 상부에 다결정 실리콘층을 증착하는 단계를 포함한다. 제 1 규화물층이 제 1 화학 기상 증착 공정에 의해 다결정 실리콘층 상부에 형성되고, 제 2 규화물층이 제 2 화학 기상 증착 공정에 의해 제 1 규화물층 상부에 형성된다. 일실시예에서, 다결정 실리콘층이 도핑된다.
또다른 실시예에서, 제 2 규화물층이 제 1 규화물층 상부에 곧바로 형성된다. 이러한 실시예에서, 게이트 레벨 상호접속부를 형성하는 방법은 제 1 소스 기체로서 실란을 제공하여 제 1 규화물층을 형성하는 단계 및 제 1 반응 기체로서 텅스텐 헥사플루오라이드를 제공하는 단계를 포함한다. 제 2 규화물층은 제 2 소스 기체로서 디클로로실란을 사용하고 제 2 반응 기체로서 텅스텐 헥사플루오라이드를 사용하여 형성된다. 또다른 실시예에서, 제 1 증착 온도는 대략 350 내지 550℃범위인 반면에 제 2 증착 온도는 대략 500 내지 700℃범위이다.
본 발명의 또다른 특징에 따르면, 집적 회로내의 게이트 레벨 상호접속부는 기판과 기판 상부에 형성된 게이트 산화물을 포함한다. 다결정 실리콘이 게이트 산화물층 상부에 위치한다. 제 1 규화물층은 다결정 실리콘층의 상부에 위치하고, 제 2 규화물층은 제 1 규화물층 상부에 위치한다. 제 1 및 제 2 규화물층은 별개의 것이고, 다른 공정에 의해 형성된다. 일실시예에서, 제 2 규화물층은 제 1 규화물층 상부에 곧바로 위치한다. 이러한 실시예에서, 제 1 규화물층과 제 2 규화물층은 텅스텐 규화물층이다, 또다른 실시예에서, 다결정 실리콘층은 다결정 실리콘층으로 도핑된다.
본 발명의 제 3 특징에서, 집적 회로는 기판, 기판 상부에 위치하는 게이트 산화물층 및 게이트 산화물층 상부에 위치하는 다결정 실리콘층을 포함한다. 다수의 규화물층을 포함하는 층을 가진 규화물 구조물은 다결정 실리콘층의 상부에 위치한다. 제 1 증착 공정과 제 1 증착 온도를 사용하여 형성되는 다수의 규화물층중 제 1규화물층은 다결정 실리콘층 상부에 곧바로 위치한다. 다수의 규화물층에 역시 포함되는 제 2 규화물층은 제 1 규화물층 상부에 위치한다. 제 2 규화물층은 제 2 증착 온도에서 제 2 증착 공정을 사용하여 형성된다. 일실시예에서, 집적 회로는 DRAM 칩이다.
본 발명의 이러한 또는 다른 장점들이 이하의 도면을 참조로 한 상세한 설명을 통해 이해될 것이다.
본 발명은 이하에서 첨부된 도면을 참조로한 본 발명의 실시예를 통해 상세히 설명된다. 이하의 설명에서, 본 발명의 완전한 이해를 돕기 위해 여러 특정 설명이 개시된다. 하지만, 당업자라면 본 발명이 이러한 특정 설명의 일부 또는 전체없이도 실행 가능하다는 것을 알 수 있을 것이다. 다른 예에서, 공지된 공정 단계 및/또는 구조물은 본 발명을 모호하게 하지 않도록 상세히 설명되지 않는다.
본 발명의 일 특징에 따르면, 도핑된 다결정 실리콘층과 게이트 구조물내의 전체 규화물(WSix)층 사이의 계면에 텅스텐-풍부 핵형성층을 형성하는 것과 관련된 문제점을 제거할 뿐만 아니라 전체 WSix층내의 비정상 산화를 감소시키기 위하여, 전체 WSix층은 두 분리 단계로 증착된다. 즉, 전체 WSix층중 제 1 층은 화학 기상 증착(CVD)에 의해 증착되는 반면에, 전체 WSix층중 제 2 층은 제 2 CVD 공정을 사용하여 증착된다. WSix의 제 1 층 즉, 도핑된 다결정 실리콘층과 경계를 이루는 전체 WSix층의 일부가 도핑된 다결정 실리콘층상의 핵형성을 촉진시키는 CVD 공정을 사용하여 증착되어 텅스텐-풍부 핵형성층을 보호하고, 이에 의해 안정성과 부착력을 개선하게 된다. WSix의 제 2 층은 WSix의 제 2 층내의 불소 농도를 감소시키는 CVD 공정을 사용하여 증착된다.
도 3a는 본 발명의 일실시예에 따른 상부에 도핑된 제 1 규화물층을 가지는 게이트 구조물을 도시하는 개략도이다. 게이트 구조물(304)은 상부에 게이트 산화물층 또는 박막(312)이 형성된 기판(308)을 포함한다. 기판(308)은 DRAM 칩과 같은 집적 회로 칩으로 구성된 기판이다. 일반적으로, 기판(308)은 실리콘으로 구성되고 도전체층과 산화물층을 포함하는 여러 층을 추가로 포함한다. 기판(308)은 전형적으로 여러 정션 영역 또한 포함한다. 다결정 실리콘층(316)이 게이트 산화물층(312) 상부에 증착된다. 일반적으로, 다결정 실리콘층(316)은 붕소, 인 또는 비소와 같은 도펀트로 도핑된다.
제 1 WSix층(320)이 다결정 실리콘층(316) 상부에 증착된다. 설명된 실시예에서, 제 1 WSix층(320)은 대략 350 내지 550℃범위의 온도에서 CVD 공정을 사용하여 형성된다. CVD 공정은 소스 기체로서 실란(SiH4)을 사용하고 반응 기체로서 텅스텐 헥사플루오라이드(WF6)를 사용한다. 이러한 CVD 공정은 다결정 실리콘층(316)상에 비교적 효과적으로 핵형성하고, 게이트 산화물층(312)과 다결정 실리콘층(316) 사이의 계면에서 미결합 가표를 포화시키는 낮은 농도의 불소를 유입시키고, 이에 의해 게이트 산화물층(312)내에 농밀화를 야기함 없이 게이트 산화물(304)의 방사와 열전자에 대한 저항을 개선시킨다. 예를 들면, 대략 1018내지 1020㎝-3의 낮은 농도의 불소가 디바이스 파라미터를 변화시킴 없이 및 게이트 산화물층(312)을 붕괴시킴 없이 게이트 구조물(304)의 수율과 신뢰성을 개선시킨다. 일반적으로, 제 1 WSix층(320)의 불소 함량은 WSix층(320)의 두께를 조절함으로써 조절된다.
게이트 구조물(304)의 두께는 일반적으로 많은 다른 요인에 의해 다양하게 변화된다. 이러한 요인은 제한적인 것은 아니지만, 게이트 구조물(304)이 구비되는 특정 기술을 포함한다. 예를 들면, 층두께는 일반적으로 0.25미크론 DRAM 세대보다 0.175미크론 DRAM 세대에서 더 작다. 일실시예에서, 게이트 산화물층(312)은 대략 40 내지 100Å범위 예를 들면, 대략 60 내지 65Å의 두께를 가진다. 이러한 실시예에서, 다결정 실리콘층(316)은 대략 500 내지 1000Å범위의 두께를 가지는 반면에 제 1 WSix층(320)은 대략 100 내지 200Å범위의 두께를 가진다.
도 3b를 참조하여 본 발명의 일실시예에 따른 상부에 증착된 제 2 WSix층을 가지는 도 3a의 게이트 구조물이 설명될 것이다. 제 2 WSix층(324)은 제 1 WSix층(320) 상부에 증착되거나 또는 성장한다. 설명된 실시예에서, 제 2 WSix층(324)은 실리콘 소스로서 디클로로실란(DCS)을 사용하고 반응 기체로서 텅스텐 헥사플루오라이드르 사용하는 CVD 공정에 의해 증착되고, 이는 도 4를 참조하여 이하에서 설명될 것이다.
제 1 WSix층(320)의 두께와 같이, 제 2 WSix층(324)의 두께는 여러 다른 요인에 의존한다. 제 2 WSix층(324)의 두께는 합성 저항 즉, WSix의 전체 두께에 의해 결정된다. 예를 들면, 제 1 WSix층(320)과 제 2 WSix층의 전체 합성 두께는 대략 500 내지 1000Å범위이다. 따라서, 만일 제 1 WSix층(320)이 대략 100 내지 200Å의 두께를 가진다면, 제 2 WSix층(324)은 대략 400 내지 800Å범위의 두께를 가질 것이다.
도 3c에 도시된 바와 같이, 질화물층(328)이 제 2 WSix층(324) 상부에 증착된다. 일실시예에서, 질화물층(328)은 저압 화학 기상 증착(LPCVD) 질화물 증착 공정에 의해 증착된다. 질화물층(328)은 실질적으로 제 2 WSix층(324)의 캡을 형성하고, 주로 게이트 구조물(304)내의 게이트를 절연시키는데 사용된다. 게다가, 질화물층(328)은 개별 게이트들을 한정하기 위해 패터닝되거나 그렇지 않은 경우에는 마스킹된다.
도 3b를 참조로 하여 앞에서 설명된 바와 같이 실리콘 소스로서 DCS를 사용하고 반응 기체로서 텅스텐 헥사플루오라이드를 사용하는 CVD 공정에 의해 증착된 제 2 WSix층(324) 상부에 질화물(328)이 증착될 때, 제 2 WSix층(324)은 산화되지 않는다. 즉, 실리콘 이산화물(SiO2)과 WSixOy또는 WO3과 같은 텅스텐 산화물의 형성이 감소된다.
도 3d는 본 발명의 일실시예에 따른 게이트 측벽 산화 공정 이후 한정된 게이트 스택을 가지는 도 3c의 게이트 구조물(304)을 도시하는 개략도이다. 게이트 스택(336)을 한정하기 위해 개구부(332)는 게이트 구조물(304)내에서 에칭된다. 일반적으로, 개구부(332)는 인접한 게이트 산화물층(312) 방향으로 아래로 에칭된다. 측벽 게이트 산화물층(338)은 측벽 게이트 산화물층(338)이 도시된 바와 같이 게이트 스택(336)과 기판(308)에 정합하도록 증착된다. 당업자라면 알 수 있듯이, 측벽 게이트 산화물층(338)은 게이트 스택(336)내의 누설을 방지한다. 게이트 산화물층(320)은 제 2 WSix층(324), 제 1 WSix층(320) 및 다결정 실리콘층(316)을 다른 구조물 컴포넌트로부터 절연시키는 절연체이다.
도 4를 참조하여 본 발명의 일실시예에 따른 게이트 레벨 상호접속 구조물을 형성하는 방법이 설명될 것이다. 상술된 바와 같이, 게이트 레벨 상호접속부는 일반적으로 예를 들면, DRAM과 같은 서브미크론 메모리 소자인 임의의 집적 회로 소자내에 형성될 수 있다. 게이트 레벨 상호접속부를 형성하는 단계(402)는 기판이 형성되는 단계(404)에서부터 시작한다. 기판은 제한적인 것은 아니지만, 실리콘층과 도전체층을 포함하는 다수의 여러 층을 포함한다. 일단 기판이 형성되면 게이트 산화물층이 단계(406)에서 기판 상부에 증착된다.
게이트 산화물층이 단계(406)에서 증착된 이후에, 순서도는 다결정 실리콘층이 게이트 산화물층 상부에 증착하는 단계로 진행된다. 일반적으로, 다결정 실리콘층은 인 또는 비소를 사용하여 도핑되지만, 적합한 도펀트를 사용하여 도핑될 수도 있다.
제 1 CVD WSix층은 단계(410)에서 다결정 실리콘층 상부에 증착된다. 설명된 실시예에서, 제 1 CVD WSix층은 대략 350 내지 550℃범위의 온도에서 소스 기체로서 실란을 사용하고 반응 기체로서 텅스텐 헥사플루오라이드를 사용하여 증착된다. 특히, 제 1 CVD WSix층은 대략 400 내지 450℃범위의 온도에서 증착된다.
소스 기체로서 실란을 사용하고 반응 기체로서 텅스텐 헥사플루오라이드를 사용하여 도핑된 다결정 실리콘층 상부에 증착된 CVD WSix층은 일반적으로 소스 기체로서 디클로로실란을 사용하는 것과 같은 다른 화학술을 사용하여 증착된 CVD WSix층보다 더 효과적으로 핵형성한다. 일실시예에서, 제 1 CVD WSix층의 불소 농도는 대략 1019내지 1021㎝-3범위이다.
단계(412)에서, 제 2 CVD WSix층이 소스 기체로서 DCS를 사용하고 반응 기체로서 텅스텐 헥사플루오라이드를 사용하여 제 1 WSix층 상부에 곧바로 증착된다. 일반적으로, 제 2 WSix층을 증착하는 것과 관련된 공정 온도는 제 1 CVD WSix층을 증착하는 것과 관련된 공정 온도보다 더 높다. 제 2 CVD WSix층은 일반적으로 대략 600℃ 이상의 온도에서 증착된다. 예를 들면, 제 2 CVD WSix층을 증착하는 것과 관련된 공정 온도는 대략 500 내지 600℃범위이다.
DCS와 텅스텐 헥사플루오라이드를 사용하여 제 2 CVD WSix층을 증착시키는 것이 실란과 텅스텐 헥사플루오라이드를 사용한 WSix증착의 경우보다 WSix고착력, 스텝 커버리지, 응력 및 불소 농도가 개선된다. 이러한 WSix의 특성을 개선시키는 것은 게이트 레벨 상호접속 구조물을 포함하는 집적 회로의 전체적인 성능을 증가시키는 역할을 한다.
질화물층은 단계(414)에서 제 2 WSix층 상부에 증착된다. 전형적으로, 질화물층은 대략 700 내지 800℃범위의 공정 온도에서 발생하는 저압 화학 기상 증착(LPCVD)을 사용하여 증착된다. 질화물층은 실질적으로 단계(416)에서 게이트 도전체 스택을 마스킹하거나 그렇지 않은 경우에 한정하는데 사용되는 질화물 캡을 형성한다. 다시 말해, 게이트 도전체 스택은 단계(416)에서 패터닝된다. 일단 게이트 도전체 스택이 패터닝되고 단계(418)에서 측벽 절연이 수행되면, 게이트 레벨 상호접속 구조물을 형성하는 공정은 완결된다. 게이트 레벨 상호 구조물이 형성된 이후에 여러 다른 가공 단계 예를 들면, 에칭 단계가 앞에서 설명된 바와 같이 게이트 도전체 스택을 실질적으로 형성하기 위해 일반적으로 수행된다는 점을 주목한다.
비록 본 발명의 몇 가지 실시예만이 설명되었지만, 본 발명은 본 발명의 정신에서 벗어나지 않는 다른 형태로도 구체화될 수 있다는 것이 이해되어야 한다. 예시를 위해 본 발명은 기판 상부에 WSix층을 증착하는 CVD를 사용하는 것으로 설명되었다. 하지만, 본 발명은 일반적으로 제한적인 것은 아니지만 티타늄 규화물층을 포함하는 다른 규화물층을 사용하여 수행될 수도 있다. WSix층이 일반적으로 상승된 온도에서 응집 작용과 같은 문제점을 갖는 티타늄 규화물보다 더 강하다는 점에서 티타늄 규화물층 대신에 WSix가 주로 사용된다.
다른 CVD 공정을 사용하여 형성되는 규화물로 구성된 인접하는층의 사용이 게이트 상호접속 구조물내에 실행되는 견지에서 설명되었지만, 규화물로 구성된 인접하는 층의 사용 또한 여러 다른 구조물에 사용될 것이다. 다시 말해, 분리 규화물층 예를 들면, 하나의 층이 다른 층 상부에 곧바로 위치하는 층이 본 발명의 정신 또는 범위에서 벗어남 없이 규화물의 일부를 포함하는 임의의 집적 회로내에 실행될 수 있다.
더욱이, 비록 게이트 상호접속 구조물내의 층 구조의 규화물이 두 개의 개별 층을 포함하는 견지에서 설명되었지만, 규화물 구조물은 일반적으로 분리 공정 예를 들면, 분리 CVD 공정을 사용하여 형성된 다중 규화물층을 포함한다. 이러한 CVD 공정은 임의의 적합한 화학술과 공정 온도를 사용할 수 있다. 그러므로, 본 발명의 실시예는 예시를 위한 것이지 한정을 위한 것은 아니며, 본 발명은 이상의 설명에 제한되는 것이 아니라 첨부된 청구항의 정신내에서 변조 가능하다.
본 발명에 따르면, 상승된 온도에서 가공되는 동안 게이트상의 규화물 박막의 비정상 산화를 방지하고 규화물 박막에 불소 결합을 조절하기 위한 장치와 방법이 제공된다.
Claims (20)
- 집적 회로내에 게이트 레벨 상호접속부를 형성하는 방법에 있어서,기판을 형성하는 단계;상기 기판 상부에 게이트 산화물층을 증착하는 단계;상기 게이트 산화물층 상부에 다결정 실리콘층을 증착하는 단계;제 1 증착 온도에서 제 1 화학 기상 증착 공정을 사용하여 상기 다결정 실리콘층 상부에 제 1 규화물층을 형성하는 단계; 및제 2 증착 온도에서 제 2 화학 기상 증착 공정을 사용하여 상기 제 1 규화물층 상부에 제 2 규화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 레벨 상호접속부 형성 방법.
- 제 1 항에 있어서, 상기 제 2 규화물층은 상기 제 1 규화물층 상부에 곧바로 형성되는 것을 특징으로 하는 게이트 레벨 상호접속부 형성 방법.
- 제 2 항에 있어서,상기 제 1 규화물층을 형성하는 단계는 제 1 소스 기체로서 실란을 사용하고 제 1 반응 기체로서 헥사플루오라이드를 사용하며; 및상기 제 2 규화물층을 형성하는 단계는 제 2 소스 기체로서 디클로로실란을 사용하고 제 2 반응 기체로서 헥사플루오라이드를 사용하는 것을 특징으로 하는 게이트 레벨 상호접속부 형성 방법.
- 제 3 항에 있어서, 상기 제 1 및 제 2 규화물층은 텅스텐-기본 재료이고, 상기 제 1 및 제 2 반응 기체는 텅스텐 헥사플루오라이드를 포함하는 것을 특징으로 하는 게이트 레벨 상호접속부 형성 방법.
- 제 1 항에 있어서, 상기 제 1 규화물층이 증착되는 상기 제 1 증착 온도는350 내지 550℃인 것을 특징으로 하는 게이트 레벨 상호접속부 형성 방법.
- 제 5 항에 있어서, 상기 제 2 규화물층이 증착되는 상기 제 2 증착 온도는 적어도 상기 제 1 증착 온도범위인 것을 특징으로 하는 게이트 레벨 상호접속부 형성 방법.
- 제 6 항에 있어서, 상기 제 2 규화물층이 증착되는 상기 제 2 증착 온도는 500 내지 700℃인 것을 특징으로 하는 게이트 레벨 상호접속부 형성 방법.
- 제 1 항에 있어서, 상기 다결정 실리콘층을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 게이트 레벨 상호접속부 형성 방법.
- 제 1 항에 있어서, 상기 게이트 레벨 상호접속부는 DRAM 집적 회로내에 형성되는 것을 특징으로 하는 게이트 레벨 상호접속부 형성 방법.
- 집적 회로내의 게이트 레벨 상호접속부에 있어서,기판;상기 기판 상부에 위치하는 게이트 산화물층;상기 게이트 산화물층 상부에 위치하는 다결정 실리콘층;상기 다결정 실리콘층 상부에 위치하는 제 1 규화물층; 및상기 제 1 규화물층 상부에 위치하는 제 2 규화물층을 포함하며, 상기 제 1 및 제 2 규화물층은 서로 다르고, 상기 제 1 및 제 2 규화물층은 다른 공정을 사용하여 형성되는 것을 특징으로 하는 게이트 레벨 상호접속부.
- 제 10 항에 있어서, 상기 제 2 규화물층은 상기 제 1 규화물층 상부에 곧바로 위치하는 것을 특징으로 하는 게이트 레벨 상호접속부.
- 제 11 항에 있어서, 상기 제 1 및 제 2 규화물층은 텅스텐-기본 재료인 것을 특징으로 하는 게이트 레벨 상호접속부.
- 제 10 항에 있어서, 상기 다결정 실리콘층이 도핑된 다결정 실리콘층인 것을 특징으로 하는 게이트 레벨 상호접속부.
- 제 10 항에 있어서, 상기 게이트 레벨 상호접속부는 DRAM 집적 회로내에 형성되는 것을 특징으로 하는 게이트 레벨 상호접속부.
- 집적 회로에 있어서,기판;상기 기판 상부에 위치하는 게이트 산화물층;상기 게이트 산화물층 상부에 위치하는 다결정 실리콘층; 및다수의 규화물층을 구비하는 층 구조의 규화물 구조물을 포함하며, 상기 다수의 규화물층은 상기 다결정 실리콘층 상부에 위치하며 제 1 증착 온도에서 제 1 증착 공정을 사용하여 형성된 제 1 규화물층 및 상기 제 1 규화물층 상부에 위치하며 제 2 증착 온도에서 제 2 증착 공정을 사용하여 형성된 제 2 규화물층을 구비하는 것을 특징으로 하는 집적 회로.
- 제 15 항에 있어서, 상기 제 2 규화물층은 상기 제 1 규화물층 상부에 곧바로 위치하는 것을 특징으로 하는 집적 회로.
- 제 15 항에 있어서, 상기 다결정 실리콘층은 도핑되는 것을 특징으로 하는 집적 회로.
- 제 15 항에 있어서, 상기 제 1 및 제 2 규화물층은 텅스텐 규화물층인 것을 특징으로 하는 집적 회로.
- 제 15 항에 있어서, 상기 집적 회로는 DRAM인 것을 특징으로 하는 집적 회로.
- 집적 회로내에 구비되는 게이트 레벨 상호접속부내의 전체 레벨 불소 농도를 조절하는 방법에 있어서,가판을 형성하는 단계;상기 기판 상부에 게이트 산화물층 증착하는 단계;상기 게이트 산화물층 상부에 다결정 실리콘층을 증착하는 단계;제 1 화학 기상 증착 공정을 사용하여 상기 다결정 실리콘층 상부에 제 1 불소 농도를 가지는 제 1 규화물층을 형성하는 단계; 및제 2 화학 기상 증착 공정을 사용하여 상기 제 1 규화물층 상부에 제 2 불소 농도를 가지는 제 2 규화물층을 형성하는 단계를 포함하며, 상기 제 1 및 제 2 규화물층은 상기 게이트 레벨 상호접속부내의 전체 레벨 불소 농도를 조절하기 위해 협력하는 것을 특징으로 하는 게이트 레벨 상호접속부의 전체 레벨 불소 농도 조절 방법.
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