JP2000114469A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JP2000114469A
JP2000114469A JP10286528A JP28652898A JP2000114469A JP 2000114469 A JP2000114469 A JP 2000114469A JP 10286528 A JP10286528 A JP 10286528A JP 28652898 A JP28652898 A JP 28652898A JP 2000114469 A JP2000114469 A JP 2000114469A
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impurity
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insulating film
circuit device
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Shizunori Oyu
静憲 大湯
Yoshitaka Tadaki
▲芳▼▲隆▼ 只木
Hisao Asakura
久雄 朝倉
Junji Ogishima
淳史 荻島
Hironao Kobayashi
宏尚 小林
Atsushi Hiraiwa
篤 平岩
Takayuki Kanda
隆行 神田
Akira Nagai
亮 永井
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 浅溝アイソレーションによって囲まれる活性
領域に形成されたＭＩＳＦＥＴの信頼度を向上すること
のできる技術を提供する。 【解決手段】 半導体基板１の主面上の素子分離領域に
は、酸化シリコン膜２、３によって構成される浅溝アイ
ソレーション４が形成されており、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓが形成されるメモリアレイの半導体基板
１の活性領域の肩部から、この活性領域を囲む酸化シリ
コン膜２にかけて、メモリセル選択用ＭＩＳＦＥＴＱｓ
のしきい値電圧制御層の不純物濃度と同等、または同等
以上の不純物濃度を有する不純物含有領域５が形成され
ている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、半導体基板に形成
された埋め込み型浅溝アイソレーション（Shallow Groo
ve Isolation；ＳＧＩ）によって囲まれる活性領域にＭ
ＩＳＦＥＴ（Metal Insulator Semiconductor Field Ef
fect Transistor ）を形成する半導体集積回路装置に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】隣接する半導体素子を互いに電気的に分
離するアイソレーションの一つに、素子分離領域となる
半導体基板に、例えば0.４μｍ程度の溝を設け、これに
絶縁膜を埋め込むことにより形成される浅溝アイソレー
ションがある。この浅溝アイソレーションは、代表的な
アイソレーションであるＬＯＣＯＳ（Local Oxidationo
f Silicon）アイソレーションと比べて、平坦性がよ
く、半導体素子を形成する活性領域の面積の減少を防ぐ
ことができるなどの利点がある。
【０００３】浅溝アイソレーションは、まず、シリコン
単結晶によって構成される半導体基板の素子分離領域に
ドライエッチングによって溝を形成し、次いで上記ドラ
イエッチングで生じた半導体基板の損傷部分を除去する
ために後処理、例えば低ダメージのドライエッチングを
半導体基板に施す。次に、溝の側壁部分の界面状態を清
浄にするために、半導体基板に熱酸化処理を施して、半
導体基板の露出している表面に約１０〜２０ｎｍ程度の
薄い酸化シリコン膜を形成する。
【０００４】この後、テトラエトキシシラン（Tetra Et
hyl Ortho Silicate (Si(OC2H5)4)：ＴＥＯＳ）ガスと
オゾンガスとを原料に用いたプラズマＣＶＤ（Chemical
Vapor Deposition ：化学的気相成長）法によって、半
導体基板上にＴＥＯＳ膜を堆積し、次いで不活性雰囲気
中で半導体基板に熱処理を施すことによって、上記ＴＥ
ＯＳ膜を緻密化する（焼き締め）。次に、ＴＥＯＳ膜の
表面を平坦化することによって、ＴＥＯＳ膜を溝に埋め
込み、浅溝アイソレーションを形成する。
【０００５】なお、浅溝アイソレーションを述べてある
例として、エクステンディッド・アブストラクト・オブ
・ザ・１９９６・インターナショナル・コンファレンス
・オン・ソリッド・ステイト・デバイシイズ・アンド・
マテリアルズ（Extended Abstract of the 1996 Intern
ational Conference on Solid State Devices and Mate
rials, Yokohama, 1996, pp. 419-421, K. Shiozawa e
t. al Electrical Characteristics of Ultra-Fine Tre
nch Isolation Fabricated by a New Two-StepFilling
Process ）、または、エクステンディッド・アブストラ
クト・オブ・ザ・１９９６・インターナショナル・コン
ファレンス・オン・ソリッド・ステイト・デバイシイズ
・アンド・マテリアルズ（Extended Abstract of the 1
996 International Conference on Solid State Device
s and Materials, Yokohama, 1996, pp. 830-832, B.H.
Roh et. al Shallow Trench Isolation for Enhanceme
ntof Data Retention Times in giga bit DRAM ）があ
る。
【０００６】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、ｎチャネル型ＭＩＳＦＥ
Ｔでは、しきい値電圧を調整するために半導体基板の活
性領域に導入されたｐ型不純物が浅溝アイソレーション
を構成する埋め込み絶縁膜中に吸い込まれて、チャネル
領域の上記ｐ型不純物の濃度が低下し、ｎチャネル型Ｍ
ＩＳＦＥＴのしきい値電圧が低下することが明らかとな
った。この現象は、チャネル領域の幅（チャネル幅）が
狭くなるに従って顕著となるため、半導体素子の微細化
に伴って深刻な問題となることが考えられた。
【０００７】前記ＭＩＳＦＥＴのしきい値電圧の低下
は、半導体基板の不純物濃度を高くすることによって防
ぐことができる。しかし、ＤＲＡＭ（Dynamic Random A
ccessMemory）のメモリアレイに形成されるメモリセル
選択用ＭＩＳＦＥＴでは、オフ電流を小さくするため
に、すでに半導体基板の不純物濃度を、例えば約１０19
ｃｍ-3程度に高めており、これ以上の半導体基板の高濃
度化は接合電界を強めてリフレッシュ特性を劣化させる
原因となる。
【０００８】さらに、半導体基板の洗浄処理などによっ
て、浅溝アイソレーションを構成する埋め込み絶縁膜、
特にその肩部が削れて、ｎチャネル型ＭＩＳＦＥＴのし
きい値電圧制御層が形成されていない半導体基板の活性
領域の側壁部が露出するという問題が生ずる。このた
め、半導体基板の活性領域の肩部に電界が集中し、さら
に半導体基板の活性領域の側壁部に寄生的なＭＩＳＦＥ
Ｔが形成されて、ＭＩＳＦＥＴのドレイン電流（Ｉｄ
ｓ）−ゲート電圧（Ｖｇ）特性にキンク（Kink）が生じ
てリーク電流不良が引き起こされることが考えられた。
また、ゲート絶縁膜は電界が集中する半導体基板の活性
領域の肩部を被覆しているので、ゲート絶縁膜の耐圧不
良が生じやすい。
【０００９】本発明の目的は、浅溝アイソレーションに
よって囲まれる活性領域に形成されたＭＩＳＦＥＴの信
頼度を向上することのできる技術を提供することにあ
る。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、浅溝アイソレー
ションによって構成される素子分離領域に囲まれた半導
体基板の活性領域にＭＩＳＦＥＴを有しており、半導体
基板の活性領域の肩部から、半導体基板の活性領域を囲
む浅溝アイソレーションの溝に埋め込まれた埋め込み絶
縁膜にかけて、ＭＩＳＦＥＴのしきい値電圧制御層を構
成する第１不純物と同じ導電型の第２不純物によって構
成され、しきい値電圧制御層の不純物濃度と同等、また
は同等以上の不純物濃度を有し、しきい値電圧制御層の
深さと同等、または同等以下の深さを有する不純物含有
領域が形成されているものである。
【００１２】（２）また、本発明の半導体集積回路装置
の製造方法は、まず、半導体基板の素子分離領域に溝を
形成した後、半導体基板の表面に対して角度をつけて不
純物をイオン打ち込みによって半導体基板の活性領域の
肩部に導入し、次いで半導体基板上に埋め込み絶縁膜を
形成する。この後、半導体基板に熱処理を施して、半導
体基板の活性領域の肩部から埋め込み絶縁膜にかけて上
記不純物によって構成される不純物含有領域を形成する
ものである。
【００１３】上記した手段によれば、浅溝アイソレーシ
ョンを構成する埋め込み絶縁膜に形成された不純物含有
領域によって、半導体基板の活性領域から浅溝アイソレ
ーションを構成する埋め込み絶縁膜への不純物偏析を防
止することができるので、チャネル領域の不純物濃度の
低下を抑えることができる。これによって、ＭＩＳＦＥ
Ｔのしきい値電圧の低下を防ぐことができ、また、半導
体基板の不純物濃度の高濃度化が不要となり、接合電界
の増加が防止できて、例えばＤＲＡＭにおいてはリフレ
ッシュ特性の劣化を回避することができる。
【００１４】さらに、埋め込み絶縁膜の不純物含有領域
が形成された領域では、半導体基板の洗浄処理における
エッチング速度が低下して、埋め込み絶縁膜の削れを抑
えることが可能となる。これによって、半導体基板の活
性領域の側壁部が露出しにくくなるので、半導体基板の
活性領域の肩部に集中する電界が緩和できて、ＭＩＳＦ
ＥＴのリーク電流不良およびゲート絶縁膜の耐圧不良を
防ぐことができる。また、半導体基板に洗浄処理を施し
ても、常に半導体基板の活性領域の肩部に絶縁膜が存在
するため、半導体基板の活性領域の肩部におけるＭＩＳ
ＦＥＴのゲート絶縁膜の薄膜化を防ぐことができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１６】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１７】（実施の形態１）図１は、本発明の一実施
の形態であるＤＲＡＭの浅溝アイソレーションを示す半
導体基板の要部断面図である。
【００１８】半導体基板１の主面上の素子分離領域に
は、酸化シリコン膜２、３によって構成される浅溝アイ
ソレーション４が形成されており、ＤＲＡＭのメモリア
レイの半導体基板１上にはメモリセル選択用ＭＩＳＦＥ
ＴＱｓが形成され、周辺回路の半導体基板１上にはｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐが形成されている。
【００１９】メモリセル選択用ＭＩＳＦＥＴＱｓが形成
された半導体基板１の活性領域の肩部から、この活性領
域を囲む浅溝アイソレーション４を構成する酸化シリコ
ン膜２にかけて、メモリセル選択用ＭＩＳＦＥＴＱｓの
しきい値電圧制御層の不純物濃度と同等（例えば約１０
18ｃｍ-3程度）、または同等以上の不純物濃度を有する
不純物含有領域５が形成されている。不純物含有領域５
を構成する不純物は、しきい値電圧制御層を構成する不
純物と同じ導電型であり、不純物含有領域５の深さは、
しきい値電圧制御層の深さ（例えば約0.１μｍ程度）と
同等、または同等以下である。
【００２０】次に、本実施の形態１であるＤＲＡＭのメ
モリアレイの浅溝アイソレーションの製造方法を図２〜
図１１に示す半導体基板の要部断面図を用いて説明す
る。
【００２１】まず、図２に示すように、ｐ型で比抵抗が
１０Ωｃｍ程度の半導体基板１を８５０℃程度でウェッ
ト酸化してその表面に膜厚１０ｎｍ程度の薄い酸化シリ
コン膜６を形成した後、この酸化シリコン膜６の上部に
ＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜７を堆
積する。酸化シリコン膜６は、後の工程で素子分離溝の
内部に埋め込まれる酸化シリコン膜をシンタリング（焼
き締め）するときなどに基板に加わるストレスを緩和す
るために形成される。窒化シリコン膜７は酸化されにく
い性質を持つので、その下部（活性領域）の基板表面の
酸化を防止するマスクとして利用される。
【００２２】次に、図３に示すように、フォトレジスト
膜８をマスクにして窒化シリコン膜７、酸化シリコン膜
６および半導体基板１を順次ドライエッチングすること
により、素子分離領域の半導体基板１に深さ３００〜４
００ｎｍ程度の溝４ａを形成する。溝４ａを形成するに
は、フォトレジスト膜８をマスクにして窒化シリコン膜
７をドライエッチングし、次いでフォトレジスト膜８を
除去した後、窒化シリコン膜７をマスクにして酸化シリ
コン膜６および半導体基板１をドライエッチングしても
よい。
【００２３】次に、フォトレジスト膜８を除去した後、
図４に示すように、周辺回路の半導体基板１上をフォト
レジスト膜９で覆い、半導体基板１の表面に対して角度
をつけてｐ型不純物をイオン打ち込みによってメモリア
レイの半導体基板１に注入し、半導体基板１の活性領域
の肩部に不純物領域５ａを形成する。上記ｐ型不純物
は、例えばＢＦ2 （フッ化ボロン）であり、例えば約３
０度の角度をつけて、加速エネルギー２０ｋｅＶ、ドー
ズ量３×１０13ｃｍ-2の打ち込み条件によって半導体基
板１に注入される。
【００２４】次に、図５に示すように、フォトレジスト
膜９を除去した後、前記ドライエッチングで溝４ａの内
壁に生じたダメージ層を除去するために、半導体基板１
を８５０〜９００℃程度でウェット酸化して溝４ａの内
壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜２を形成す
る。この後、半導体基板１上に膜厚３８０ｎｍ程度の酸
化シリコン膜３を堆積し、次いで半導体基板１を８５０
℃程度でウェット酸化することにより、溝４ａに埋め込
んだ酸化シリコン膜３の膜質を改善するためのシンタリ
ング（焼き締め）を行う。酸化シリコン膜３は、例えば
ＴＥＯＳガスとオゾンガスとを原料に用いたプラズマＣ
ＶＤ法で堆積する。
【００２５】上記ウエット酸化を半導体基板１に施すこ
とによって、半導体基板１の活性領域の肩部に形成され
た不純物領域５ａから、酸化シリコン膜２へｐ型不純物
が拡散して、半導体基板１の活性領域の肩部から、この
活性領域を囲む酸化シリコン膜２にかけて不純物含有領
域５が形成される。
【００２６】次に、図６に示すように、酸化シリコン膜
３の上部にＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコ
ン膜１０を堆積した後、図７に示すように、フォトレジ
スト膜１１をマスクにして窒化シリコン膜１０をドライ
エッチングすることにより、例えばメモリアレイと周辺
回路の境界部のように、相対的に広い面積の溝４ａの上
部のみに窒化シリコン膜１０を残す。溝４ａの上部に残
った窒化シリコン膜１０は、次の工程で酸化シリコン膜
３を化学的機械研磨（Chemical Mechanical Polishing
；ＣＭＰ）法で研磨して平坦化する際、相対的に広い
面積の溝４ａの内部の酸化シリコン膜３が相対的に狭い
面積の溝４ａの内部の酸化シリコン膜３に比べて深く研
磨される現象（ディッシング；dishing ）を防止するた
めに形成される。
【００２７】次に、フォトレジスト膜１１を除去した
後、図８に示すように、窒化シリコン膜７、１０をスト
ッパに用いたＣＭＰ法で酸化シリコン膜３を研磨して溝
４ａの内部に残すことにより、浅溝アイソレーション４
を形成する。
【００２８】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜７、１０を除去した後、図９に示す
ように、メモリアレイの半導体基板１にｎ型不純物、例
えばＰ（リン）をイオン打ち込みしてｎ型半導体領域１
２を形成し、メモリアレイと周辺回路の一部（ｎチャネ
ル型ＭＩＳＦＥＴを形成する領域）にｐ型不純物、例え
ばＢ（ボロン）をイオン打ち込みしてｐ型ウエル１３を
形成し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦＥ
Ｔを形成する領域）にｎ型不純物、例えばＰをイオン打
ち込みしてｎ型ウエル１４を形成する。ｎ型半導体領域
１２は、入出力回路などから半導体基板１を通じてメモ
リアレイのｐ型ウエル１３にノイズが侵入するのを防止
するために形成される。
【００２９】また、このイオン打ち込みに続いて、ＭＩ
ＳＦＥＴのしきい値電圧を調整するためのｐ型不純物、
例えばＢをｐ型ウエル１３およびｎ型ウエル１４にイオ
ン打ち込みする。メモリアレイに注入されるＢイオンの
打ち込み条件は、例えば加速エネルギー１０ｋｅＶ、ド
ーズ量１×１０13ｃｍ-2である。
【００３０】次に、ｐ型ウエル１３およびｎ型ウエル１
４の各表面の酸化シリコン膜６をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１３およびｎ型ウエル１
４の各表面に膜厚７ｎｍ程度の清浄なゲート酸化膜１５
を形成する。ここで、半導体基板１の活性領域の肩部に
形成された不純物含有領域５から酸化シリコン膜６の一
部にもｐ型不純物が拡散し、半導体基板１を洗浄処理を
施しても酸化シリコン膜６の一部は削れにくく残存する
ので、半導体基板１の活性領域の肩部におけるゲート酸
化膜１５の薄膜化を抑制することができる。
【００３１】次に、図１０に示すように、ゲート酸化膜
１５の上部にゲート電極１６Ａ、１６Ｂ、１６Ｃを形成
する。ゲート電極１６Ａは、メモリセル選択用ＭＩＳＦ
ＥＴＱｓの一部を構成し、活性領域以外の領域ではワー
ド線として機能する。ゲート電極１６Ｂおよびゲート電
極１６Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎ
およびｐチャネル型ＭＩＳＦＥＴＱｐの各一部を構成す
る。
【００３２】ゲート電極１６Ａ、１６Ｂ、１６Ｃは、例
えばＰなどのｎ型不純物がドープされた膜厚５０ｎｍ程
度の多結晶シリコン膜を半導体基板１上にＣＶＤ法で堆
積し、次いでその上部に膜厚１００ｎｍ程度のＷ（タン
グステン）膜をスパッタリング法で堆積し、さらにその
上部に膜厚１５０ｎｍ程度の窒化シリコン膜１７をＣＶ
Ｄ法で堆積した後、フォトレジスト膜１８をマスクにし
てこれらの膜をパターニングすることにより形成する。
【００３３】次に、図１１に示すように、フォトレジス
ト膜１８を除去した後、フッ素などのエッチング液を使
って、半導体基板１の表面に残ったドライエッチング残
渣やフォトレジスト残渣などを除去する。次いで、図示
はしないが、ｎ型ウエル１３にｐ型不純物、例えばＢを
イオン打ち込みしてゲート電極１６Ｃの両側のｎ型ウエ
ル１４にｐ- 型半導体領域を形成する。また、ｐ型ウエ
ル１３にｎ型不純物、例えばＰをイオン打ち込みしてゲ
ート電極１６Ｂの両側のｐ型ウエル１３にｎ-型半導体
領域を形成し、ゲート電極１６Ａの両側のｐ型ウエル１
３にｎ型半導体領域を形成する。これにより、メモリア
レイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成され
る。
【００３４】次に、前記図１に示すように、半導体基板
１上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１
９を堆積した後、メモリアレイの窒化シリコン膜１９を
フォトレジスト膜（図示せず）で覆い、周辺回路の窒化
シリコン膜１９を異方性エッチングすることにより、ゲ
ート電極１６Ｂ、１６Ｃの側壁にサイドウォールスペー
サ２０を形成する。
【００３５】次に、上記フォトレジスト膜を除去した
後、図示はしないが、周辺回路のｎ型ウエル１４にｐ型
不純物、例えばＢをイオン打ち込みしてｐチャネル型Ｍ
ＩＳＦＥＴＱｐのｐ+ 型半導体領域（ソース、ドレイ
ン）を形成し、周辺回路領域のｐ型ウエル１３にｎ型不
純物、例えばＡｓ（ヒ素）をイオン打ち込みしてｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域（ソース、
ドレイン）を形成する。これにより、周辺回路領域にｐ
チャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳ
ＦＥＴＱｎが形成される。
【００３６】この後、ゲート電極１６Ａの上部にビット
線が形成され、次いでメモリアレイに情報蓄積用容量素
子が形成され、さらに配線層が形成される。
【００３７】このように、本実施の形態１によれば、半
導体基板１の活性領域の肩部から、この活性領域を囲む
酸化シリコン膜２にかけて形成された不純物含有領域５
によって、半導体基板１の活性領域から酸化シリコン膜
２への不純物偏析を防止することが可能となり、半導体
基板１のチャネル領域の不純物濃度の低下を抑えること
ができる。
【００３８】図１４（ａ）に、半導体基板と不純物含有
領域が形成されていない酸化シリコン膜との界面での不
純物濃度分布を示し、同図（ｂ）に半導体基板と不純物
含有領域が形成された酸化シリコン膜との界面での不純
物濃度分布を示す。半導体基板を構成するシリコンと酸
化シリコン膜との偏析係数によって、酸化シリコン膜側
への不純物偏析量が決まる。このため、酸化シリコン膜
に導入されたｐ型不純物の濃度が低いと、半導体基板か
ら酸化シリコン膜側への不純物偏析量が増えて、半導体
基板の不純物濃度が低下する（図１４（ａ））。これに
対して、半導体基板の不純物濃度（例えば約１０18ｃｍ
-3）よりも高濃度（例えば約１０19ｃｍ-3）のｐ型不純
物が酸化シリコン膜に含まれると、酸化シリコン膜側へ
の不純物偏析量を最小限に抑えることができて、半導体
基板の不純物濃度の低下を抑えることができる（図１４
（ｂ））。
【００３９】前述のように、半導体基板１のチャネル領
域の不純物濃度の低下を抑えることができるので、メモ
リセル選択用ＭＩＳＦＥＴＱｓのしきい値電圧の低下を
防ぐことができ、さらに、半導体基板１の不純物濃度の
高濃度化が不要となり、接合電界の増加が防止できて、
ＤＲＡＭのリフレッシュ特性の劣化を回避することがで
きる。図１５（ａ）に、従来技術と本実施の形態１にお
けるＤＲＡＭのリフレッシュ時間を比較するグラフ図を
示す。本実施の形態１によって、リフレッシュ時間は従
来技術の約３倍程度長くなる。
【００４０】さらに、酸化シリコン膜２の不純物含有領
域５が形成された領域では、半導体基板１の洗浄処理に
おけるエッチング速度が低下して、酸化シリコン膜２の
削れを抑えることが可能となる。これによって、半導体
基板１の活性領域の側壁部が露出しにくくなるので、半
導体基板１の活性領域の肩部に集中する電界が緩和でき
て、ＭＩＳＦＥＴのリーク電流不良およびゲート酸化膜
１５の耐圧不良を防ぐことができる。また、半導体基板
１に洗浄処理を施しても、常に半導体基板１の活性領域
の肩部に絶縁膜（酸化シリコン膜６）が存在するため、
半導体基板１の活性領域の肩部のゲート酸化膜１５の薄
膜化を防ぐことができる。図１５（ｂ）に、従来技術と
本実施の形態１におけるＭＩＳＦＥＴのゲート絶縁膜の
耐圧不良率を比較するグラフ図を示す。本実施の形態１
によって、ゲート絶縁膜の耐圧不良率は約１／２に低減
する。
【００４１】（実施の形態２）図１４は、本発明の他の
実施の形態であるＤＲＡＭの浅溝アイソレーションを示
す半導体基板の要部断面図である。
【００４２】半導体基板１の主面上の素子分離領域に
は、酸化シリコン膜２、３によって構成される浅溝アイ
ソレーション４が形成されており、メモリセル選択用Ｍ
ＩＳＦＥＴが形成される半導体基板１の活性領域の肩部
から、この活性領域を囲む浅溝アイソレーション４を構
成する酸化シリコン膜２、３にかけて、メモリセル選択
用ＭＩＳＦＥＴのしきい値電圧制御層の不純物濃度と同
等、または同等以上の不純物濃度を有する不純物含有領
域５が形成されている。
【００４３】次に、本実施の形態２であるＤＲＡＭのメ
モリアレイの浅溝アイソレーションの製造方法を図１５
を用いて簡単に説明する。
【００４４】まず、前記実施の形態１と同様な製造方法
で、前記図３に示したように素子分離領域の半導体基板
１に深さ３００〜４００ｎｍ程度の溝４ａを形成する。
【００４５】次に、前記実施の形態１において、前記図
５〜図８を用いて説明した製造方法と同様に、半導体基
板１を８５０〜９００℃程度でウェット酸化して溝４ａ
の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜２を形
成した後、半導体基板１上に膜厚３８０ｎｍ程度の酸化
シリコン膜３を堆積し、次いで半導体基板１を８５０℃
程度でウェット酸化することにより、溝４ａに埋め込ん
だ酸化シリコン膜３の膜質を改善するためのシンタリン
グ（焼き締め）を行う。
【００４６】次に、酸化シリコン膜３の上部にＣＶＤ法
で膜厚１００ｎｍ程度の窒化シリコン膜１０を堆積した
後、例えばメモリアレイと周辺回路の境界部のように、
相対的に広い面積の溝４ａの上部のみに窒化シリコン膜
１０を残し、次いで窒化シリコン膜７、１０をストッパ
に用いたＣＭＰ法で酸化シリコン膜３を研磨して溝４ａ
の内部に残すことにより、浅溝アイソレーション４を形
成する。
【００４７】この後、図１５に示すように、周辺回路の
半導体基板１をフォトレジスト膜９で覆い、メモリアレ
イの半導体基板１にｐ型不純物をイオン打ち込みによっ
て注入する。このイオン打ち込みによって、窒化シリコ
ン膜７が形成されている領域では、ｐ型不純物を窒化シ
リコン膜７に留め、窒化シリコン膜７が形成されていな
い領域では、ｐ型不純物を酸化シリコン膜２、３に導入
し、その後の熱酸化処理によって半導体基板１の活性領
域の肩部から、この活性領域を囲む酸化シリコン膜２、
３にかけて不純物含有領域５を形成する。ｐ型不純物
は、例えばＢであり、例えば加速エネルギー７０ｋｅ
Ｖ、ドーズ量１×１０14ｃｍ-2の打ち込み条件によって
半導体基板１に注入される。
【００４８】このように、本実施の形態２によれば、不
純物含有領域５を構成するｐ型不純物をイオン打ち込み
で注入する際、半導体基板１の表面に対して角度をつけ
る必要がなく、均一にｐ型不純物を酸化シリコン膜２、
３に導入することができて、不純物含有領域５を再現性
よく形成することができる。
【００４９】（実施の形態３）図１６は、本発明の他の
実施の形態であるＤＲＡＭの浅溝アイソレーションを示
す半導体基板の要部断面図である。
【００５０】半導体基板１の主面上の素子分離領域に
は、酸化シリコン膜２、３によって構成される浅溝アイ
ソレーション４が形成されており、半導体基板１の活性
領域と酸化シリコン膜２との界面近傍にシリコン（Ｓ
ｉ）と窒素（Ｎ）とが結合した領域（ＳｉＮ結合領域）
２１が形成されている。
【００５１】次に、本実施の形態３であるＤＲＡＭのメ
モリアレイの浅溝アイソレーションの製造方法を簡単に
説明する。
【００５２】まず、前記実施の形態１と同様な製造方法
で、前記図３に示したように素子分離領域の半導体基板
１に深さ３００〜４００ｎｍ程度の溝４ａを形成する。
【００５３】次に、前記実施の形態１において、前記図
５〜図８を用いて説明した製造方法と同様に、半導体基
板１を８５０〜９００℃程度でウェット酸化して溝４ａ
の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜２を形
成した後、半導体基板１上に膜厚３８０ｎｍ程度の酸化
シリコン膜３を堆積し、次いで半導体基板１を８５０℃
程度でウェット酸化することにより、溝４ａに埋め込ん
だ酸化シリコン膜３の膜質を改善するためのシンタリン
グ（焼き締め）を行う。
【００５４】次に、酸化シリコン膜３の上部にＣＶＤ法
で膜厚１００ｎｍ程度の窒化シリコン膜１０を堆積した
後、例えばメモリアレイと周辺回路の境界部のように、
相対的に広い面積の溝４ａの上部のみに窒化シリコン膜
１０を残し、次いで窒化シリコン膜７、１０をストッパ
に用いたＣＭＰ法で酸化シリコン膜３を研磨して溝４ａ
の内部に残すことにより、浅溝アイソレーション４を形
成する。
【００５５】この後、半導体基板１にＮＯ雰囲気中で９
５０℃の熱処理を約３０分間施して、半導体基板１の活
性領域と酸化シリコン膜２との界面近傍にＳｉＮ結合領
域２１を形成する。
【００５６】このように、本実施の形態３によれば、半
導体基板１の活性領域と酸化シリコン膜２との界面近傍
にＳｉＮ結合領域２１が形成されて、半導体基板１の活
性領域から酸化シリコン膜２への不純物偏析を防止する
ことができる。図１７に半導体基板と酸化シリコン膜と
の界面での不純物濃度分布を示す。ＳｉＮ結合領域が介
在することによって、ｐ型不純物が半導体基板から酸化
シリコン膜に拡散し難くなるので、半導体基板の不純物
濃度の低下を抑えることができる。
【００５７】（実施の形態４）図１８は、本発明の他の
実施の形態であるＤＲＡＭの浅溝アイソレーションを示
す半導体基板の要部断面図である。
【００５８】メモリアレイの半導体基板１の活性領域を
囲む浅溝アイソレーション４を構成する酸化シリコン膜
２、３の表面近傍には、メモリセル選択用ＭＩＳＦＥＴ
のしきい値電圧制御層２２と連続する不純物含有領域５
が形成されている。
【００５９】次に、本実施の形態４であるＤＲＡＭのメ
モリアレイの浅溝アイソレーションの製造方法を説明す
る。
【００６０】まず、前記実施の形態１と同様な製造方法
で、前記図３に示したように素子分離領域の半導体基板
１に深さ３００〜４００ｎｍ程度の溝４ａを形成する。
【００６１】次に、前記実施の形態１において、前記図
５〜図８を用いて説明した製造方法と同様に、半導体基
板１を８５０〜９００℃程度でウェット酸化して溝４ａ
の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜２を形
成した後、半導体基板１上に膜厚３８０ｎｍ程度の酸化
シリコン膜３を堆積し、次いで半導体基板１を８５０℃
程度でウェット酸化することにより、溝４ａに埋め込ん
だ酸化シリコン膜３の膜質を改善するためのシンタリン
グ（焼き締め）を行う。
【００６２】次に、酸化シリコン膜３の上部にＣＶＤ法
で膜厚１００ｎｍ程度の窒化シリコン膜１０を堆積した
後、例えばメモリアレイと周辺回路の境界部のように、
相対的に広い面積の溝４ａの上部のみに窒化シリコン膜
１０を残し、次いで窒化シリコン膜７、１０をストッパ
に用いたＣＭＰ法で酸化シリコン膜３を研磨して溝４ａ
の内部に残すことにより、浅溝アイソレーション４を形
成する。
【００６３】この後、図１９に示すように、例えばＰな
どのｎ型不純物がドープされた膜厚２０ｎｍ程度の多結
晶シリコン膜２３を半導体基板１上にＣＶＤ法で堆積し
た後、周辺回路の半導体基板１をフォトレジスト膜９で
覆い、メモリアレイの半導体基板１にｐ型不純物をイオ
ン打ち込みによって注入する。このイオン打ち込みによ
って、半導体基板１のチャネル領域にｐ型不純物が導入
されて、メモリセル選択用ＭＩＳＦＥＴのしきい値電圧
制御層２２を形成すると同時に、浅溝アイソレーション
４を構成する酸化シリコン膜２、３の表面近傍にもｐ型
不純物が注入され、このｐ型不純物はチャネル領域に注
入されたｐ型不純物と連続して分布する。ｐ型不純物
は、例えばＢであり、例えば加速エネルギー２０ｋｅ
Ｖ、ドーズ量1.５×１０13ｃｍ-2の打ち込み条件によっ
て半導体基板１に注入される。
【００６４】このように、本実施の形態４によれば、メ
モリセル選択用ＭＩＳＦＥＴのしきい値電圧制御層２２
を形成すると同時に、不純物含有領域５を酸化シリコン
膜２、３に形成することができるので、製造工程数を増
加させることなく、半導体基板１の活性領域から酸化シ
リコン膜２、３への不純物偏析を防止することのできる
高濃度の不純物領域を形成することができる。
【００６５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６６】例えば、前記実施の形態１、２および４で
は、不純物含有領域をＤＲＡＭのメモリアレイに適用し
たが、ＤＲＡＭの周辺回路に適用してもよく、また、チ
ャネル幅の狭いＭＩＳＦＥＴを有するいかなる半導体集
積回路装置に適用しても同様な効果が得られる。
【００６７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６８】本発明によれば、チャネル領域の不純物濃
度の低下を抑えることが可能となるので、ＭＩＳＦＥＴ
のしきい値電圧の低下を防ぐことができ、また、半導体
基板の不純物濃度の高濃度化が不要となって接合電界の
増加を防止できる。さらに、半導体基板の活性領域の肩
部に集中する電界を緩和することができるので、ＭＩＳ
ＦＥＴのリーク電流不良およびゲート絶縁膜の耐圧不良
を防ぐことができて、ＭＩＳＦＥＴの信頼度を向上する
ことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭの浅溝ア
イソレーションを示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの浅溝ア
イソレーションの製造方法を示す半導体基板の要部断面
図である。
【図３】本発明の一実施の形態であるＤＲＡＭの浅溝ア
イソレーションの製造方法を示す半導体基板の要部断面
図である。
【図４】本発明の一実施の形態であるＤＲＡＭの浅溝ア
イソレーションの製造方法を示す半導体基板の要部断面
図である。
【図５】本発明の一実施の形態であるＤＲＡＭの浅溝ア
イソレーションの製造方法を示す半導体基板の要部断面
図である。
【図６】図５の一部を拡大して示す半導体基板の要部断
面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの浅溝ア
イソレーションの製造方法を示す半導体基板の要部断面
図である。
【図８】本発明の一実施の形態であるＤＲＡＭの浅溝ア
イソレーションの製造方法を示す半導体基板の要部断面
図である。
【図９】本発明の一実施の形態であるＤＲＡＭの浅溝ア
イソレーションの製造方法を示す半導体基板の要部断面
図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの浅溝
アイソレーションの製造方法を示す半導体基板の要部断
面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの浅溝
アイソレーションの製造方法を示す半導体基板の要部断
面図である。
【図１２】（ａ）は、従来の浅溝アイソレーションを構
成する酸化シリコン膜と半導体基板との界面での不純物
濃度分布であり、（ｂ）は、本実施の形態１における浅
溝アイソレーションを構成する酸化シリコン膜と半導体
基板との界面での不純物濃度分布である。
【図１３】（ａ）は、ＤＲＡＭのリフレッシュ時間を比
較するためのグラフ図であり、（ｂ）は、ＤＲＡＭのメ
モリセル選択用ＭＩＳＦＥＴのゲート絶縁膜の耐圧不良
率を比較するためのグラフ図である。
【図１４】本発明の他の実施の形態であるＤＲＡＭの浅
溝アイソレーションを示す半導体基板の要部断面図であ
る。
【図１５】本発明の他の実施の形態であるＤＲＡＭの浅
溝アイソレーションの製造方法を示す半導体基板の要部
断面図である。
【図１６】本発明の他の実施の形態であるＤＲＡＭの浅
溝アイソレーションを示す半導体基板の要部断面図であ
る。
【図１７】本実施の形態３における浅溝アイソレーショ
ンを構成する酸化シリコン膜と半導体基板との界面での
不純物濃度分布である。
【図１８】本発明の他の実施の形態であるＤＲＡＭの浅
溝アイソレーションを示す半導体基板の要部断面図であ
る。
【図１９】本発明の他の実施の形態であるＤＲＡＭの浅
溝アイソレーションの製造方法を示す半導体基板の要部
断面図である。
【符号の説明】
１ 半導体基板 ２ 酸化シリコン膜 ３ 酸化シリコン膜 ４ 浅溝アイソレーション ４ａ 溝 ５ 不純物含有領域 ５ａ 不純物領域 ６ 酸化シリコン膜 ７ 窒化シリコン膜 ８ フォトレジスト膜 ９ フォトレジスト膜 １０ 窒化シリコン膜 １１ フォトレジスト膜 １２ ｎ型半導体領域 １３ ｐ型ウエル １４ ｎ型ウエル １５ ゲート酸化膜 １６Ａ ゲート電極 １６Ｂ ゲート電極 １６Ｃ ゲート電極 １７ 窒化シリコン膜 １８ フォトレジスト膜 １９ 窒化シリコン膜 ２０ サイドウォールスペーサ ２１ ＳｉＮ結合領域 ２２ しきい値電圧制御層 ２３ 多結晶シリコン膜 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 (72)発明者 朝倉 久雄 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 荻島 淳史 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 小林 宏尚 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 平岩 篤 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 神田 隆行 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 永井 亮 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F032 AA34 AA45 DA04 DA23 DA53 5F048 AA07 AB01 AC03 BA01 BB06 BB09 BB11 BB13 BE01 BE03 BF04 BF07 BF12 BF19 BG01 BG14 5F083 AD01 GA11 JA32 JA39 KA01 NA01 PR03 PR12 PR21 PR33 PR37

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 浅溝アイソレーションによって構成され
    る素子分離領域に囲まれた半導体基板の活性領域にＭＩ
    ＳＦＥＴを有する半導体集積回路装置であって、前記活
    性領域の肩部から、前記浅溝アイソレーションの溝に埋
    め込まれた埋め込み絶縁膜にかけて、前記ＭＩＳＦＥＴ
    のしきい値電圧制御層を構成する第１不純物と同じ導電
    型の第２不純物によって構成される不純物含有領域が形
    成されていることを特徴とする半導体集積回路装置。
  2. 【請求項２】 浅溝アイソレーションによって構成され
    る素子分離領域に囲まれた半導体基板の活性領域にＭＩ
    ＳＦＥＴを有する半導体集積回路装置であって、前記活
    性領域の肩部から、前記浅溝アイソレーションの溝に埋
    め込まれた埋め込み絶縁膜にかけて、前記ＭＩＳＦＥＴ
    のしきい値電圧制御層を構成する第１不純物と同じ導電
    型の第２不純物によって構成され、前記しきい値電圧制
    御層の不純物濃度と同等以上の不純物濃度を有し、前記
    しきい値電圧制御層の深さと同等以下の深さを有する不
    純物含有領域が形成されていることを特徴とする半導体
    集積回路装置。
  3. 【請求項３】 請求項２記載の半導体集積回路装置にお
    いて、前記不純物含有領域の不純物濃度は１０18ｃｍ-3
    以上であることを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項２記載の半導体集積回路装置にお
    いて、前記不純物含有領域の前記半導体基板の表面から
    の深さは0.１μｍ以下であることを特徴とする半導体集
    積回路装置。
  5. 【請求項５】 浅溝アイソレーションによって構成され
    る素子分離領域に囲まれた半導体基板の活性領域にＭＩ
    ＳＦＥＴを有する半導体集積回路装置であって、前記活
    性領域と前記浅溝アイソレーションの溝に埋め込まれた
    埋め込み絶縁膜との界面近傍に、ＳｉＮ結合領域が形成
    されていることを特徴とする半導体集積回路装置。
  6. 【請求項６】 浅溝アイソレーションによって構成され
    る素子分離領域に囲まれた半導体基板の活性領域にＭＩ
    ＳＦＥＴを有する半導体集積回路装置であって、前記浅
    溝アイソレーションの溝に埋め込まれた埋め込み絶縁膜
    の表面近傍に、前記ＭＩＳＦＥＴのしきい値電圧制御層
    を構成する不純物によって構成され、前記しきい値電圧
    制御層と連続して分布する不純物含有領域が形成されて
    いることを特徴とする半導体集積回路装置。
  7. 【請求項７】 請求項１記載の半導体集積回路装置の製
    造方法であって、(a).前記半導体基板の前記素子分離領
    域に溝を形成する工程と、(b).前記半導体基板の表面に
    対して角度をつけて前記第２不純物をイオン打ち込みに
    よって前記活性領域の肩部に導入する工程と、(c).前記
    半導体基板上に前記埋め込み絶縁膜を形成した後、前記
    半導体基板に熱処理を施して、前記活性領域の肩部か
    ら、前記埋め込み絶縁膜にかけて前記不純物含有領域を
    形成する工程とを有することを特徴とする半導体集積回
    路装置の製造方法。
  8. 【請求項８】 請求項１記載の半導体集積回路装置の製
    造方法であって、(a).前記半導体基板の前記素子分離領
    域に溝を形成した後、前記半導体基板上に前記埋め込み
    絶縁膜を形成し、次いで前記埋め込み絶縁膜の表面を平
    坦化する工程と、(b).前記埋め込み絶縁膜の表面近傍に
    前記第２不純物をイオン打ち込みによって導入した後、
    前記半導体基板に熱処理を施して、前記活性領域の肩部
    から前記埋め込み絶縁膜にかけて前記不純物含有領域を
    形成する工程とを有することを特徴とする半導体集積回
    路装置の製造方法。
  9. 【請求項９】 請求項５記載の半導体集積回路装置の製
    造方法であって、(a).前記半導体基板の前記素子分離領
    域に溝を形成した後、前記半導体基板上に前記埋め込み
    絶縁膜を形成し、次いで前記埋め込み絶縁膜の表面を平
    坦化する工程と、(b).前記半導体基板にＮＯ雰囲気中で
    熱処理を施して、前記活性領域と前記埋め込み絶縁膜と
    の界面近傍に、前記ＳｉＮ領域を形成する工程とを有す
    ることを特徴とする半導体集積回路装置の製造方法。
  10. 【請求項１０】 請求項６記載の半導体集積回路装置の
    製造方法であって、(a).前記半導体基板の前記素子分離
    領域に溝を形成した後、前記半導体基板上に前記埋め込
    み絶縁膜を形成し、次いで前記埋め込み絶縁膜の表面を
    平坦化する工程と、(b).前記半導体基板上に多結晶シリ
    コン膜を堆積する工程と、(c).前記活性領域および前記
    埋め込み絶縁膜に前記不純物をイオン打ち込みによって
    導入し、前記半導体基板の活性領域に前記ＭＩＳＦＥＴ
    のしきい値電圧制御層を形成し、前記埋め込み絶縁膜に
    前記不純物含有領域を形成する工程とを有することを特
    徴とする半導体集積回路装置の製造方法。
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