JP2005072358A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ＳＴＩ（Shallow Trench Isolation）による素子分離を形成する際、埋め込み絶縁膜の膜べりを防止することができる半導体装置の製造方法を提供する。
【解決手段】酸化シリコン膜を基板に形成したのちに、イオン注入を行い、次に窒化シリコン膜をその上に形成する。次にトレンチ４を形成し、埋め込み絶縁膜としての酸化シリコン膜６をトレンチ４に埋め込むように形成する。窒化シリコン膜までＣＭＰ研磨した後、膜質処理としての熱処理を行う。この膜質処理により、酸化シリコン膜６のウェットエッチング耐性が向上し、その結果、酸化シリコン膜６の膜べりが防止できる。
【選択図】 図２

Description

半導体基板上に形成する素子素子分離領域を有する半導体装置の製造方法に関する。

近年、半導体集積回路の形成において、その集積度を増やすために、トランジスタの形成面積を縮小させる技術を開発している。その中で、トランジスタ素子同士あるいはその他の素子との分離する技術として、ＳＴＩ（Shallow Trench Isolation）技術を用いるのが主流となってきている。

ＳＴＩ構造の形成方法は、主に基板上の素子分離したい部分に溝を形成し、その溝の中に絶縁体を埋め込んで形成する方法が一般的である。ＳＴＩで素子分離するためには、素子間で短絡等の問題を起こさないように埋め込み絶縁膜を形成することが要求される。ＳＴＩ構造を形成する方法としては、例えば、特許文献１及び特許文献２等がある。

特許文献１では、ＳＴＩを形成するにあたり、埋め込み絶縁膜の膜べりの問題を挙げている。埋め込み絶縁膜の膜べりは、寄生ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタの形成を引き起こす。この寄生ＭＯＳの効果は、例えば特許文献１に示されているように、ＭＯＳトランジスタのサブスレッショールド特性においてハンプ現象を生じさせる。すなわち、サブスレッショールド領域において、正常なＭＯＳトランジスタよりもソース−ドレイン電流が増加する現象が起こる。このようなハンプ現象が起こると、ＭＯＳトランジスタのしきい値が設計値よりも小さくなり、その結果、ゲート絶縁膜の信頼性が低下する問題が生じる。

一方、特許文献２では、次の問題を挙げている。すなわち、ＳＴＩを形成した後に、ウェル形成のためイオン注入を行うと、イオン注入種の不純物の影響及びイオン注入による埋め込み絶縁膜がダメージを受けることにより、埋め込み酸化膜の膜質が軟化する。その結果、エッチング工程等で埋め込み絶縁膜の膜べりが増加する。また、ＳＴＩの側壁と埋め込み絶縁膜の間にくぼみ（ディボット）が生じるという課題もあった。そのため、特許文献２においては、埋め込み絶縁膜形成前にイオン注入を行うことにより、その絶縁膜にイオン注入のダメージを与えないようにしている。

特開２００２−２２２９４２号公報

特開２００３−７８００３号公報

ところが、本発明のＳＴＩ素子分離構造の形成工程においても、次のような問題があった。すなわち、半導体基板上に成膜した埋め込み絶縁膜としてのＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition）法を用いて形成したシリコン酸化膜は、厚さが２００ｎｍ以下の部分では、フッ酸系の薬液に対するエッチングレートが熱酸化膜と比較して大きくなることがわかってきた。例えば、図４に従来の埋め込み絶縁膜の膜厚とエッチングレートの関係を示す。グラフ線（ａ）は従来の埋め込み絶縁膜の膜厚とエッチングレートの関係を示している。この実験結果によると、絶縁膜厚が２００ｎｍ以下になるとエッチングレートが急激に上昇していることがわかる。

したがって、埋め込み絶縁膜が薄くなる場合においては、埋め込み絶縁膜が厚い場合に比べて、ウェットエッチング時のエッチングレートが高くなるという現象が生じる。この現象は、特許文献２に記載のＭＯＳトランジスタの製造方法であっても、素子分離するための埋め込み絶縁膜の膜厚は、将来薄膜化される可能性があり、上記のウェットエッチング量の増大による埋め込み絶縁層の膜べりが生じる可能性が高い。特にＳＯＩ基板等でＳＴＩ構造を形成するときには、ＳＴＩの溝の深さが２００ｎｍ以下になる構造が多いので、この課題が顕著になってくる。

したがって、特許文献２のような、イオン注入工程を埋め込み絶縁膜形成工程よりも前工程に組み込む手段の他にも、膜質を改善する手段が必要であることがわかってきた。

本発明の目的は、埋め込み絶縁膜の膜べりを防止することができる半導体装置の製造方法を提供することにある。

上記課題を解決するために、本発明は、半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、前記第三の絶縁膜のうち余分な部分を除去する平坦化工程と、前記平坦化工程の後に熱処理またはプラズマ処理する膜質処理工程と、前記第二の絶縁膜を除去するエッチング工程とを備えたことを要旨とする。

この方法によれば、素子分離のための溝に第三の絶縁膜を形成する。その後、第三の絶縁膜を平坦化することによって、第三の絶縁膜の膜厚が薄膜化する。第三の絶縁膜が薄膜化した後に、熱処理またはプラズマ処理する膜質処理を行うことにより、ウェットエッチングレートの相対的に低い膜質に改変される。よって、ウェットエッチング工程等で引き起こされる膜べりを防止することができる。

また、本発明は、半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、前記第三の絶縁膜のうち余分な部分を除去する第一平坦化工程と、前記第二の絶縁膜を除去する除去工程と、前記第三の絶縁膜を研磨またはエッチングにより平坦化する第二平坦化工程と、前記第二平坦化工程の後に熱処理またはプラズマ処理する第二膜質処理工程と、前記第一の絶縁膜を除去するエッチング工程とを備えたことを要旨とする。

この方法によれば、第二平坦化工程の後は第三の絶縁膜が薄膜化し、最終膜厚まで加工される。その第三の絶縁膜に対し、熱処理またはプラズマ処理する膜質処理を行うことにより、ウェットエッチングレートの相対的に低い膜質に改変される。よって、ウェットエッチング工程等で引き起こされる膜べりを防止することができる。

また、本発明は、半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、第三の絶縁膜を形成する前に前記半導体基板に不純物を導入する不純物導入工程と、前記不純物導入工程の後に前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、前記第三の絶縁膜のうち余分な部分を除去する平坦化工程と、前記平坦化工程の後に熱処理またはプラズマ処理する膜質処理工程と、前記第二の絶縁膜を除去するエッチング工程とを備えたことを要旨とする。

この方法によれば、第三の絶縁膜を形成する前に不純物導入工程を入れることにより、第三の絶縁膜の膜質劣化を事前に防止する効果が得られる。また、平坦化工程の後に、さらに熱処理またはプラズマ処理する膜質処理を行うことにより、ウェットエッチングレートの相対的に低い膜質に改変される。これにより、膜べり防止の効果を相乗的に高めることができる。

また、本発明は、半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、第三の絶縁膜を形成する前に前記半導体基板に不純物を導入する不純物導入工程と、前記不純物導入工程の後に前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、前記第三の絶縁膜のうち余分な部分を除去する第一平坦化工程と、前記第二の絶縁膜を除去する除去工程と、前記第三の絶縁膜を研磨またはエッチングにより平坦化する第二平坦化工程と、前記第二平坦化工程の後に熱処理またはプラズマ処理する膜質処理工程と、前記第一の絶縁膜を除去するエッチング工程とを備えたことを要旨とする。

この方法によれば、第三の絶縁膜を形成する前に不純物導入工程を入れることにより、第三の絶縁膜の膜質劣化を事前に防止する効果が得られる。また、第二平坦化工程により最終膜厚まで加工した第三の絶縁膜に熱処理またはプラズマ処理する膜質処理を行うことにより、ウェットエッチングレートの相対的に低い膜質に改変される。これにより、膜べり防止の効果を相乗的に高めることができる。

また、本発明は、半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、前記第三の絶縁膜のうち余分な部分を除去する第一平坦化工程と、前記平坦化工程の後に熱処理またはプラズマ処理する第一膜質処理工程と、前記第二の絶縁膜を除去する除去工程と、前記第三の絶縁膜を研磨またはエッチングにより平坦化する第二平坦化工程と、前記第二平坦化工程の後に熱処理またはプラズマ処理する第二膜質処理工程と、前記第一の絶縁膜を除去するエッチング工程とを備えたことを要旨とする。

この方法によれば、第三の絶縁膜が薄膜化する第一平坦化工程の後に熱処理またはプラズマ処理する膜質処理を行うことにより、ウェットエッチングレートの相対的に低い膜質に改変される。さらに第二平坦化工程により最終膜厚近傍まで加工した第三の絶縁膜を熱処理またはプラズマ処理する膜質処理を行うことにより、ウェットエッチングレートの相対的に低い膜質にさらに改変される。これにより、膜べりを防止する膜質改善効果を高めることができる。

また、本発明は、半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、第三の絶縁膜を形成する前に前記半導体基板に不純物を導入する不純物導入工程と、前記不純物導入工程の後に前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、前記第三の絶縁膜のうち余分な部分を除去する第一平坦化工程と、前記第一平坦化工程の後に熱処理またはプラズマ処理する膜質処理工程と、前記第二の絶縁膜を選択的に除去する選択除去工程と、前記第三の絶縁膜を研磨またはエッチングにより平坦化する第二平坦化工程と、前記第二平坦化工程の後に熱処理またはプラズマ処理する第二膜質処理工程と、前記第一の絶縁膜を除去するエッチング工程とを備えたことを要旨とする。

この方法によれば、第三の絶縁膜を形成する前に不純物導入工程を入れることにより、第三の絶縁膜の膜質劣化を事前に防止する効果が得られる。また、第三の絶縁膜が薄膜化する第一平坦化工程の後に、熱処理またはプラズマ処理する膜質処理を行うことにより、ウェットエッチングレートの相対的に低い膜質に改変される。さらに第二平坦化工程により最終膜厚まで加工した第三の絶縁膜を熱処理またはプラズマ処理する膜質処理を行うことにより、ウェットエッチングレートの相対的に低い膜質に改変される。これにより、膜べりを防止する膜質改善効果を高めることができる。

また、本発明は、膜質処理としての熱処理の温度は９００度以上１２００度以下であることを要旨とする。

この方法によれば、熱処理を上記温度で実施することにより、第三の絶縁膜がウェットエッチングレートの相対的に低い膜質に効果的に改変される。これにより、膜べりを防止することができる。

また、本発明は、膜質処理としての熱処理方法は急速加熱処理（ＲＴＰ（Rapid Thermal Processing））法であることを要旨とする。

この方法によれば、急速加熱処理法で熱処理を実施することによっても、第三の絶縁膜がウェットエッチングレートの相対的に低い膜質に改変される。これにより、膜べりを防止することができる。さらに、この方法での熱処理は短時間で済むので、不純物拡散によるトランジスタのしきい値変動を防止することができる。

また、本発明は、膜質処理としてのプラズマ処理方法は酸素プラズマアッシングであることを要旨とする。

この方法によれば、酸素プラズマによるプラズマ処理を実施することによっても、第三の絶縁膜がウェットエッチングレートの相対的に低い膜質に改変される。これにより、膜べりを防止することができる。さらに、プラズマ処理でのプロセス温度は低温で行えるので、不純物拡散によるトランジスタのしきい値変動を防止することができる。

また、本発明は、半導体はＳＯＩ（Silicon On Insulator）基板であることを要旨とする。

この方法によれば、半導体がシリコン基板ではなく、ＳＯＩ基板であっても、膜べりを防止することができる。

（第一の実施形態）
本発明の実施形態を図１から図３を用いて説明する。

図１（ａ）に第一絶縁膜形成工程の断面図を示す。本実施形態においては、半導体基板としてＳＯＩ基板１を使用している。ＳＯＩ基板１の構造は、シリコン基板１ａの上に埋め込み酸化膜層１ｂがあり、その上にシリコン薄膜層１ｃが形成されている。シリコン薄膜層１ｃはトランジスタ素子を形成する際の活性層として働く。本実施形態のＳＯＩ基板１では、埋め込み酸化膜層１ｂの層厚は約４００ｎｍ、シリコン薄膜層１ｃの層厚は約１００ｎｍのものを使用している。

まず、半導体基板のシリコン層としてのシリコン薄膜層１ｃ上に第一絶縁膜としての緩衝用酸化膜２を熱酸化炉で形成する。緩衝用酸化膜２はシリコン酸化膜であり、緩衝用酸化膜２の膜厚は約１０ｎｍである。この緩衝用酸化膜２は、次工程以降でのシリコン薄膜層１ｃの表面の汚染及びダメージを防止する。

図１（ｂ）に不純物導入工程の断面図を示す。本工程では、緩衝用酸化膜２を形成した後のＳＯＩ基板１に対し、トランジスタのしきい値電圧を所定の値にするような条件で不純物導入工程としてのイオン注入を行う。イオン注入の条件は、ＭＯＳトランジスタの特性及びしきい値電圧の設計値に合わせて決定される。

図１（ｃ）に第二絶縁膜形成工程の断面図を示す。まず、第二絶縁膜を構成するシリコン酸窒化膜３ａを約１０ｎｍの膜厚で形成する。次に第二絶縁膜を構成するシリコン窒化膜３ｂを約１５０ｎｍの膜厚で形成する。シリコン酸窒化膜３ａ及びシリコン窒化膜３ｂはＣＶＤ（Chemical Vapor Deposition）法によって形成される。

図２（ａ）に素子分離用の溝（以下トレンチと称す）形成工程の断面図を示す。トレンチ４の形成は、まず、フォトリソグラフィー法により素子分離領域パターンを形成する。すなわち、ＳＯＩ基板１の表面にフォトレジスト膜を形成し、露光、現像を行うことによりその素子分離形成領域を決定する。次に、ドライエッチング法により、フォトリソグラフィー工程で形成した領域のパターンに従ってトレンチ４を形成する。まずシリコン窒化膜３ｂを選択的にエッチングする。次にシリコン酸窒化膜３ａ、緩衝用酸化膜２を選択的にエッチングする。さらに、ＳＯＩ基板１のシリコン薄膜層１ｃを選択的にエッチングして、埋め込み酸化膜層１ｂの表面でエッチングをストップする。こうして、埋め込み酸化膜層１ｂまでエッチングされたトレンチ４で形成された素子分離領域と、シリコン酸窒化膜３ａ及びシリコン窒化膜３ｂで保護されたＭＯＳトランジスタを形成する活性領域を分離する。このときのトレンチ４の深さは約２６０ｎｍである。

図２（ｂ）にトレンチ側壁酸化膜形成工程の断面図を示す。まず、ドライエッチングなどにより発生した残渣等の除去及びトレンチ４の側面をクリーンにするためにウェハ洗浄を行う。次に熱酸化炉でトレンチ４の側壁にシリコン酸化膜５を形成する。このシリコン酸化膜５は、トレンチ４の形成により露出したシリコン薄膜層１ｃの側壁を酸化することにより形成される。このシリコン酸化膜５の膜厚は約５０ｎｍである。

図２（ｃ）に第三絶縁膜形成工程の断面図を示す。まず、第三絶縁膜６をトレンチ４を埋め込むように形成する。この第三絶縁膜６はシリコン酸化膜であり、ＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition）法で形成される。この第三の絶縁膜としてのシリコン酸化膜６の膜厚は、約５００ｎｍである。なお、このシリコン酸化膜６は、埋め込み特性が良いことが要求される。埋め込み特性が悪いとトレンチ４内にボイドなどの空隙が生じ、絶縁性が低下するからである。したがって、絶縁性と埋め込み特性の良さからＨＤＰ−ＣＶＤ法で形成したシリコン酸化膜６を本実施形態では使用している。

図２（ｄ）に第三絶縁膜の第一研磨工程の断面図を示す。この工程では、ＣＭＰ（Chemical Mechanical Polishing（化学的機械的研磨））法により、前工程での余分に形成されたシリコン酸化膜６の研磨を行い、基板表面を平坦化する。ＣＭＰ法による研磨は、シリコン窒化膜３ｂまで行う。

研磨が終了した段階では、トランジスタ形成領域ではシリコン窒化膜３ｂが表面に現れた状態になり、素子分離領域であるトレンチ４内にのみシリコン酸化膜６が充填された状態となっている。このときのシリコン酸化膜６の膜厚は、２００ｎｍ以下になっている場合が多い。シリコン酸化膜６の膜厚が２００ｎｍ以下になると、フッ酸系のウェットエッチングのエッチングレートが急激に増大するのは従来の技術及び図４で示したとおりである。すなわち、次工程以降のウェットエッチング時にシリコン酸化膜６の膜べりが起こる可能性が高くなる。

したがって、その対策として次に第一の膜質処理工程としてのアニール処理を行う。アニールは、熱処理炉で窒素雰囲気中、１１００℃程度で６０〜９０分の範囲内の所定時間の条件で行う。なお、すでにイオン注入を行い、トランジスタ形成部の活性領域が形成されているので、ここでは所定のしきい値電圧が確保されるような熱処理条件を設定している。

図３（ａ）に第二絶縁膜除去工程の断面図を示す。シリコン酸窒化膜３ａ及びシリコン窒化膜３ｂを選択除去する。最初に、シリコン窒化膜３ｂの表面を希フッ酸系の薬液で処理をすることにより基板表面をクリーン化する。次にシリコン窒化膜３ｂ及びシリコン酸窒化膜３ａを熱リン酸を用いたウェットエッチング法により除去する。

図３（ｂ）に第三絶縁膜第二研磨工程を示す。この工程では、前工程でシリコン酸窒化膜３ａ及びシリコン窒化膜３ｂをウェットエッチング法により除去したことにより、トレンチ４内に埋め込まれているシリコン酸化膜６が突出した状態になっている。この突出した部分を平坦化するために再びＣＭＰ法を用いる。平坦化後、シリコン酸化膜６の膜厚は１５０ｎｍ以下となり、さらに薄膜化する。シリコン酸化膜６の薄膜化は、前述したようにエッチングレートが増大することになるので、次工程のウェットエッチング時に膜べりが生じる可能性が高くなる場合がある。

したがって、第二の膜質処理工程として再びアニール処理を行う。アニール条件は窒素雰囲気中、１１００℃である。なお、ここでもトランジスタのしきい値電圧が所定の値に確保されるように熱処理条件を設定している。なお、本実施形態では第三絶縁膜６をＣＭＰ法により平坦化を行っているが、ＣＭＰ法の代わりにウェットエッチング法で平坦化してもよい。

図３（ｃ）にゲート絶縁膜形成工程の断面図を示す。ＳＯＩ基板１の表面に残っているシリコン酸化膜２を除去するためにフッ酸エッチングを行う。シリコン酸化膜２を除去することにより、シリコン薄膜層１ｃの清浄な表面が現れる。次に、熱酸化法により、熱酸化炉を用いてゲート絶縁膜７を形成する。ゲート絶縁膜７の膜厚は３ｎｍから６ｎｍの間の所定の値で制御される。

図３（ｄ）に、ＭＯＳトランジスタの断面図を示す。まず、図３（ｃ）の構造を形成後、ポリシリコン膜をＣＶＤ法で形成する。ポリシリコンの膜厚は約２５０ｎｍである。次にフォトリソグラフィー法及びドライエッチング法で所定の領域にゲート電極８を形成する。

次に、ゲート電極８の側壁を保護するための絶縁膜としてシリコン酸化膜を形成する。次に、ドライエッチング法による異方性エッチングを行うことにより、ゲート電極８の側壁保護膜であるサイドウォール９を形成する。

上記工程により、本発明の素子分離及びトランジスタ形成が行われる。上記工程は、まず、（１）第一絶縁膜としての緩衝用酸化膜の形成、（２）不純物導入、（３）第二絶縁膜形成、（４）トレンチ形成、（５）トレンチ側壁酸化、（６）第三絶縁膜形成、（７）第一ＣＭＰ工程、（８）第二絶縁膜除去工程、（９）第二ＣＭＰ工程、（１０）ゲート絶縁膜形成工程で進行する。

次に、膜質処理の効果についての説明を行う。

図４に第三絶縁膜と膜厚のエッチングレートの相関図を示す。グラフ線（ａ）は、従来の挙動を示している。一方、グラフ線（ｂ）は、熱処理を行った後の挙動を示している。この図から読み取れることは、熱処理を行うとエッチングレートが２００ｎｍ以下となっても変化がほとんどないことである。このときの熱処理条件は、熱処理炉にて１１００℃の温度で６０分である。

ここで、熱処理の条件として、温度は１１００℃で行っているが、９００℃以上１３００℃以下の温度範囲であれば効果がある。望ましくは、１０００℃以上１２００℃以下、さらに望ましくは、１０５０℃以上１１５０℃以下の条件が良い。

また、熱処理条件の時間については、３０分から１８０分の範囲であれば効果がある。ただし、望ましい範囲としては、６０分から１５０分、さらに望ましくは７５分から１２０分である。

また、熱処理の方法は、熱処理炉による処理方法でなく、ＲＴＰ（Rapid Thermal Processing）法という、ランプ照射による急速昇降温加熱で行うことも可能である。そのときの条件は９００℃以上１２００℃以下なら良く、望ましくは９５０℃以上１１００℃以下、さらに望ましくは１０００℃以上１０５０℃以下である。

すなわち、第三絶縁膜６の膜種やトレンチ４の深さ、トランジスタのしきい値電圧の条件等により、熱処理条件は決定される。

ここで、第三絶縁膜としてのシリコン酸化膜６の膜厚が薄くなると、ウェットエッチングレートが上昇することについて以下に説明する。本発明の実施形態においては、シリコン酸化膜６は、ＨＤＰ−ＣＶＤ法により形成されるシリコン酸化膜（以下ＨＤＰ膜と称す）を用いている。シリコン酸化膜６の形成初期は、膜形成が比較的不安定であり、膜生成温度も低く、その結果密度の低い膜として形成されていく。ある程度の膜厚になると膜形成が安定し、密度の高い膜が形成される。その粗密の境界が、膜厚で２００ｎｍであると考えられる。したがって、平坦化工程によりシリコン酸化膜６が薄膜化すると、膜形成初期の密度の低い膜が基板表面に露出することになる。密度の低い膜はウェットエッチング耐性が低いと考えられるから、平坦化工程後のウェットエッチングする際に、膜べりが発生する割合は高くなる。

そこで、膜密度が低いシリコン酸化膜６に熱処理を行うと、膜が緻密化する等の変化を起こし、その結果、ウェットエッチングの耐性が向上すると考えられる。

ＨＤＰ−ＣＶＤ法で形成したシリコン酸化膜に限らず、熱を利用しない膜形成方法を用いた場合には、初期膜形成が不安定になりやすい場合が多いと予想されるので、このような膜べりの現象は起こる可能性が高いと考えられる。

本実施形態の効果について説明する。

本実施形態は、まず（２）のイオン注入を（４）のシリコン酸化膜６の形成前に行っている。この効果は、シリコン酸化膜６がイオン注入によって不純物及びダメージを受けないことにより、事前にシリコン酸化膜６の劣化を防ぐことができる。したがって、トレンチ４の側壁とシリコン酸化膜６の間のディボットの発生をなくすことができる。また、（７）の第一ＣＭＰ工程後に熱処理を行っている。この熱処理により、シリコン酸化膜６のウェットエッチング耐性が高くなる。この効果により、ウェットエッチングレートが安定し、膜べりを防止することができる。また、（９）の第二ＣＭＰ工程後に熱処理を行っている。第二ＣＭＰ後は、シリコン酸化膜６はほぼ最終膜厚になっている。ここで、さらに熱処理を行うことにより、シリコン酸化膜６のウェットエッチング耐性が高くなる。本実施形態では、第一ＣＭＰ後の熱処理を行っていることにより、膜べり防止効果がさらに高くなる。

したがって、膜べりが原因であるポリゲートによる活性領域での寄生トランジスタ（ＭＯＳ）の形成を防止することも可能となった。

（第二の実施形態）
次に、本発明における第二の実施形態について説明する。

各工程の基本的なフローは、第一の実施形態とほぼ同様であるので、違いの部分に絞って説明を行う。まず、図１（ａ）から図２（ｂ）までの工程は、第一の実施形態と同様である。

図２（ｃ）の第三絶縁膜の第一平坦化工程において、第一の実施形態では、シリコン酸化膜６を平坦化した後に熱処理を行っているが、本実施形態においては、プラズマ処理を行っている。プラズマ処理条件は、酸素と窒素の混合ガスを使用し、１２００Ｗのパワーで行っている。また、温度は１００℃程度であり、処理温度が低く、熱処理条件で懸念するトランジスタのしきい値電圧の変動のおそれがないところが利点である。

図２（ｄ）及び図３（ａ）は、第一の実施形態と同様である。図３（ｂ）の第三絶縁膜の第二平坦化工程において、最良の実施形態では、平坦後に熱処理を行っているが、本実施形態ではプラズマ処理を行っている。プラズマ処理条件は、前記と同様の条件を使用している。図３（ｃ）及び図３（ｄ）は、第一の実施形態と同様である。

なお、本実施形態におけるプラズマ処理条件は、第三絶縁膜の種類等により、適宜変更することに対応が可能である。

本実施形態におけるプラズマ処理の効果は、酸素プラズマを使用することにより、膜表面から膜質が改質し、膜密度が上がる。この効果によりエッチング耐性が向上すると考えられる。

本実施形態の効果は、最良の実施形態での効果に加え、以下の効果がある。すなわち、プラズマ処理は、処理温度が３００℃以下の低温であるため、不純物拡散によるトランジスタのしきい値変動を防止することができる。

なお、上記実施形態以外でも次のようにしても効果があることはいうまでもない。

（１）第一平坦化工程後の膜質処理を熱処理で行い、第二平坦化工程後の膜質処理をプラズマ処理で行う。または、最初にプラズマ処理、次に熱処理を行ってもよい。

（２）熱処理あるいはプラズマ処理による膜質処理を、第一ＣＭＰ後または第２ＣＭＰ後のどちらか一回行う。一回だけであっても、十分に効果が得られる。

（３）イオン注入工程は、トレンチ埋め込み絶縁膜形成の前であればよい。

（４）イオン注入工程をトレンチ埋め込み絶縁膜形成以後であっても、その後に熱処理あるいはプラズマ処理による膜質処理を行っても、膜べり防止効果が得られる。

なお、上記実施形態から導き出される技術的思想について列挙する。

（１）半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、前記第三絶縁膜形成工程の後に熱処理またはプラズマ処理する膜質処理工程と、前記第三の絶縁膜のうち余分な部分を除去する平坦化工程と、前記第二の絶縁膜を除去するエッチング工程とを備えた半導体装置の製造方法。

この方法によれば、第三の絶縁膜を平坦化する前に、熱処理あるいはプラズマ処理を行っても膜質が改質される効果があるので、ウェットエッチング工程等で引き起こされる膜べりを防止することができる。

（２）半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、第三の絶縁膜を形成する前に前記半導体基板に不純物を導入する不純物導入工程と、前記不純物導入工程の後に前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、前記第三絶縁膜形成工程の後に熱処理またはプラズマ処理する膜質処理工程と、前記第三の絶縁膜のうち余分な部分を除去する平坦化工程と、前記第二の絶縁膜を除去するエッチング工程とを備えた半導体装置の製造方法。

この方法によれば、第三の絶縁膜を形成する前に不純物導入工程を入れることにより、第三の絶縁膜の膜質劣化を事前に防止する効果が得られる。また、第三の絶縁膜を平坦化する前に、熱処理あるいはプラズマ処理を行っても膜質が改質される効果があるので、ウェットエッチング工程等で引き起こされる膜べりを防止することができる。

（３）半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、前記第三絶縁膜形成工程の後に熱処理またはプラズマ処理する第一膜質処理工程と、前記第三の絶縁膜のうち余分な部分を除去する第一平坦化工程と、前記第二の絶縁膜を除去する除去工程と、前記第三の絶縁膜を研磨またはエッチングにより平坦化する第二平坦化工程と、前記第二平坦化工程の後に熱処理またはプラズマ処理する第二膜質処理工程と、前記第一の絶縁膜を除去するエッチング工程とを備えた半導体装置の製造方法。

この方法によれば、第三の絶縁膜が薄膜化する第一平坦化工程の前に、熱処理またはプラズマ処理する膜質処理を行っても、ウェットエッチングレートの相対的に低い膜質に改変される効果がある。さらに第二平坦化工程により最終膜厚近傍まで加工した第三の絶縁膜を熱処理またはプラズマ処理する膜質処理を行うことにより、ウェットエッチングレートの相対的に低い膜質に改変される。これにより、膜べりを防止する膜質改善効果を高めることができる。

（４）半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、第三の絶縁膜を形成する前に前記半導体基板に不純物を導入する不純物導入工程と、前記不純物導入工程の後に前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、前記第三絶縁膜形成工程の後に熱処理またはプラズマ処理する第一膜質処理工程と、前記第三の絶縁膜のうち余分な部分を除去する第一平坦化工程と、前記第二の絶縁膜を選択的に除去する選択除去工程と、前記第三の絶縁膜を研磨またはエッチングにより平坦化する第二平坦化工程と、前記第二平坦化工程の後に熱処理またはプラズマ処理する第二膜質処理工程と、前記第一の絶縁膜を除去するエッチング工程とを備えた半導体装置の製造方法。

この方法によれば、第三の絶縁膜を形成する前に不純物導入工程を入れることにより、第三の絶縁膜の膜質劣化を事前に防止する効果が得られる。また、第三の絶縁膜が薄膜化する第一平坦化工程の前に、熱処理またはプラズマ処理する膜質処理を行うことにより、ウェットエッチングレートの相対的に低い膜質に改変される効果がある。さらに第二平坦化工程により最終膜厚まで加工した第三の絶縁膜を熱処理またはプラズマ処理する膜質処理を行うことにより、ウェットエッチングレートの相対的に低い膜質に改変される。これにより、膜べりを防止する膜質改善効果を高めることができる。

（ａ）〜（ｃ）は、本実施形態における半導体装置の製造工程をそれぞれ示す模式断面図。 （ａ）〜（ｄ）は、半導体装置の製造工程をそれぞれ示す模式断面図。 （ａ）〜（ｄ）は、半導体装置の製造工程をそれぞれ示す模式断面図。 第三絶縁膜の膜厚とエッチングレートの関係図。

符号の説明

１・・・半導体基板としてのＳＯＩ基板
２・・・第一絶縁膜としての緩衝用酸化膜
３・・・絶縁保護膜としての第二絶縁膜
４・・・素子分離用の溝としてのトレンチ
６・・・第三絶縁膜としてのシリコン酸化膜

Claims (10)

1. 半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、
   前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、
   前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、
   前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、
   前記第三の絶縁膜のうち余分な部分を除去する平坦化工程と、
   前記平坦化工程の後に熱処理またはプラズマ処理する膜質処理工程と、
   前記第二の絶縁膜を除去するエッチング工程と、
   を備えた半導体装置の製造方法。
2. 半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、
   前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、
   前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、
   前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、
   前記第三の絶縁膜のうち余分な部分を除去する第一平坦化工程と、
   前記第二の絶縁膜を除去する除去工程と、
   前記第三の絶縁膜を研磨またはエッチングにより平坦化する第二平坦化工程と、
   前記第二平坦化工程の後に熱処理またはプラズマ処理する第二膜質処理工程と、
   前記第一の絶縁膜を除去するエッチング工程と、
   を備えた半導体装置の製造方法。
3. 半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、
   第三の絶縁膜を形成する前に前記半導体基板に不純物を導入する不純物導入工程と、
   前記不純物導入工程の後に前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、
   前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、
   前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、
   前記第三の絶縁膜のうち余分な部分を除去する平坦化工程と、
   前記平坦化工程の後に熱処理またはプラズマ処理する膜質処理工程と、
   前記第二の絶縁膜を除去するエッチング工程と、
   を備えた半導体装置の製造方法。
4. 半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、
   第三の絶縁膜を形成する前に前記半導体基板に不純物を導入する不純物導入工程と、
   前記不純物導入工程の後に前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、
   前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、
   前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、
   前記第三の絶縁膜のうち余分な部分を除去する第一平坦化工程と、
   前記第二の絶縁膜を除去する除去工程と、
   前記第三の絶縁膜を研磨またはエッチングにより平坦化する第二平坦化工程と、
   前記第二平坦化工程の後に熱処理またはプラズマ処理する膜質処理工程と、
   前記第一の絶縁膜を除去するエッチング工程と、
   を備えた半導体装置の製造方法。
5. 半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、
   前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、
   前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、
   前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、
   前記第三の絶縁膜のうち余分な部分を除去する第一平坦化工程と、
   前記平坦化工程の後に熱処理またはプラズマ処理する第一膜質処理工程と、
   前記第二の絶縁膜を除去する除去工程と、
   前記第三の絶縁膜を研磨またはエッチングにより平坦化する第二平坦化工程と、
   前記第二平坦化工程の後に、熱処理またはプラズマ処理する第二膜質処理工程と、
   前記第一の絶縁膜を除去するエッチング工程と、
   を備えた半導体装置の製造方法。
6. 半導体基板のシリコン層を一部酸化して第一の絶縁膜を形成する第一絶縁膜形成工程と、
   第三の絶縁膜を形成する前に前記半導体基板に不純物を導入する不純物導入工程と、
   前記不純物導入工程の後に前記第一の絶縁膜の上に第二の絶縁膜を形成する第二絶縁膜形成工程と、
   前記半導体基板の表面に素子分離を行うための溝を形成する溝形成工程と、
   前記溝の底面から第二の絶縁膜の高さ以上の厚みの第三の絶縁膜を溝に埋め込むように形成する第三絶縁膜形成工程と、
   前記第三の絶縁膜のうち余分な部分を除去する第一平坦化工程と、
   前記第一平坦化工程の後に熱処理またはプラズマ処理する膜質処理工程と、
   前記第二の絶縁膜を選択的に除去する除去工程と、
   前記第三の絶縁膜を研磨またはエッチングにより平坦化する第二平坦化工程と、
   前記第二平坦化工程の後に、熱処理またはプラズマ処理する第二膜質処理工程と、
   前記第一の絶縁膜を除去するエッチング工程と、
   を備えた半導体装置の製造方法。
7. 前記膜質処理としての熱処理の温度は９００度以上１２００度以下である請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
8. 前記膜質処理としての熱処理方法は急速加熱処理法である請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
9. 前記膜質処理としてのプラズマ処理方法は酸素プラズマアッシングである請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
10. 前記半導体はＳＯＩ基板である請求項１乃至９のいずれか一項に記載の半導体装置の製造方法。

Images