KR100533553B1 - 반도체 장치의 제조 방법 - Google Patents

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KR100533553B1
KR100533553B1 KR10-2003-0093271A KR20030093271A KR100533553B1 KR 100533553 B1 KR100533553 B1 KR 100533553B1 KR 20030093271 A KR20030093271 A KR 20030093271A KR 100533553 B1 KR100533553 B1 KR 100533553B1
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Abstract

게이트 절연막의 형성에 기인하여 채널 도핑 영역의 불순물 농도가 저하하는 것을 억제할 수 있는 반도체 장치의 제조 방법을 얻는 것을 과제로 하며, 실리콘 산화막(20) 및 실리콘 질화막(21)이 형성되어 있는 상태에서, p형 불순물(231, 232)을 Y 방향의 경사 상측에서 이온 주입한다. 이온 주입의 주입 각도 α로서는, 제1 부분(211)과 제4 부분(214)과의 간격 및 제3 부분(213)과 제6 부분(216 )과의 간격을 W1, 제2 부분(212)과 제5 부분(215)과의 간격을 W2, 실리콘 산화막(20) 및 실리콘 질화막(21)의 합계의 막 두께를 T라고 정의했을 때, tan-1(W2/T)<α≤tan-1(W1/T)의 관계가 성립하는 범위의 주입 각도를 채용한다. 주입 각도 α를 이 범위 내에 규정하면, 제2 측면(10A2) 및 제5 측면(10A5) 내에는, 실리콘 산화막(13)을 통해서 불순물(231, 232)이 이온 주입된다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히, DRAM 캐패시터를 갖는 반도체 장치의 제조 방법에 관한 것이다.
DRAM 캐패시터를 갖는 종래의 반도체 장치의 제조 방법에서는, (a) 실리콘 기판의 상면 내에 소자 분리 절연막을 부분적으로 형성하는 공정과, (b) 실리콘 기판의 상면에 대하여 수직인 방향에서 불순물을 이온 주입함으로써, 소자 형성 영역 내에서의 실리콘 기판 내에, 모든 p형의 채널 도핑 영역, 채널 컷트 영역, 및 웰 영역을 형성하는 공정과, (c) 열 산화법에 의해서 소자 형성 영역 내에서의 실리콘 기판의 상면 위에 게이트 절연막을 형성하는 공정과, (d) 게이트 절연막 상에 게이트 전극을 형성하는 공정과, (e) 실리콘 기판의 상면 내에, 게이트 전극의 아래쪽의 채널 형성 영역을 샌드위치하여 쌍을 이루는, 모든 n형의 소스 영역 및 드레인 영역을 형성하는 공정과, (f) 제1 층간 절연막을 전면적으로 형성하는 공정과, (g) 드레인 영역에 접속된 제1 컨택트 플러그를 제1 층간 절연막 내에 형성하는 공정과, (h) 제1 컨택트 플러그에 접속된 비트선을 형성하는 공정과, (i) 제2 층간 절연막을 전면적으로 형성하는 공정과, (j) 소스 영역에 접속된 제2 컨택트 플러그를 제1 및 제2 층간 절연막 내에 형성하는 공정과, (k) 제3 층간 절연막을 전면적으로 형성하는 공정과, (l) 제2 컨택트 플러그에 접속된 캐패시터 하부 전극을 제3 층간 절연막 내에 형성하는 공정과, (m) 캐패시터 하부 전극 상에 캐패시터 유전체막을 형성하는 공정과, (n) 캐패시터 유전체막 상에 캐패시터 상부 전극을 형성하는 공정이, 이 순으로 실행되었다.
또, 실리콘 기판 내에 채널 도핑 영역을 형성하는 공정을 포함하는 반도체 장치의 제조 방법은, 예를 들면 일본 특개평10-65153호 공보, 특개평9-237829호 공보, 특개평8-250583호 공보에 개시되어 있다.
그러나, 종래의 반도체 장치의 제조 방법에 따르면, 채널 도핑 영역을 형성한 후에 게이트 절연막이 형성된다. 따라서, 채널 도핑 영역 내에 포함되어 있는 불순물의 일부가, 게이트 절연막을 형성하기 위한 열 처리에 의해서 게이트 절연막 안으로 빨려 들어간다. 그 결과, 채널 도핑 영역의 불순물 농도가 원하는 값보다 낮게 되기 때문에, 메모리 셀 트랜지스터의 임계값 전압이 저하한다. 특히, 소자 분리 절연막과 채널 도핑 영역과의 경계 부분에서는 그 경향이 현저하고, 채널 도핑 영역의 폭이 일정값보다 좁게 되면 메모리 셀 트랜지스터의 임계값 전압이 대폭 저하하는 현상(소위 역내로우 효과)이 발생한다.
채널 도핑 영역을 형성할 때에 원하는 값보다도 고농도의 p형 불순물을 이온 주입함으로써 불순물 농도의 저하를 보충하는 것은 가능하다. 그러나, 이 고농도의 p형 불순물은 n형의 소스 영역 및 드레인 영역이 형성될 예정의 영역 내에도 주입되기 때문에, 이하의 문제가 발생한다.
소스 영역 및 드레인 영역의 불순물 농도가 저하하기 때문에, 소스 영역과 제2 컨택트 플러그와의 접촉 저항이 상승한다. 그 결과, 메모리 셀 트랜지스터의 성능이 저하하고, 나아가서는 데이터의 기입 특성이 악화하는 문제가 발생한다.
또한, 소스 영역과 채널 형성 영역과의 경계 부분, 및 소스 영역과 소자 분리 절연막과의 경계 부분에서 전계 강도가 높아진다. 그 결과, 접합 누설 전류가 증가하고, 나아가서는 DRAM의 디바이스 특성(예를 들면 리프레시 특성)이 악화하는 문제가 발생한다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 기입 특성이나 리프레시 특성을 열화시키지 않고, 게이트 절연막의 형성에 기인하여 채널 도핑 영역의 불순물 농도가 저하하는 것을 억제할 수 있는, 반도체 장치의 제조 방법을 얻는 것을 목적으로 하는 것이다.
제1 발명에 따라, 반도체 장치의 제조 방법은, (a) 평면에서 보아 제1 방향을 따라서 이 순으로 연결되는 제1∼제3 부분을 갖고 평면에서 보아 제1 방향에 수직인 제2 방향에 관한 제2 부분의 치수가 제2 방향에 관한 제1 및 제3 부분의 각 치수보다도 작은 대략 H자형의 제1 마스크재와, 제1 방향을 따라서 이 순으로 연결되는 제4∼제6 부분을 갖고 제2 방향에 관한 제5 부분의 치수가 제2 방향에 관한 제4 및 제6 부분의 각 치수보다도 작은 대략 H자형의 제2 마스크재를, 제1 및 제4 부분, 제2 및 제5 부분, 및 제3 및 제6 부분의 각각이 상호 이격하면서 제2 방향을 따라서 배열되도록, 반도체 기판의 주면 위에 형성하는 공정과, (b) 제1 및 제2 마스크재를 에칭 마스크로서 이용하여 반도체 기판을 에칭함으로써, 제1∼제3 부분의 아래쪽의 반도체 기판에 의해서 각각 규정되는 제1∼제3 측면과, 제4∼제6 부분의 아래쪽의 반도체 기판에 의해서 각각 규정되는 제4∼제6 측면을 갖는 오목부를 주면 내에 형성하는 공정과, (c) 제1 및 제2 마스크재가 주면 위에 형성되어 있는 상태에서, 제2 방향의 경사 위쪽에서 불순물을 이온 주입함으로써, 제1∼제6 측면 중 제2 및 제5 측면 내에만 제1 도전형의 제1 채널 도핑 영역을 각각 형성하는 공정과, (d) 공정 (c)보다도 나중에 실행되고, 오목부내를 충전하여 소자 분리 절연막을 형성함으로써, 공정 (a)에서 제1 및 제2 마스크재가 형성된 부분의 반도체 기판을 각각 제1 및 제2 소자 형성 영역으로서 규정하는 공정과, (e) 제1 및 제2 소자 형성 영역 내에서의 주면 내에 제1 도전형의 제2 채널 도핑 영역을 각각 형성하는 공정과, (f) 공정 (c)보다도 나중에 실행되어 제1 및 제2 마스크재를 제거하는 공정과, (g) 공정 (f)보다도 나중에 실행되어 제1 및 제2 소자 형성 영역 내에서의 주면 위에 절연막을 각각 형성하는 공정과, (h) 공정 (g)에 의해서 얻어지는 구조 위에 도전막을 형성하는 공정과, (i) 도전막을 패터닝함으로써, 제2 방향을 따라서 연장하는 게이트 전극을 공정 (a)에서 제2 및 제5 부분이 형성된 각 부분의 주면의 위쪽에 각각 형성하는 공정과, (j) 공정 (a)에서 제1 및 제4 부분이 형성된 각 부분의 주면 내에, 제1 도전형과는 다른 제2 도전형의 제1 소스 ·드레인 영역을 각각 형성하는 공정과, (k) 공정 (a)에서 제3 및 제6 부분이 형성된 각 부분의 주면 내에 제2 도전형의 제2 소스 ·드레인 영역을 각각 형성하는 공정을 포함한다.
제2 발명에 따라, 반도체 장치의 제조 방법은, (a) 평면에서 보아 제1 방향을 따라서 이 순으로 연결되는 제1∼제3 부분을 갖는 제1 마스크재와, 제1 방향을 따라서 이 순으로 연결되는 제4∼제6 부분을 갖는 제2 마스크재와, 제1 방향을 따라서 이 순으로 연결되는 제7∼제9 부분을 갖는 제3 마스크재를, 제3, 제4, 및 제9 부분이 상호 이격하면서 평면에서 보아 제1 방향에 수직인 제2 방향을 따라서 이 순으로 배열되고, 제2 및 제8 부분이 상호 이격하면서 제2 방향을 따라서 배열되고, 또한 제2 및 제5 부분이 제2 방향을 따라서 배열되지 않도록, 반도체 기판의 주면 위에 형성하는 공정과, (b) 제1∼제3 마스크재를 에칭 마스크로서 이용하여 반도체 기판을 에칭함으로써, 제1∼제3 부분의 아래쪽의 반도체 기판에 의해서 각각 규정되는 제1∼제3 측면과, 제4∼제6 부분의 아래쪽의 반도체 기판에 의해서 각각 규정되는 제4∼제6 측면과, 제7∼제9 부분의 아래쪽의 반도체 기판에 의해서 각각 규정되는 제7∼제9 측면을 갖는 오목부를 주면 내에 형성하는 공정과, (c) 제1∼제3 마스크재가 주면 위에 형성되어 있는 상태에서, 제2 방향의 경사 위쪽에서 불순물을 이온 주입함으로써, 제2 및 제3 측면 중 제2 측면 내에만, 제4 및 제5 측면 중 제5 측면 내에만, 및 제8 및 제9 측면 중 제8 측면 내에만 제1 도전형의 제1 채널 도핑 영역을 각각 형성하는 공정과, (d) 공정 (c)보다도 나중에 실행되어, 오목부 내를 충전하여 소자 분리 절연막을 형성함으로써, 공정 (a)에서 제1∼제3 마스크재가 형성된 부분의 반도체 기판을 각각 제1∼제3 소자 형성 영역으로서 규정하는 공정과, (e) 제1∼제3 소자 형성 영역 내에서의 주면 내에 제1 도전형의 제2 채널 도핑 영역을 각각 형성하는 공정과, (f) 공정 (c)보다도 나중에 실행되어 제1∼제3 마스크재를 제거하는 공정과, (g) 공정 (f)보다도 나중에 실행되어 제1∼제3 소자 형성 영역 내에서의 주면 위에 절연막을 각각 형성하는 공정과, (h) 공정 (g)에 의해서 얻어지는 구조 위에 도전막을 형성하는 공정과, (i) 도전막을 패터닝함으로써, 제2 방향을 따라서 연장하는 게이트 전극을 공정 (a)에서 제2, 제5, 및 제8 부분이 형성된 각 부분의 주면의 위쪽에 각각 형성하는 공정과, (j) 공정 (a)에서 제1, 제6, 및 제7 부분이 형성된 각 부분의 주면 내에 제1 도전형과는 다른 제2 도전형의 제1 소스 ·드레인 영역을 각각 형성하는 공정과, (k) 공정 (a)에서 제3, 제4, 및 제9 부분이 형성된 각 부분의 주면 내에 제2 도전형의 제2 소스 ·드레인 영역을 각각 형성하는 공정을 포함한다.
제3 발명에 따라, 반도체 장치의 제조 방법은, (a) 반도체 기판의 주면 위에 절연막을 형성하는 공정과, (b) 절연막 상에 도전막을 형성하는 공정과, (c) 도전막 및 절연막을 통해서 주면 내에 불순물을 이온 주입함으로써, 채널 도핑 영역을 형성하는 공정과, (d) 도전막을 패터닝함으로써, 게이트 전극을 형성하는 공정과, (e) 게이트 전극으로부터 노출되어 있는 부분의 주면 내에 불순물을 도입함으로써, 소스 ·드레인 영역을 형성하는 공정을 구비한다.
<제1 실시예>
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 도시하는 상면도이다. 소자 분리 절연막(4)에 의해서, 대략 H자형의 상면 구조를 갖는 소자 형성 영역 AR1, AR2가 규정되어 있다. 소자 형성 영역 AR1, AR2는 상호 이격하면서 Y 방향을 따라서 배열되어 있다.
소자 형성 영역 AR1 내에는, 소스 영역(1S), 드레인 영역(1D), 채널 도핑 영역(1C), 및 게이트 구조(3)를 갖는 제1 트랜지스터가 형성되어 있다. 마찬가지로, 소자 형성 영역 AR2 내에는, 소스 영역(2S), 드레인 영역(2D), 채널 도핑 영역(2C), 및 게이트 구조(3)를 갖는 제2 트랜지스터가 형성되어 있다. 도 1에 도시한 예에서는, 제1 트랜지스터가 갖는 게이트 구조(3)와 제2 트랜지스터가 갖는 게이트 구조(3)는 상호 연결되어 있다. 제1 및 제2 트랜지스터는, 예를 들면 DRAM의 메모리 셀 트랜지스터, 주변 회로를 구성하는 트랜지스터, 로직 회로를 구성하는 트랜지스터 등이다. 이하에서는, 제1 및 제2 트랜지스터가 모두 n채널 MOSFET 인 경우를 예로 들어 설명한다.
소스 영역(1S), 채널 도핑 영역(1C), 및 드레인 영역(1D)은 X 방향을 따라서 이 순으로 배열되어 있다. 마찬가지로, 소스 영역(2S), 채널 도핑 영역(2C), 및 드레인 영역(2D)은 X 방향을 따라서 이 순으로 배열되어 있다. 소스 영역(1S) 및 소스 영역(2S), 채널 도핑 영역(1C) 및 채널 도핑 영역(2C), 및 드레인 영역(1D) 및 드레인 영역(2D)의 각각은 상호 이격되어 Y 방향을 따라서 배열되어 있다. 채널 도핑 영역(1C)과 채널 도핑 영역(2C)과의 간격 W1은, 소스 영역(1S)과 소스 영역(2S)과의 간격 W2, 및 드레인 영역(1D)과 드레인 영역(2D)과의 간격 W2보다도 넓다.
도 2는 도 1에 도시한 반도체 장치의 단면 구조를 도시하는 단면도이다. 도 2a, 2b, 2c는 각각 도 1에 도시한 라인 IIA-IIA, IIB-IIB, IIC-IIC에 따른 위치에 관한 단면 구조를 도시하고 있다.
도 3, 도 5∼도 11은 제1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다. 각 도의 상세도, 즉 도 3a-3c, 도 5a-5c∼도 11a-11c는 각각 도 2의 상세도, 즉 도 2a-2c에 각각 대응하고 있다.
도 3을 참조하여, 먼저, 실리콘 산화막 및 실리콘 질화막을 n형의 실리콘 기판(10)의 상면 위에 이 순으로 전면적으로 형성한다. 단, 실리콘 산화막 대신에 실리콘산 질화막을 형성해도 된다. 또한, 실리콘 질화막 대신에 폴리실리콘막, 또는 실리콘 질화막과 폴리실리콘막과의 적층막을 형성해도 된다. 다음으로, 이들 막을 패터닝함으로써 실리콘 산화막(20) 및 실리콘 질화막(21)을 형성한다. 다음으로, 실리콘 질화막(21)을 에칭 마스크로서 이용하여 이방성 드라이 에칭법에 의해서 실리콘 기판(10)을 소정의 막 두께만큼 에칭한다. 이에 의해, 실리콘 기판(10)의 상면 내에 오목부(22)가 형성된다. 다음으로, 산화로 또는 매엽식(싱글 웨이퍼식)의 램프 산화 장치를 이용하여 900∼1150℃ 정도의 열 산화법에 의해서, 수㎚∼수십㎚ 정도의 막 두께를 갖는 실리콘 산화막(13)을 오목부(22)의 측면 및 저면 상에 형성한다. 이에 의해, 오목부(22)를 형성하기 위한 에칭의 손상에 의해서 실리콘 기판(10) 내에 발생한 결정 결함이 회복된다.
도 4는 도 1에 대응하여 실리콘 질화막(21)의 형성 패턴을 도시하는 상면도이다. 소자 형성 영역 AR1에 대응하는 실리콘 질화막(21)(도 4에서 부호 21a)은 X 방향을 따라서 이 순으로 연결되는 제1 부분(211), 제2 부분(212), 및 제3 부분(213)을 갖고 있다. 실리콘 질화막(21a)은, 대략 H자형의 상면 구조를 갖고 있고, Y 방향에 관한 제2 부분(212)의 치수는 Y 방향에 관한 제1 부분(211) 및 제3 부분(213)의 각 치수보다 작다. 마찬가지로, 소자 형성 영역 AR2에 대응하는 실리콘 질화막(21)(도 4에서 부호 21b)은 X 방향을 따라서 이 순으로 연결되는 제4 부분(214), 제5 부분(215), 및 제6 부분(216)을 갖고 있다. 실리콘 질화막(21b)은 대략 H자형의 상면 구조를 갖고 있고, Y 방향에 관한 제5 부분(215)의 치수는 Y 방향에 관한 제4 부분(214) 및 제6 부분(216)의 각 치수보다 작다. 제1 부분(211 ) 및 제4 부분(214), 제2 부분(212) 및 제5 부분(215), 및 제3 부분(213 ) 및 제6 부분(216)의 각각은 상호 이격하면서 Y 방향을 따라서 배열되어 있다. 또한, 오목부(22)는 제1∼제6 부분(211∼216)의 아래쪽의 실리콘 기판(10)에 의해서 각각 규정되는 제1∼제6 측면(10A1∼10A6)을 갖고 있다.
도 3에 이어서, 도 5를 참조하여, 실리콘 산화막(20) 및 실리콘 질화막(21)이 형성되어 있는 상태에서, B, BF2, 또는 In 등의 p형 불순물(231, 232)을 1E11/㎠∼1E14/㎠ 정도의 농도로 Y 방향의 경사 위쪽에서 이온 주입한다. 이 이온 주입은, 도 1에서 화살표 Y1, Y2로 나타내는 바와 같이, +Y 및 -Y의 양방향에서 순서대로 행해진다.
또한, 이온 주입의 주입 각도 α(즉 불순물(231, 232)의 주입 방향과 실리콘 기판(10)의 상면의 법선 방향이 이루는 각도)로서는, 도 4에 도시한 제1 부분(211)과 제4 부분(214)과의 간격 및 제3 부분(213)과 제6 부분(216)과의 간격을 W2, 제2 부분(212)과 제5 부분(215)과의 간격을 W1, 실리콘 산화막(20) 및 실리콘 질화막(21)의 합계 막 두께를 T라고 정의했을 때, tan-1(W2/T)<α≤tan-1(W1/T)의 관계가 성립하는 범위의 주입 각도를 채용한다.
주입 각도 α를 이 범위 내에 규정하면, 도 4에 도시한 제2 측면(10A2) 및 제5 측면(10A5) 내에는 실리콘 산화막(13)을 통해서 불순물(231, 232)이 이온 주입된다. 그 결과, 도 5a에 도시한 바와 같이, 소자 형성 영역 AR1, AR2 내에서의 실리콘 기판(10)의 상면 내에 p형의 채널 도핑 영역(51, 52)이 각각 형성된다. 한편, 실리콘 산화막(20) 및 실리콘 질화막(21)의 쉐도잉 효과에 의해서, 도 4에 도시한 제1 측면(10A1), 제3 측면(10A3), 제4 측면(10A4), 및 제6 측면(10A6 ) 내에는 불순물(231, 232)이 이온 주입되지 않는다. 그 결과, 도 5b에 도시한 바와 같이, 채널 도핑 영역(51, 52)은 형성되지 않는다.
도 6을 참조하여, 다음으로, 도포법 또는 고밀도 플라즈마를 이용한 CVD법에 의해서, 오목부(22) 내를 완전하게 충전할 수 있는 막 두께를 갖는 실리콘 산화막(24)을 전면적으로 형성한다. 실리콘 산화막(24) 내에는, F, P, 또는 B 등의 불순물이 도핑되어 있어도 된다.
도 7을 참조하여, 다음으로, CMP법에 의해서 실리콘 질화막(21)의 상면이 노출할 때까지 실리콘 산화막(24)을 연마한다.
도 8을 참조하여, 다음으로, 소자 분리 절연막(4)의 상면의 높이를 조정하기 위해서, HF 등의 수용액을 이용하여, 실리콘 산화막(24)을 원하는 막 두께만큼 제거한다. 다음으로, 열 인산 용액을 이용하여 실리콘 질화막(21)을 제거한다.
도 9를 참조하여, 다음으로, CMOS 트랜지스터를 형성하기 위해서, B 등의 불순물을 실리콘 산화막(20)을 통해서 실리콘 기판(10) 내에 이온 주입함으로써 p형의 웰 영역(11)을 형성한다. 도 9의 부호 11은 웰 영역 내에서 불순물의 농도가 피크로 되는 개소를 나타내고 있다. 다음으로, 분리 내압을 향상시키기 위하여 B, BF2, 또는 In 등의 불순물을 실리콘 산화막(20)을 통해서 실리콘 기판(10) 내에 이온 주입함으로써 p형의 채널 컷트 영역(12)을 형성한다. 다음으로, 트랜지스터의 임계값 전압을 조정하기 위해서, B, BF2, 또는 In 등의 불순물을 1E11/㎠∼1E14/㎠ 정도의 농도로 실리콘 산화막(20)을 통해서 실리콘 기판(10) 내에 이온 주입한다. 이에 의해, p형의 채널 도핑 영역(1C, 2C)이 실리콘 기판(10)의 상면 내에 형성된다. 그 후, 램프 어닐링법에 의해서 800∼1100℃ 정도의 열 처리를 행함으로써 실리콘 기판(10) 내에 이온 주입한 상기 각 불순물을 활성화시킨다.
도 10을 참조하여, 다음으로, HF 등의 수용액을 이용하여 실리콘 산화막(20)을 제거한다. 이에 의해, 소자 형성 영역 AR1, AR2 내에서의 실리콘 기판(10)의 상면이 노출된다. 또한, 실리콘 산화막(24)의 일부가 제거되어 실리콘 산화막(14)이 되어, 실리콘 산화막(13, 14)을 갖는 트렌치형의 소자 분리 절연막(4)이 형성된다. 다음으로, 700∼850℃ 정도의 산화로 또는 900∼1100℃ 정도의 램프 산화 장치를 이용하여 게이트 절연막으로서 기능하는 실리콘 산화막(151, 152)을 소자 형성 영역 AR1, AR2 내에서의 실리콘 기판(10)의 상면 위에 형성한다. 단, 실리콘 산화막(151, 152) 대신에 실리콘산 질화막, 또는 실리콘 산화막과 실리콘산 질화막과의 적층막을 형성해도 된다. 다음으로, CVD법 등에 의해서 실리콘 산화막(151, 152) 및 소자 분리 절연막(4) 상에 도전막(16)을 형성한다. 도전막(16)은 폴리실리콘막, 금속막(W, Ti, Al, Cu 등), 금속 실리사이드막, 금속 질화막, 또는 이들의 적층막이다. 다음으로, CVD법 등에 의해서 도전막(16) 상에 실리콘 질화막(17)을 형성한다. 단, 실리콘 질화막(17) 대신에 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막과의 적층막을 형성해도 된다.
도 11을 참조하여, 다음으로, 사진 제판법 및 이방성 드라이 에칭법에 의해서 실리콘 질화막(17)을 패터닝한다. 다음으로, 실리콘 질화막(17)을 에칭 마스크로서 이용하여 이방성 드라이 에칭법에 의해서 도전막(16)을 에칭한다. 에칭되지 않고서 남은 부분의 도전막(16)은 게이트 전극으로서 기능한다. 다음으로, 램프 산화법 또는 통상의 열 산화법에 의해서 O2, NO, N2O, NH3, 및 H2 등의 혼합 가스 분위기 속에서 도전막(16)을 산화 또는 질화함으로써 절연막(18)을 형성한다.
다음으로, 실리콘 질화막(17)을 주입 마스크로서 이용하여, P, As, 또는 Sb 등의 불순물을 이온 주입함으로써, n형의 소스 영역(1S, 2S) 및 n형의 드레인 영역(1D, 2D)을 실리콘 기판(10)의 상면 내에 형성한다. 이상의 공정에 의해 도 2에 도시한 구조가 얻어진다.
이와 같이 제1 실시예에 따른 반도체 장치의 제조 방법에 따르면, 도 5에 도시한 공정에서 채널 도핑 영역(51, 52)이 형성되고, 도 9에 도시한 공정에서 채널 도핑 영역(1C, 2C)이 형성된 후, 도 10에 도시한 공정에서 게이트 절연막으로서 기능하는 실리콘 산화막(151, 152)이 형성된다. 따라서, 채널 도핑 영역(51, 52, 1C, 2C) 내에 포함되어 있는 불순물의 일부가, 게이트 절연막을 형성하기 위한 열 처리에 의해서 게이트 절연막 내로 빨려들어간 경우에도, 채널 도핑 영역(51, 52)이 형성되지 않는 종래의 제법과 비교하면, 채널 도핑 영역의 불순물 농도의 저하를 억제할 수 있다. 그 결과, 제1 및 제2 트랜지스터의 임계값 전압이 저하하는 것을 억제할 수 있다.
더욱이, 도 1에 도시한 바와 같이, 채널 도핑 영역(51, 52)은 게이트 구조(3)의 아래쪽에서 소자 분리 절연막(4)과 채널 도핑 영역(1C, 2C)과의 경계 부분에 형성되기 때문에, 역내로우 효과의 발생을 효과적으로 억제할 수 있다.
또한, 도 5에 도시한 공정에서, Y 방향의 경사 위쪽에서 p형 불순물(231, 232)을 이온 주입하고, 또한 이온 주입의 주입 각도 α를 tan-1(W2/T)<α≤tan-1(W1/T)의 범위 내로 규정했기 때문에, 채널 도핑 영역(51, 52)은 도 4에 도시한 제1∼제6 측면(10A1∼10A6) 중, 제2 측면(10A2) 및 제5 측면(10A5 ) 내에서만 자기 정합적으로 형성된다. 따라서, p형의 채널 도핑 영역(51, 52)의 형성에 기인하여 n형의 소스 영역(1S, 2S) 및 드레인 영역(1D, 2D)의 불순물 농도가 저하하는 것을 적절하게 회피할 수 있다.
<제2 실시예>
제2 실시예에서는 상기 제1 실시예에 따른 발명을 DRAM의 메모리 셀에 적용하는 예에 대하여 설명한다.
도 12는 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 도시하는 상면도이다. 또한, 도 13은 도 12에 도시한 라인 XIII-XIII에 따른 위치에 관한 단면 구조를 도시하는 단면도이다. 도 12를 참조하여, 소자 분리 절연막(4)에 의해서 복수의 소자 형성 영역 AR(도 12에서 부호 AR11, AR12, AR21, AR31 , AR32)이 규정되어 있다. 메모리 셀 어레이의 동일한 열에 속하는 소자 형성 영역 AR11과 소자 형성 영역 AR31, 및 동일한 열에 속하는 소자 형성 영역 AR12와 소자 형성 영역 AR32 는 각각 상호 이격하면서 Y 방향을 따라서 배열되어 있다. 동일한 행에 속하는 소자 형성 영역 AR11과 소자 형성 영역 AR12, 및 동일한 행에 속하는 소자 형성 영역 AR31 과 소자 형성 영역 AR32는 각각 상호 이격하면서 X 방향을 따라서 배열되어 있다. 소자 형성 영역 AR21은 소자 형성 영역 AR11에 대하여, X 방향에 관한 소자 형성 영역 AR의 형성 피치의 반만큼 어긋나서 형성되어 있다. 즉, 소위 하프 피치 셀이 구성되어 있다.
도 12, 도 13를 참조하여, 1개의 소자 형성 영역 AR 내에는, 드레인 영역(56D)을 공유하여 2개의 메모리 셀 트랜지스터가 형성되어 있다. 드레인 영역(56D) 상에는 비트선(48)에 접속된 컨택트 플러그(32)가 형성되어 있다. 각 소스 영역(5S, 6S) 상에는, 캐패시터 하부 전극으로서 기능하는 폴리실리콘막(52, 53)에 접속된 컨택트 플러그(30, 31)가 각각 형성되어 있다. 하프 피치 셀이 구성되어 있기 때문에, 다른 행에 속하는 소자 형성 영역 AR 내에 형성된 소스 영역(5S, 6S) 끼리는 간격 W2를 두고 상호 이격하면서 Y 방향을 따라서 배열되어 있다. 또한, 다른 행에 속하는 소자 형성 영역 AR 내에 형성된 드레인 영역(56D) 끼리 및 채널 도핑 영역(38, 44)끼리는 간격 W2보다 넓은 간격 W1를 두고 상호 이격하면서 Y 방향을 따라서 배열되어 있다.
각 소자 형성 영역 AR 내에는 상기 제1 실시예의 채널 도핑 영역(51, 52)에 상당하는 채널 도핑 영역(5)이 형성되어 있다. 도 5에 도시한 공정과 마찬가지로, 채널 도핑 영역(5)은, 이온 주입의 주입 각도 α를 tan-1(W2/T)<α≤tan-1(W1/T)의 범위 내에 규정하면서, Y 방향의 경사 위쪽에서 p형 불순물(231, 232)을 이온 주입함으로써 형성된다. 따라서, 채널 도핑 영역(5)은 채널 도핑 영역(38, 44) 내와 드레인 영역(56D) 내에는 형성되지만, 소스 영역(5S, 6S) 내에는 형성되지 않는다. 제2 실시예에 있어서, 일례로서, 간격 W1은 370㎚ 정도이고, 간격 W2는 110㎚ 정도이고, 막 두께 T는 120㎚ 정도이다.
도 15∼19는 제2 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다. 먼저, 상기 제1 실시예와 마찬가지의 공정을 거쳐 도 15에 도시하는 메모리 셀 트랜지스터를 형성한다.
도 14는 도 12의 일부에 대응하여 소자 분리 절연막(4)을 형성할 때의 실리콘 질화막(21)의 형성 패턴을 도시하는 상면도이다. 소자 형성 영역 AR11에 대응하는 실리콘 질화막(21)(도 14에서 부호 21a)은 X 방향을 따라서 이 순으로 연결되는 제1 부분(211), 제2 부분(212), 및 제3 부분(213)을 갖고 있다. 마찬가지로, 소자 형성 영역 AR21에 대응하는 실리콘 질화막(21)(도 14에서 부호21b)은 X 방향을 따라서 이 순으로 연결되는 제4 부분(214), 제5 부분(215), 및 제6 부분(216)을 갖고 있다. 마찬가지로, 소자 형성 영역 AR31에 대응하는 실리콘 질화막(21)(도 14에서 부호 21c)은 X 방향을 따라서 이 순으로 연결되는 제7 부분(217), 제8 부분(218), 및 제9 부분(219)을 갖고 있다.
제3 부분(213), 제4 부분(214), 및 제9 부분(219)은 소스 영역(5S, 6S)에 대응한다. 제2 부분(212), 제5 부분(215), 및 제8 부분(218)은 채널 도핑 영역(38, 44)에 대응한다. 제1 부분(211), 제6 부분(216), 및 제7 부분(217)은 드레인 영역(56D)에 대응한다.
제3 부분(213), 제4 부분(214), 및 제9 부분(219)은 상호 이격하면서 Y 방향을 따라서 이 순으로 배열되어 있다. 제2 부분(212) 및 제8 부분(218)은 상호 이격하면서 Y 방향을 따라서 배열되어 있다. 제1 부분(211) 및 제7 부분(217)은 상호 이격하면서 Y 방향을 따라서 배열되어 있다. 제2 부분(212) 및 제5 부분(215)은 Y 방향을 따라서 배열되어 있지 않고, 마찬가지로, 제1 부분(211) 및 제6 부분(216)도 Y 방향을 따라서 배열되어 있지 않다. 또한, 오목부(22)는 제1∼제9 부분(211∼219)의 아래쪽의 실리콘 기판(10)에 의해서 각각 규정되는 제1∼제9 측면(10A1∼10A9)을 갖고 있다.
도 5에 도시한 공정과 마찬가지로, 실리콘 산화막(20) 및 실리콘 질화막(21)이 형성되어 있는 상태에서, 이온 주입의 주입 각도 α를 tan-1(W2/T)<α≤tan-1(W1/T)의 범위 내에 규정하면서, Y 방향의 경사 위쪽에서 p형 불순물(231, 232)을 이온 주입함으로써 채널 도핑 영역(5)이 형성된다. 그 결과, 채널 도핑 영역(5)은 제2 측면(10A2) 및 제3 측면(10A3) 중 제2 측면(10A2) 내에만, 제4 측면(10A 4) 및 제5 측면(10A5) 중 제5 측면(10A5) 내에만, 및 제8 측면(10A8) 및 제9 측면(10A 9) 중 제8 측면(10A8) 내에만 형성된다.
도 15를 참조하여, 도 2와 마찬가지의 트랜지스터 구조를 얻은 후, CVD법에 의해서 실리콘 질화막을 전면적으로 형성한다. 다음으로, 이방성 드라이 에칭법에 의해서 실리콘 질화막을 에치백함으로써 측벽(37, 43)을 형성한다. 이에 의해, 실리콘 산화막(33, 39), 도전막(34, 40), 실리콘 질화막(35, 41), 절연막(36, 42), 및 측벽(37, 43)을 갖는 게이트 구조(35, 36)가 얻어진다.
도 16을 참조하여, 다음으로, 도포법 또는 CVD법에 의해서, B 또는 P 등의 불순물이 도핑된 실리콘 산화막(44)을 게이트 구조(35, 36)를 피복하여 전면적으로 형성한다. 다음으로, O2, N2, 또는 H2의 분위기 속에서 어닐링을 행한다. 다음으로, 사진 제판법 및 이방성 드라이 에칭법에 의해서 소스 영역(5S, 6S) 및 드레인 영역(56D)에 각각 연결되는 컨택트홀을 실리콘 산화막(44) 내에 형성한다. 다음으로, 이들 컨택트홀 내를, P, As, 또는 Sb 등의 불순물이 도핑된 폴리실리콘막에 의해서 충전함으로써, 각각 소스 영역(5S, 6S) 및 드레인 영역(56D)에 접속된 컨택트 플러그(30∼32)를 형성한다.
도 17을 참조하여, 다음으로, CVD법에 의해서 실리콘 산화막(45)을 전면적으로 형성한다. 다음으로, 사진 제판법 및 이방성 드라이 에칭법에 의해서 컨택트 플러그(32)에 연결되는 컨택트홀을 실리콘 산화막(45) 내에 형성한다. 다음으로, 이 컨택트홀 내를 TiN, TaN, WN, TiSi2, 또는 CoSi2 등의 배리어 메탈막(46), 및 W, Ti, Cu, 또는 Al 등의 금속막(47)에 의해서 충전함으로써 컨택트 플러그(32)에 접속된 비트선(48)을 형성한다.
도 18을 참조하여, 다음으로, CVD법에 의해서 실리콘 산화막(49)을 전면적으로 형성한다. 다음으로, 사진 제판법 및 이방성 드라이 에칭법에 의해서 컨택트 플러그(30, 31)에 각각 연결되는 컨택트홀을 실리콘 산화막(45, 49) 내에 형성한다. 다음으로, 이들 컨택트홀 내를 P, As, 또는 Sb 등의 불순물이 도핑된 폴리실리콘막으로 충전함으로써, 컨택트 플러그(30, 31)에 각각 접속된 컨택트 플러그(50, 51)를 형성한다. 나중에 형성되는 캐패시터 하부 전극의 재질에 따라서는 컨택트 플러그(50, 51)의 재질은 Ti, W, TiN, WN, 또는 TaN 등이어도 된다.
도 19를 참조하여, 다음으로, CVD법에 의해서 실리콘 산화막(56)을 전면적으로 형성한다. 다음으로, 사진 제판법 및 이방성 드라이 에칭법에 의해서 컨택트 플러그(50, 51)에 각각 연결되는 오목부를 실리콘 산화막(56) 내에 형성한다. 다음으로, CVD법에 의해서, P, As, 또는 Sb 등의 불순물이 도핑된 폴리실리콘막을 전면적으로 형성한다. 다음으로, CMP법에 의해서 실리콘 산화막(56)의 상면이 노출할 때까지 그 폴리실리콘막을 연마한다. 이에 의해, 컨택트 플러그(50, 51)에 각각 접속된 폴리실리콘막(52, 53)이 형성된다. 폴리실리콘막(52, 53)은 캐패시터 하부 전극으로서 기능한다. 단, 폴리실리콘막(52, 53) 대신에 Ti, W, TiN, WN, Pt, Ru 등의 금속막을 형성해도 된다.
다음으로, HF를 이용한 에칭법에 의해서 실리콘 산화막(56)을 제거한다. 단, 프로세스 중의 기계적인 스트레스에 의해서 폴리실리콘막(52, 53)이 도괴하는 것을 피하기 위해, 실리콘 산화막(56)의 바닥부는 제거하지 않고 남겨도 된다. 다음으로, SiO2, Si3N4, Ta2O5, Al2O3 , 또는 HfO 등의 절연막(54)을 전면적으로 형성한다. 절연막(54)은 캐패시터 유전체막으로서 기능한다. 다음으로, 폴리실리콘, Ti, W, TiN, WN, Pt, 또는 Ru 등의 도전막(55)을 전면적으로 형성한다. 도전막(55)은 캐패시터 상부 전극으로서 기능한다. 이상의 공정에 의해 도 13에 도시한 구조가 얻어진다.
이와 같이 제2 실시예에 따른 반도체 장치의 제조 방법에 따르면, 상기 제1 실시예와 마찬가지의 이유에 의해 메모리 셀 트랜지스터의 임계값 전압의 저하 및 역내로우 효과의 발생을 억제할 수 있다.
또한, 채널 도핑 영역(5)은 소스 영역(5S, 6S) 내에는 형성되지 않기 때문에, p형의 채널 도핑 영역(5)의 형성에 기인하여 n형의 소스 영역(5S, 6S)의 불순물 농도가 저하하지는 않는다. 따라서, 소스 영역(5S, 6S)과 컨택트 플러그(30, 31)와의 접촉 저항은 상승하지 않기 때문에 데이터의 기입 특성이 악화되는 것을 피할 수 있다. 또한, 소스 영역(5S, 6S)의 전계 강도는 높아지지 않기 때문에 리프레시 특성이 악화되는 것을 피할 수 있다.
<제3 실시예>
도 20, 21은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다. 먼저, 상기 제1 실시예와 마찬가지의 공정을 거쳐 도 8에 도시한 구조를 얻는다. 다음으로, HF 등의 수용액을 이용하여, 실리콘 산화막(20)을 제거한다. 도 20을 참조하여, 다음으로, 게이트 절연막으로서 기능하는 실리콘 산화막(151, 152)을 소자 형성 영역 AR1, AR2 내에서의 실리콘 기판(10)의 상면 위에 형성한다. 다음으로, CVD법 등에 의해서, 실리콘 산화막(151, 152) 및 소자 분리 절연막(4) 상에 도전막(16)을 형성한다. 다음으로, CVD법 등에 의해서, 도전막(16) 상에 실리콘 질화막(17)을 형성한다.
도 21을 참조하여, 다음으로, B 등의 불순물을 실리콘 질화막(17), 도전막(16), 및 실리콘 산화막(151, 152)을 통해서 실리콘 기판(10) 내에 이온 주입한다. 이에 의해, p형의 웰 영역(11)이 형성된다. 다음으로, B, BF2, 또는 In 등의 불순물을 실리콘 질화막(17), 도전막(16), 및 실리콘 산화막(151, 152)을 통해서 실리콘 기판(10) 내에 이온 주입한다. 이에 의해, p형의 채널 컷트 영역(12)이 형성된다. 다음으로, B, BF2, 또는 In 등의 불순물을 실리콘 질화막(17), 도전막(16), 및 실리콘 산화막(151, 152)을 통해서 실리콘 기판(10) 내에 이온 주입한다. 이에 의해, p형의 채널 도핑 영역(1C, 2C)이 형성된다. 그 후, 열 처리를 행함으로써 실리콘 기판(10) 내에 이온 주입한 상기의 각 불순물을 활성화시킨다.
다음으로, 사진 제판법 및 이방성 드라이 에칭법에 의해서 실리콘 질화막(17)을 패터닝한다. 다음으로, 실리콘 질화막(17)을 에칭 마스크로서 이용하여 이방성 드라이 에칭법에 의해서 도전막(16)을 에칭한다. 다음으로, 램프 산화법 등에 의해서 도전막(16)을 산화함으로써 절연막(18)을 형성한다. 다음으로, 실리콘 질화막(17)을 주입 마스크로서 이용하여 P, As, 또는 Sb 등의 불순물을 이온 주입함으로써 n형의 소스 영역(1S, 2S) 및 n형의 드레인 영역(1D, 2D)을 실리콘 기판(10)의 상면 내에 형성한다. 이상의 공정에 의해 도 2에 도시한 구조가 얻어진다.
이와 같이 제3 실시예에 따른 반도체 장치의 제조 방법에 따르면, 도 20에 도시한 공정에서 게이트 절연막으로서 기능하는 실리콘 산화막(151, 152)이 형성된다. 그 후, 도 21에 도시한 공정에서 채널 도핑 영역(1C, 2C)이 형성된다. 따라서, 채널 도핑 영역(1C, 2C) 내에 포함되어 있는 불순물이 게이트 절연막을 형성하기 위한 열 처리에 의해서 게이트 절연막 내로 빨려 들어가지는 않게 된다. 그 결과, 채널 도핑 영역(1C, 2C)의 불순물 농도의 저하에 기인하는 임계값 전압의 저하 및 역내로우 효과의 발생을 피할 수 있다.
따라서, 채널 도핑 영역(1C, 2C)을 형성할 때에 원하는 값보다 고농도의 p형 불순물을 이온 주입할 필요가 없기 때문에, 데이터의 기입 특성 및 리프레시 특성의 악화를 피할 수 있다.
또, 제3 실시예에 있어서, 채널 도핑 영역(51, 52)을 형성하지 않더라도 상기의 효과는 얻어지지만, 채널 도핑 영역(51, 52)을 형성하는 것이 보다 효과적이다.
<제4 실시예>
도 22, 23은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다. 먼저, 상기 제2 실시예와 마찬가지의 공정을 거쳐 도 15에 도시한 구조를 얻는다. 도 22를 참조하여, 다음으로, CVD법 등에 의해서 실리콘 산화막(44)을 게이트 구조(35, 36)를 피복하여 전면적으로 형성한다. 다음으로, 사진 제판법 및 이방성 드라이 에칭법에 의해서, 소스 영역(5S, 6S) 및 드레인 영역(56D)에 각각 연결되는 컨택트홀(60, 62, 61)을 실리콘 산화막(44) 내에 형성한다.
도 23을 참조하여, 다음으로, 사진 제판법에 의해서 컨택트홀(60, 62)의 위쪽이 개구된 패턴을 갖는 포토레지스트(63)를 형성한다. 다음으로, 포토레지스트(63)를 주입 마스크로서 이용하여, P, As, 또는 Sb 등의 불순물을 1E12/㎠∼1E14/㎠ 정도의 농도로 이온 주입한다. 이에 의해, n형의 불순물 도입 영역(100)이 소스 영역(5S, 6S)의 상면 내에 각각 형성된다.
다음으로, 포토레지스트(63)를 제거한다. 다음으로, 컨택트홀(60∼62) 내를 P, As, 또는 Sb 등의 불순물이 도핑된 폴리실리콘막에 의해서 충전함으로써, 컨택트 플러그(30∼32)를 형성한다. 이후, 도 17에 도시한 공정 이후의 프로세스가 실행되어 반도체 장치가 완성된다.
이와 같이 제4 실시예에 따른 반도체 장치의 제조 방법에 따르면, 소스 영역(5S, 6S)의 상면 내에 불순물 도입 영역(100)을 형성함으로써, 상기 제2 실시예와 비교하여, 소스 영역(5S, 6S)의 전계 강도를 더 저하할 수 있다. 그 결과, 리프레시 특성이나 핫 캐리어 특성 등의 디바이스 특성을 더 향상할 수 있고, 나아가 디바이스의 신뢰성을 높일 수 있다. 더욱이, 불순물 도입 영역(100)은 소스 영역(5S, 6S) 내에서만 형성되기 때문에, 메모리 셀 트랜지스터의 단채널 특성이 악화하는 것을 피할 수 있다.
<제5 실시예>
도 24는 본 발명의 제5 실시예에 따른 반도체 장치의 구조를 도시하는 상면도이다. 또한 도 25는 도 24에 도시한 라인 XXV-XXV를 따른 위치에 관한 단면 구조를 도시하는 단면도이다. 도 24를 참조하여, 소자 분리 절연막(4)에 의해서 복수의 소자 형성 영역 AR(도 24에서 부호 ARa∼ARe)이 규정되어 있다. 메모리 셀 어레이의 동일한 행에 속하는 소자 형성 영역 ARa와 소자 형성 영역 ARb, 및 동일한 행에 속하는 소자 형성 영역 ARd와 소자 형성 영역 ARe는, 상호 이격하면서 X 방향을 따라서 배열되어 있다. 도 24, 25를 참조하여, 각 소자 형성 영역 AR 내에는 X 방향에 관한 소스 영역(5S, 6S)의 단부에 불순물 도입 영역(70, 73)이 형성되어 있다. 또, 상기 제2 실시예와 마찬가지로 각 소자 형성 영역 AR 내에는 채널 도핑 영역(5)이 형성되어 있어도 된다.
도 26, 27은 제5 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다. 도 26을 참조하여, 먼저, 상기 제1 실시예와 마찬가지의 방법에 의해서, 실리콘 산화막(20) 및 실리콘 질화막(21)을 형성한다. 또한, 실리콘 산화막(20) 및 실리콘 질화막(21)을 패터닝하기 위한 에칭의 오버에치에 의해서 실리콘 기판(10)의 상면 내에 오목부(22a)를 형성한다.
도 27을 참조하여, 다음으로, 실리콘 산화막(20) 및 실리콘 질화막(21)이 형성되어 있는 상태에서, P, As, 또는 Sb 등의 n형 불순물(76, 77)을 1E12/㎠∼1E14/㎠ 정도의 농도로 X 방향의 경사 위쪽에서 이온 주입한다. 이 이온 주입은 도 24에서 화살표 X1, X2로 도시한 바와 같이, +X 및 -X의 양방향에서 순서대로 행해진다.
또한, 이온 주입의 주입 각도 β(즉 불순물(76, 77)의 주입 방향과 실리콘 기판(10)의 상면의 법선 방향이 이루는 각도)로서는, X 방향으로 상호 인접하는 실리콘 질화막(21)끼리의 간격을 V, 실리콘 산화막(20) 및 실리콘 질화막(21)의 합계의 막 두께를 T, 실리콘 질화막(21)의 상면에서 오목부(22a)의 저면까지의 깊이를 U라고 정의했을 때에, tan-1(V/U)≤β≤tan-1(V/T)의 관계가 성립하는 범위의 주입 각도를 채용한다. 일례로서 간격 V는 390㎚ 정도이고, 깊이 U는 170㎚ 정도이다.
주입 각도 β를 이 범위 내에 규정하면, 오목부(22a)의 측면 중 X 방향에 수직인 부분 내에는 불순물(76, 77)이 이온 주입된다. 예를 들면, 도 14에 도시한 제3 측면(10A3)에 대응하는 오목부(22a)의 측면 중 X 방향에 수직인 부분 내에 불순물(76, 77)이 이온 주입된다. 그 결과, 도 27에 도시한 바와 같이, 소자 형성 영역 ARd, ARe 내에서의 실리콘 기판(10)의 상면 내에, n형의 불순물 도입 영역(70, 73)이 각각 형성된다. 한편, X 방향의 경사 위쪽에서의 이온 주입이기 때문에, 오목부(22a)의 측면 중 Y 방향에 수직인 부분 내에는 불순물(76, 77)은 이온 주입되지 않는다.
그 후, 오목부(22)를 형성하고, 오목부(22)의 측면 및 저면 상에 실리콘 산화막(13)을 형성한 후, 상기 제2 실시예와 마찬가지로 도 6에 도시한 공정 이후의 프로세스가 실행되어 반도체 장치가 완성된다.
이와 같이 제5 실시예에 따른 반도체 장치의 제조 방법에 의하면, 소자 형성 영역 AR 내에서의 실리콘 기판(10)의 상면 내에, 불순물 도입 영역(70, 73)이 각각 형성된다. 따라서, 오목부(22)를 형성하기 위한 에칭 등의 손상에 의해서 실리콘 기판(10) 내에 결정 결함이 발생한 경우에도, 그 결정 결함을 불순물 도입 영역(70, 73)에 의해서 피복할 수 있다. 그 결과, 결정 결함에 기인하는 누설 전류를 억제할 수 있기 때문에 리프레시 특성을 향상하는 것이 가능하게 된다.
더욱이, 불순물 도입 영역(70, 73)은 소자 분리 절연막(4)과의 계면 부근에서의 소스 영역(5S, 6S) 내에만 형성되기 때문에, 메모리 셀 트랜지스터의 단채널 특성이 악화하는 것을 피할 수 있다.
<제6 실시예>
도 28∼도 31은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다. 도 28∼도 31에서는, 실리콘 기판(10) 중, 메모리 셀 어레이가 형성되는 메모리 셀 어레이부의 구조와, 주변 회로가 형성되는 주변 회로부의 구조를 도시하고 있다. 이하, 주변 회로부에 p채널 MOSFET이 형성되는 경우를 예로 들어 설명한다.
도 28을 참조하여, 먼저, 상기 제1 실시예와 마찬가지의 방법에 의해서, 메모리 셀 어레이부 및 주변 회로부에서, 실리콘 산화막(20), 실리콘 질화막(21), 오목부(22), 및 실리콘 산화막(13)을 형성한다. 또한, 메모리 셀 어레이부에서 채널 도핑 영역(51, 52)을 형성한다. 다음으로, 사진 제판법에 의해서 주변 회로부를 피복하는 포토레지스트(80)를 형성한다. 다음으로, 포토레지스트(80)를 주입 마스크로서 이용하여 B 또는 In 등의 불순물을 실리콘 기판(10)의 상면에 대하여 수직인 방향에서 오목부(22) 및 실리콘 산화막(13)을 통해서 실리콘 기판(10) 내에 이온 주입한다. 이에 의해, 메모리 셀 어레이부에서의 오목부(22)의 저면 내에 p형의 채널 컷트 영역(81)이 형성된다.
도 29를 참조하여, 다음으로, 포토레지스트(80)를 제거한 후, 상기 제1 실시예와 마찬가지로 도 6∼도 8에 도시한 공정을 실행한다. 구체적으로는, 오목부(22) 내를 완전하게 충전할 수 있는 막 두께를 갖는 실리콘 산화막(24)을 전면적으로 형성하고, 다음으로, 실리콘 질화막(21)의 상면이 노출할 때까지 실리콘 산화막(24)을 연마하고, 다음으로, 실리콘 산화막(24)을 원하는 막 두께만큼 제거하고, 다음으로, 실리콘 질화막(21)을 제거한다.
도 30을 참조하여, 다음으로, 사진 제판법에 의해서 주변 회로부를 피복하는 포토레지스트(82)를 형성한다. 다음으로, 포토레지스트(82)를 주입 마스크로서 이용하여 p형 불순물을 이온 주입함으로써, 메모리 셀 어레이부에서의 실리콘 기판(10) 내에, p형의 채널 도핑 영역(1C, 2C) 및 p형의 웰 영역(11)을 형성한다.
도 31를 참조하여, 다음으로, 포토레지스트(82)를 제거한 후, 사진 제판법에 의해서 메모리 셀 어레이부를 피복하는 포토레지스트(83)를 형성한다. 다음으로, 포토레지스트(83)를 주입 마스크로서 이용하여 n형 불순물을 이온 주입함으로써 주변 회로부에서의 실리콘 기판(10) 내에 n형의 채널 도핑 영역(86), n형의 채널 컷트 영역(85), 및 n형의 웰 영역(84)을 형성한다.
포토레지스트(83)를 제거한 후, 상기 제2 실시예와 마찬가지로 도 10에 도시한 공정 이후의 프로세스가 실행되어 반도체 장치가 완성된다.
이와 같이 제6 실시예에 따른 반도체 장치의 제조 방법에 따르면, 메모리 셀 어레이부에서는 오목부(22)의 저면 내에만 채널 컷트 영역(81)이 형성된다. 바꾸어 말하면, n형의 소스 영역(5S, 6S)의 아래쪽에는 p형의 채널 컷트 영역(81)이 형성되지 않는다. 따라서, 상기 제2 실시예와 비교하여, 소스 영역(5S, 6S)의 전계 강도를 흔히 완화할 수 있기 때문에, 리프레시 특성을 향상하는 것이 가능하게 된다.
또한, 채널 컷트 영역(81)을 형성하기 위한 이온 주입을 행할 때에, 주변 회로부는 포토레지스트(80)에 의해서 피복되어 있다. 따라서, 주변 회로부에서의 실리콘 기판(10) 내에 불필요한 채널 컷트 영역(81)이 형성되는 것을 피할 수 있다.
<제7 실시예>
도 32∼도 35는 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다. 도 32를 참조하여, 먼저, 상기 제1 실시예와 마찬가지의 방법에 의해서, 메모리 셀 어레이부 및 주변 회로부에서, 실리콘 산화막(20), 실리콘 질화막(21), 오목부(22), 및 실리콘 산화막(13)을 형성한다. 또한, 메모리 셀 어레이부에서 채널 도핑 영역(51, 52)을 형성한다. 다음으로, B 또는 In 등의 불순물을 실리콘 기판(10)의 상면에 대하여 수직인 방향에서 오목부(22) 및 실리콘 산화막(13)을 통해서 실리콘 기판(10) 내에 이온 주입한다. 이에 의해, 메모리 셀 어레이부 및 주변 회로부에서의 오목부(22)의 저면 내에 p형의 채널 컷트 영역(81, 90)이 각각 형성된다.
도 33을 참조하여, 다음으로, 상기 제1 실시예와 마찬가지로 도 6∼도 8에 도시한 공정을 실행한다. 구체적으로는, 오목부(22) 내를 완전하게 충전할 수 있는 막 두께를 갖는 실리콘 산화막(24)을 전면적으로 형성하고, 다음으로, 실리콘 질화막(21)의 상면이 노출할 때까지 실리콘 산화막(24)을 연마하고, 다음으로, 실리콘 산화막(24)을 원하는 막 두께만큼 제거하고, 다음으로, 실리콘 질화막(21)을 제거한다.
도 34를 참조하여, 다음으로, 사진 제판법에 의해서, 주변 회로부를 피복하는 포토레지스트(91)를 형성한다. 다음으로, 포토레지스트(91)를 주입 마스크로서 이용하여 p형 불순물을 이온 주입함으로써, 메모리 셀 어레이부에서의 실리콘 기판(10) 내에 p형의 채널 도핑 영역(1C, 2C) 및 p형의 웰 영역(11)을 형성한다.
도 35를 참조하여, 다음으로, 포토레지스트(91)를 제거한 후, 사진 제판법에 의해서 메모리 셀 어레이부를 피복하는 포토레지스트(92)를 형성한다. 다음으로, 포토레지스트(92)를 주입 마스크로서 이용하여 n형 불순물을 이온 주입함으로써, 주변 회로부에서의 실리콘 기판(10) 내에, n형의 채널 도핑 영역(86), n형의 채널 컷트 영역(93), 및 n형의 웰 영역(84)을 형성한다. 채널 컷트 영역(93)을 형성하기 위한 이온 주입에서는, 불순물의 농도를 통상의 농도의 2배 정도로 설정한다. 이에 의해, p형의 채널 컷트 영역(90)이 n형의 채널 컷트 영역(93)에 의해서 상쇄된다.
포토레지스트(92)를 제거한 후, 상기 제2 실시예와 마찬가지로 도 10에 도시한 공정 이후의 프로세스가 실행되어 반도체 장치가 완성된다.
이와 같이 제7 실시예에 따른 반도체 장치의 제조 방법에 따르면, 상기 제6 실시예와 마찬가지의 이유에 의해, 소스 영역(5S, 6S)의 전계 강도를 완화할 수 있기 때문에 리프레시 특성을 향상하는 것이 가능하게 된다.
또한, 도 28에 도시한 포토레지스트(80)가 불필요해지기 때문에, 상기 제6 실시예와 비교하여 필요한 포토마스크의 매수를 삭감할 수 있다.
<제8 실시예>
도 36은 본 발명의 제8 실시예에 따른 반도체 장치의 구조를 도시하는 상면도이다. 실리콘 기판(10)은 메모리 셀 어레이부(95)와 주변 회로부(96)를 갖고 있다. 도 36에서는, 메모리 셀 어레이부(95)와 주변 회로부(96)와의 경계를 가상적으로 라인 97로 표시하고 있다. 메모리 셀 어레이부(95)에서는, 소자 분리 절연막(4)에 의해서 복수의 소자 형성 영역 AR이 규정되고 있고, 1개의 소자 형성 영역 AR 내에는 2개의 메모리 셀이 배치되어 있다. 제8 실시예에서는, 메모리 셀 어레이를 구성하는 복수의 메모리 셀 중, 메모리 셀 어레이의 적어도 최외주에 배치되어 있는 복수의 메모리 셀을 더미 셀로서 설정한다. 더미 셀로서 설정된 메모리 셀은 컨택트 플러그(30∼32)가 형성되지 않기 때문에 DRAM 셀로서 기능하지 않는다.
상기 제2 실시예에 따른 반도체 장치의 제조 방법에서는, Y 방향으로 인접하는 소자 형성 영역 AR 상에 형성된 실리콘 질화막(21)에 의한 쉐도잉 효과를 이용하여 채널 도핑 영역(5)을 형성하여야 할 개소가 결정된다. 따라서, 메모리 셀 어레이부(95) 내에서 Y 방향의 끝에 위치하는 소자 형성 영역 AR11, AR12, AR13 에서는 실리콘 질화막(21)에 의한 쉐도잉 효과를 이용할 수 없기 때문에, 원하는 개소에 채널 도핑 영역(5)을 형성할 수 없다. 그 때문에, 소자 형성 영역 AR11, AR12, AR 13 내에 형성되어 있은 메모리 셀을 더미 셀로서 설정하는 것은 필수이다.
마찬가지로, 상기 제5 실시예에 따른 반도체 장치의 제조 방법에서는, X 방향의 경사 위쪽에서의 이온 주입에 의해서 불순물 도입 영역(70, 73)이 형성된다. 따라서, 메모리 셀 어레이부(95) 내에서 X 방향의 끝에 위치하는 소자 형성 영역 AR11, AR31, AR51에 관해서는 주변 회로부(96)의 구조 등에 기인하여 불순물 도입 영역(70, 73)을 형성할 수 없는 경우가 생길 수 있다. 그 때문에, 소자 형성 영역 AR11, AR31, AR51 내에 각각 형성되어 있는 2개의 메모리 셀 중, 최외주측의 메모리 셀을 더미 셀로서 설정하는 것은 필수이다.
이와 같이 제8 실시예에 따른 반도체 장치의 제조 방법에 따르면, 메모리 셀 어레이 중 적어도 최외주에 배치되어 있는 복수의 메모리 셀을 더미 셀로서 설정한다. 이에 의해, 원하는 개소에 채널 도핑 영역(5)이나 불순물 도입 영역(70, 73)이 형성되어 있지 않은 것에 기인하여 반도체 장치의 성능이나 신뢰성이 저하하는 것을 미리 피할 수 있다.
제1∼제3 발명에 따르면 게이트 절연막의 형성에 기인하여 채널 도핑 영역의 불순물 농도가 저하하는 것을 억제할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 도시하는 상면도.
도 2는 도 1에 도시한 반도체 장치의 단면 구조를 도시하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 4는 도 1에 대응하여 실리콘 질화막의 형성 패턴을 도시하는 상면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 11은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 12는 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 도시하는 상면도.
도 13은 도 12에 도시한 라인 XIII-XIII을 따른 위치에 관한 단면 구조를 도시하는 단면도.
도 14는 도 12의 일부에 대응하여 실리콘 질화막의 형성 패턴을 도시하는 상면도.
도 15는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 16은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 17은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 18은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 19는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 20은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 21은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 22는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 23은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 24는 본 발명의 제5 실시예에 따른 반도체 장치의 구조를 도시하는 상면도.
도 25는 도 24에 도시한 라인 XXV-XXV를 따른 위치에 관한 단면 구조를 도시하는 단면도.
도 26은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 27은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 28은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 29는 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 30은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 31은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 32는 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 33은 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 34는 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 35는 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 36은 본 발명의 제8 실시예에 따른 반도체 장치의 구조를 도시하는 상면도.
<도면의 주요 부분에 대한 부호의 설명>
1S, 2S, 5S, 6S : 소스 영역
1D, 2D, 56D : 드레인 영역
1C, 2D, 5, 38, 44 : 채널 도핑 영역
3 : 게이트 구조
4 : 소자 분리 절연막
10 : 실리콘 기판
13, 151, 152, 20, 24 : 실리콘 산화막
16, 55 : 도전막
21 : 실리콘 질화막
22, 22a : 오목부
30∼32 : 컨택트 플러그
52, 53 : 폴리실리콘막
54 : 절연막
70, 73, 100 : 불순물 도입 영역
80 : 포토레지스트
81, 90, 93 : 채널 컷트 영역

Claims (3)

  1. 반도체 장치의 제조 방법에 있어서,
    (a) 평면에서 보아 제1 방향을 따라서 이 순으로 연결되는 제1 부분, 제2 부분, 및 제3 부분을 갖고 평면에서 보아 상기 제1 방향에 수직인 제2 방향에 관한 상기 제2 부분의 치수가 상기 제2 방향에 관한 상기 제1 및 제3 부분의 각 치수보다 작은 대략 H자형의 제1 마스크재와, 상기 제1 방향을 따라서 이 순으로 연결되는 제4 부분, 제5 부분, 및 제6 부분을 갖고 상기 제2 방향에 관한 상기 제5 부분의 치수가 상기 제2 방향에 관한 상기 제4 및 제6 부분의 각 치수보다 작은 대략 H자형의 제2 마스크재를, 상기 제1 및 제4 부분, 상기 제2 및 제5 부분, 및 상기 제3 및 제6 부분의 각각이 상호 이격하면서 상기 제2 방향을 따라서 배열되도록 반도체 기판의 주면 위에 형성하는 공정과,
    (b) 상기 제1 및 제2 마스크재를 에칭 마스크로서 이용하여 상기 반도체 기판을 에칭함으로써, 상기 제1∼제3 부분의 아래쪽의 상기 반도체 기판에 의해서 각각 규정되는 제1 측면, 제2 측면, 및 제3 측면과, 상기 제4∼제6 부분의 아래쪽의 상기 반도체 기판에 의해서 각각 규정되는 제4 측면, 제5 측면, 및 제6 측면을 갖는 오목부를 상기 주면 내에 형성하는 공정과,
    (c) 상기 제1 및 제2 마스크재가 상기 주면 위에 형성되어 있는 상태에서, 상기 제2 방향의 경사 위쪽으로부터 불순물을 이온 주입함으로써, 상기 제1∼제6 측면 중 상기 제2 및 제5 측면 내에서만 제1 도전형의 제1 채널 도핑 영역을 각각 형성하는 공정과,
    (d) 상기 공정 (c)보다 나중에 실행되고, 상기 오목부 내를 충전하여 소자 분리 절연막을 형성함으로써, 상기 공정 (a)에서 상기 제1 및 제2 마스크재가 형성된 부분의 상기 반도체 기판을 각각 제1 및 제2 소자 형성 영역으로서 규정하는 공정과,
    (e) 상기 제1 및 제2 소자 형성 영역 내에서의 상기 주면 내에 상기 제1 도전형의 제2 채널 도핑 영역을 각각 형성하는 공정과,
    (f) 상기 공정 (c)보다 나중에 실행되어 상기 제1 및 제2 마스크재를 제거하는 공정과,
    (g) 상기 공정 (f)보다 나중에 실행되어 상기 제1 및 제2 소자 형성 영역 내에서의 상기 주면 위에 절연막을 각각 형성하는 공정과,
    (h) 상기 공정 (g)에 의해서 얻어지는 구조 위에 도전막을 형성하는 공정과,
    (i) 상기 도전막을 패터닝함으로써, 상기 제2 방향을 따라서 연장하는 게이트 전극을, 상기 공정 (a)에서 상기 제2 및 제5 부분이 형성된 각 부분의 상기 주면의 위쪽에 각각 형성하는 공정과,
    (j) 상기 공정 (a)에서 상기 제1 및 제4 부분이 형성된 각 부분의 상기 주면 내에 상기 제1 도전형과는 다른 제2 도전형의 제1 소스 ·드레인 영역을 각각 형성하는 공정과,
    (k) 상기 공정 (a)에서 상기 제3 및 제6 부분이 형성된 각 부분의 상기 주면 내에 상기 제2 도전형의 제2 소스 ·드레인 영역을 각각 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 반도체 장치의 제조 방법에 있어서,
    (a) 평면에서 보아 제1 방향을 따라서 이 순으로 연결되는 제1 부분, 제2 부분, 및 제3 부분을 갖는 제1 마스크재와, 상기 제1 방향을 따라서 이 순으로 연결되는 제4 부분, 제5 부분, 및 제6 부분을 갖는 제2 마스크재와, 상기 제1 방향을 따라서 이 순으로 연결되는 제7 부분, 제8 부분, 및 제9 부분을 갖는 제3 마스크재를, 상기 제3, 제4, 및 제9 부분이 상호 이격하면서 평면에서 보아 상기 제1 방향에 수직인 제2 방향을 따라서 이 순으로 배열되고, 상기 제2 및 제8 부분이 상호 이격하면서 상기 제2 방향을 따라서 배열되고, 또한 상기 제2 및 제5 부분이 상기 제2 방향을 따라서 배열되지 않도록 반도체 기판의 주면 위에 형성하는 공정과,
    (b) 상기 제1∼제3 마스크재를 에칭 마스크로서 이용하여 상기 반도체 기판을 에칭함으로써, 상기 제1∼제3 부분의 아래쪽의 상기 반도체 기판에 의해서 각각 규정되는 제1 측면, 제2 측면, 및 제3 측면과, 상기 제4∼제6 부분의 아래쪽의 상기 반도체 기판에 의해서 각각 규정되는 제4 측면, 제5 측면, 및 제6 측면과, 상기 제7∼제9 부분의 아래쪽의 상기 반도체 기판에 의해서 각각 규정되는 제7 측면, 제8 측면, 및 제9 측면을 갖는 오목부를 상기 주면 내에 형성하는 공정과,
    (c) 상기 제1∼제3 마스크재가 상기 주면 위에 형성되어 있는 상태에서, 상기 제2 방향의 경사 위쪽으로부터 불순물을 이온 주입함으로써, 상기 제2 및 제3 측면 중 상기 제2 측면 내에만, 상기 제4 및 제5 측면 중 상기 제5 측면 내에만, 및 상기 제8 및 제9 측면 중 상기 제8 측면 내에만, 제1 도전형의 제1 채널 도핑 영역을 각각 형성하는 공정과,
    (d) 상기 공정 (c)보다 나중에 실행되어, 상기 오목부내를 충전하여 소자 분리 절연막을 형성함으로써, 상기 공정 (a)에서 상기 제1∼제3 마스크재가 형성된 부분의 상기 반도체 기판을 각각 제1 소자 형성 영역, 제2 소자 형성 영역, 및 제3 소자 형성 영역으로서 규정하는 공정과,
    (e) 상기 제1∼제3 소자 형성 영역 내에서의 상기 주면 내에 상기 제1 도전형의 제2 채널 도핑 영역을 각각 형성하는 공정과,
    (f) 상기 공정 (c)보다 나중에 실행되어 상기 제1∼제3 마스크재를 제거하는 공정과,
    (g) 상기 공정 (f)보다 나중에 실행되어 상기 제1∼제3 소자 형성 영역 내에서의 상기 주면 위에 절연막을 각각 형성하는 공정과,
    (h) 상기 공정 (g)에 의해서 얻어지는 구조 위에 도전막을 형성하는 공정과,
    (i) 상기 도전막을 패터닝함으로써, 상기 제2 방향을 따라서 연장하는 게이트 전극을, 상기 공정 (a)에서 상기 제2, 제5, 및 제8 부분이 형성된 각 부분의 상기 주면의 위쪽에 각각 형성하는 공정과,
    (j) 상기 공정 (a)에서 상기 제1, 제6, 및 제7 부분이 형성된 각 부분의 상기 주면 내에 상기 제1 도전형과는 다른 제2 도전형의 제1 소스 ·드레인 영역을 각각 형성하는 공정과,
    (k) 상기 공정 (a)에서 상기 제3, 제4, 및 제9 부분이 형성된 각 부분의 상기 주면 내에 상기 제2 도전형의 제2 소스 ·드레인 영역을 각각 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  3. 반도체 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면 위에 절연막을 형성하는 공정과,
    (b) 상기 절연막 위에 도전막을 형성하는 공정과,
    (c) 상기 도전막 및 상기 절연막을 통해서 상기 주면 내에 불순물을 이온 주입함으로써 채널 도핑 영역을 형성하는 공정과,
    (d) 상기 도전막을 패터닝함으로써 게이트 전극을 형성하는 공정과,
    (e) 상기 게이트 전극으로부터 노출되어 있는 부분의 상기 주면 내에 불순물을 도입함으로써 소스 ·드레인 영역을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
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