KR20070000710A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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김용수
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황선환
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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 본 발명의 반도체 소자의 제조방법은, 액티브영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계와, 상기 기판 액티브영역의 게이트 형성 영역을 리세스시키는 단계와,상기 소자분리막을 포함한 기판 전면 상에 리세스된 기판 영역들 사이의 비트라인콘택과 연결될 기판 영역을 노출시키는 이온주입 마스크를 형성하는 단계와, 상기 노출된 기판 영역 내에 카운터 도핑용 불순물로서 제1도전형의 불순물을 이온주입하는 단계와, 상기 이온주입 마스크를 제거하는 단계와, 상기 리세스된 기판 부분 상에 게이트를 형성하는 단계와, 상기 기판 결과물에 대해 제2도전형의 불순물을 이온주입하여 게이트 양측의 기판 표면 내에 비대칭의 접합영역을 형성하는 단계를 포함한다. 본 발명에 따르면, 리세스 게이트 형성공정에서 카운터도핑 공정을 게이트 형성 전에 실시함으로써 게이트가 휘어지는 현상을 방지 할 수 있고, 이에 따라, 소자 특성과 제품 수율을 향상시킬 수 있다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 반도체 기판 22 : 소자분리막
23 : 제1감광막 패턴 24 : 트렌치
25 : 제2감광막 패턴 26 : 제1불순물영역
27 : 게이트 절연막 28 : 게이트 도전막
29 : 하드마스크막 30 : 제2불순물영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 반도체 소자의 리세스 게이트 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 게이트 선폭 감소가 수반되고 있 고, 게이트 선폭이 감소됨에 따라 펀치-쓰루(Punch-through) 및 리프레쉬(Refresh) 특성 열화와 같은 소자의 전기적 특성 저하가 야기되고 있다.
이에 따라, 미세 선폭에서 소자의 전기적 특성 저하를 방지하기 위한 다양한 기술들이 연구되고 있고, 이와 관련하여, 최근에는 동일 영역에서 게이트의 유효 선폭을 늘려주기 위한 방법으로서 리세스 게이트 형성방법이 제안되었다.
상기 리세스 게이트를 갖는 트렌지스터 구조는 기판을 리세스하여 트렌치를 형성한 후, 그 트렌치 상에 게이트를 형성시킨 구조이다. 이러한 리세스 게이트 구조는 게이트의 유효 선폭을 늘려줌은 물론, 소오스와 드레인 영역간 불필요한 전기적 간섭을 차단시킨다. 그러므로, 소오스와 드레인간의 펀치-쓰루 현상이 억제된다. 또한, 리세스 게이트를 갖는 트랜지스터 구조에서는, 종래 평면 구조를 갖는 트랜지스터에서 문제시되었던 채널과 소오스/드레인간 겹치는(overlap) 현상이 방지되어, 소자의 리프레쉬 시간이 증가되는 장점이 있다.
한편, 상기 리세스 게이트 구조와는 상관 없이, 펀치-쓰루 현상을 억제하기 위한 별개의 공정으로서 카운터도핑(counter-doping) 공정이 있다. 카운터도핑(counter-doping)이란, 전극용 불순물 타입과 반대 타입의 불순물을 이온주입하는 공정으로서, 주입된 이종 불순물이 소오스와 드레인 전극을 비대칭(asymmetry) 구조로 형성시켜 펀치-쓰루 현상이 억제된다.
상기 카운터도핑(counter-doping) 공정은 평면 구조를 갖는 트렌지스터 형성공정에 적용되고 있을 뿐 아니라, 리세스 게이트 형성공정에도 적용되어 리세스 게이트의 펀치-쓰루 억제 효과를 더욱 증가시킨다.
이하에서는, 도 1a 내지 도 1e를 참조해서, 종래의 리세스 게이트 형성방법을 포함하는 반도체 소자의 제조방법을 설명하도록 한다.
도 1a를 참조하면, 소자의 액티브 영역을 한정하는 소자분리막(2)이 형성된 반도체 기판(1) 상에 리세스 게이트를 위한 감광막 패턴(3)을 형성한다.
도 1b를 참조하면, 상기 감광막 패턴(3)을 식각장벽으로 이용해서 반도체 기판(1)을 식각하여, 소망하는 깊이의 트렌치(4)를 형성한다. 그런다음, 공지의 웰(well) 형성공정에 따라, 상기 기판(1) 내부에 불순물 이온을 주입하고 열처리하여 트렌지스터 제조를 위한 웰(well)(미도시)을 형성한다.
도 1c를 참조하면, 상기의 기판 결과물 상에 게이트 절연막(5), 게이트 도전막(6) 및 하드마스크막(7)을 차례로 증착한 후, 이어서, 게이트 형성을 위한 감광막 패턴(미도시)을 형성한다. 그런 다음, 상기 감광막 패턴(미도시)을 식각장벽으로 이용해서 하드마스크막(7), 게이트 도전막(6) 및 게이트 절연막(5)을 순차로 식각하여 수 개의 게이트를 형성한다.
도 1d를 참조하면, 상기 기판 결과물 상에 감광막을 형성한 후, 비트라인 콘택 영역(드레인 영역)만 노출되도록 상기 감광막을 패터닝한다. 다음으로, 상기 감광막 패턴(8)을 이온주입 장벽으로 이용해서 제1도전형 불순물 이온을 주입하여, 상기 비트라인 콘택 영역(드레인 영역)으로만 선택적으로 제1도전형 불순물 이온을 주입시키는 카운터도핑을 실시하여 제1불순물영역(9)을 형성한다. 그런 후, 상기 감광막 패턴(8)을 제거한다.
도 1e를 참조하면, 상기 게이트를 이온주입 장벽으로 이용해서 제2도전형 불 순물 이온을 주입하여, 스토리지 전극 콘택 영역(소오스 영역) 및 비트라인 콘택 영역(드레인 영역)에 제2불순물영역(10), 곧, 비대칭의 접합영역을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
그러나, 종래 리세스 게이트 형성공정에서는 카운터도핑을 위해 형성하는 감광막 패턴이 일부 게이트의 모양을 휘어지게 한다는 문제점이 있었다. 이것은, 카운터도핑을 위해 게이트들 사이에 형성되는 감광막의 유무에 따라 게이트가 받는 응력이 달라지기 때문이다.
상기와 같은 게이트 휘어짐 현상은, 게이트 영역에 응력(stress)을 유발시킬 뿐만 아니라, 이후 랜딩플러그 형성을 위한 자기정렬콘택(Self-Alinged Contact : SAC) 공정 등에서 페일(fail)을 일으키는 등, 소자 특성과 제품 수율에 좋지 않은 영향을 끼친다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 게이트 형성시 카운터도핑 공정에서 게이트의 휘어짐 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 형성방법은, 액티브영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 기판 액티브영역의 게이트 형성 영역을 리세스시키는 단계; 상기 소자분리막 을 포함한 기판 전면 상에 리세스된 기판 영역들 사이의 비트라인콘택과 연결될 기판 영역을 노출시키는 이온주입 마스크를 형성하는 단계; 상기 노출된 기판 영역 내에 카운터 도핑용 불순물로서 제1도전형의 불순물을 이온주입하는 단계; 상기 이온주입 마스크를 제거하는 단계; 상기 리세스된 기판 부분 상에 게이트를 형성하는 단계; 및 상기 기판 결과물에 대해 제2도전형의 불순물을 이온주입하여 게이트 양측의 기판 표면 내에 비대칭의 접합영역을 형성하는 단계를 포함한다.
여기서, 상기 제1도전형의 불순물 이온주입은, 채널이 N형인 경우, P형 불순물인 11B, 49BF2, 30BF 및 49BF2+11B로 구성된 그룹으로부터 선택되는 어느 하나의 불순물로 수행한다.
이때, 상기 제1도전형의 불순물 이온주입은 5∼50KeV의 에너지 및 1E12∼1E14 원자/㎠의 도우즈로 수행한다.
또한, 상기 제1도전형의 불순물 이온주입은 0∼10°의 각도로 수행하되, 5∼10°의 각도로 수행시 반도체 기판을 2회 또는 4회 회전시키면서 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소자분리막(22)이 구비된 반도체 기판(21) 상에 리세스 게이트를 위한 제1감광막 패턴(23)을 형성한다.
도 2b를 참조하면, 상기 제1감광막 패턴(23)을 식각장벽으로 이용해서 기판(21)을 소망하는 깊이 만큼 식각하여 트렌치(24)를 형성한다. 이때, 상기 트렌치(24)는 500∼1500Å의 깊이를 갖도록 형성한다. 다음으로, 공지의 웰(well) 형성공정에 따라, 상기 기판(21) 내부에 불순물 이온을 주입하고 열처리하여 트렌지스터 형성을 위한 웰(well)(미도시)을 형성한다.
상기 리세스 게이트용 트렌치 형성공정과 불순물 웰(well) 형성공정의 순서는 바꿔줄 수 있다. 순서를 바꾼 경우 공정순서는 소자분리막 형성공정, 웰(well) 형성공정, 리세스 게이트용 트렌치 형성공정 순으로 진행된다.
도 2c를 참조하면, 상기 기판 결과물 상에 제2감광막을 형성하고, 비트라인 콘택 영역만 노출되도록 상기 제2감광막을 패터닝한다. 그런다음, 상기 제2감광막 패턴(25)을 이온주입 장벽으로 이용해서 제1도전형 불순물 이온을 주입하여, 상기 노출된 비트라인 콘택 영역(드레인 영역)으로만 제1도전형 불순물 이온을 주입시키는 카운터도핑을 실시하여 제1불순물영역(26)을 형성한다.
이때, 카운터도핑시키는 상기 불순물 이온은, 채널 불순물과 반대 타입의 불순물을 사용하는데, 채널이 N형인 경우 P형 불순물인 11B, 49BF2, 30BF 및 49BF2+11B로 구성된 그룹으로부터 선택되는 어느 하나를 사용한다. 상기와 같은 불순물로 카운터도핑을 실시할 때, 이온주입 에너지는 5∼50KeV로 하며, 이온주입 도우즈는 1E12∼1E14로 한다. 그리고, 이온주입 각도는 0∼10°로 하며, 특히, 이온주입 각도가 5∼10°인 경우에는 반도체 기판을 2회 또는 4회 회전시키며 이온주입을 수행한다. 이상과 같이 카운터도핑을 진행한 후, 상기 제2감광막 패턴(25)을 제 거한다.
종래의 리세스 게이트 형성공정에서는 게이트 형성 이후 카운터도핑을 실시하기 때문에, 카운터도핑용 감광막 패턴으로 인해 게이트가 휘어지는 현상이 발생하였다, 그러나, 본 발명에서는 게이트 형성 전에 카운터도핑 공정을 실시함으로써, 카운터도핑 공정시 게이트 모양이 변형되는 현상을 방지할 수 있다.
또한, 본 발명에서 카운터도핑 공정은 종래와 달리 웰(well) 형성공정 이후에 진행된다. 종래와 같이 카운터도핑이 웰(well) 형성공정보다 앞설 경우, 웰(well) 형성을 위한 열처리시 불순물 이온이 외방확산(out-diffusion)되어 소자의 특성 제어에 좋지 않은 영향을 주었다. 그러나, 본 발명에서는 웰(well) 형성이 완료된 후, 카운터도핑 공정이 진행되므로 종래와 같은 불순물의 불필요한 외방확산현상이 억제된다.
한편, 평면 구조를 갖는 트렌지스터에서는 게이트 형성 이전에는 스토리지 전극 콘택 영역(소오스 영역)과 비트라인 콘택 영역(드레인 영역)이 구분되지 않으므로, 게이트 형성 이전 카운터도핑 공정을 실시하는데에 어려움이 있었다. 그러나, 리세스 게이트를 갖는 트렌지스터에서는 게이트 형성 이전에도 소오스와 드레인 영역이 트렌치에 의해 구분되어지므로, 본 발명에서와 같이, 게이트 형성 이전 카운터도핑 공정이 가능하게 된다.
도 2d를 참조하면, 상기 기판 결과물 상에 산화막으로 이루어진 게이트 절연막(27)을 형성한다. 이때, 상기 게이트 절연막(27)으로 사용하는 산화막은 습식, 건식 또는 래디컬 방식으로 증착할 수 있으며, 증착시 트렌치 바닥면과 기판 표면 에 형성되는 산화막의 두께비는 1:1.5 이하가 되도록 한다.
다음으로, 상기 게이트 절연막(28) 상에 폴리실리콘막 또는 폴리실리콘막과 금속실리사이드막의 적층막으로 이루어진 게이트 도전막(28)을 형성한다. 이어서, 상기 게이트 도전막(28) 상에 하드마스크막(29)을 형성한다.
다음으로, 게이트 형성을 위한 제3감광막 패턴(미도시)을 형성한 후, 제3감광막 패턴(미도시)을 식각장벽으로 이용해서 상기 하드마스크막(29), 게이트 도전막(28) 및 게이트 절연막(27)을 순차로 식각하여 수 개의 게이트를 형성한다.
도 2e를 참조하면, 상기 게이트를 이온주입 장벽으로 이용해서 제2도전형 불순물 이온을 주입하여, 스토리지 전극 콘택 영역(소오스 영역) 및 비트라인 콘택 영역(드레인 영역)에 제2불순물영역(30)을 형성한다.
이때, 상기 제2불순물영역(30)은 카운터도핑된 불순물영역의 영향으로, 도 2e에 도시된 바와 같이, 비대칭으로 형성되며, 이러한 비대칭 구조의 접합영역은 펀치-쓰루 마진을 증가시킨다.
본 발명은 게이트 형성전 카운터도핑을 실시함으로써, 게이트 모양의 변형 없이 펀치-쓰루 현상을 억제시키는 비대칭 구조의 접합영역을 형성시킬 수 있다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리세스 게이트 형성공정에서 카운터도핑 공정을 게이트 형성 전에 실시함으로써, 종래 공정에서 카운터도핑용 감광막 패턴으로 인해 게이트가 휘어지는 현상을 방지 할 수 있다. 이에 따라, 본 발명에서는 게이트 휘어짐 현상에서 기인하는 게이트 응력(stress) 발생 및 자기정렬콘택(Self-Alinged Contact : SAC) 공정 불량 등의 문제가 억제되고, 그러므로, 소자 특성과 제품 수율이 향상되는 효과를 얻을 수 있다.
또한, 본 발명은 종래와 달리 카운터도핑 공정을 웰(well) 형성공정 이후에 행함으로써 웰(well) 열처리시 발생하는 불순물 이온의 불필요한 외방확산(out-diffusion)을 억제할 수 있다.

Claims (5)

  1. 액티브영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계;
    상기 기판 액티브영역의 게이트 형성 영역을 리세스시키는 단계;
    상기 소자분리막을 포함한 기판 전면 상에 리세스된 기판 영역들 사이의 비트라인콘택과 연결될 기판 영역을 노출시키는 이온주입 마스크를 형성하는 단계;
    상기 노출된 기판 영역 내에 카운터 도핑용 불순물로서 제1도전형의 불순물을 이온주입하는 단계;
    상기 이온주입 마스크를 제거하는 단계;
    상기 리세스된 기판 부분 상에 게이트를 형성하는 단계; 및
    상기 기판 결과물에 대해 제2도전형의 불순물을 이온주입하여 게이트 양측의 기판 표면 내에 비대칭의 접합영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제1도전형의 불순물 이온주입은, 채널이 N형인 경우, P형 불순물인 11B, 49BF2, 30BF 및 49BF2+11B로 구성된 그룹으로부터 선택되는 어느 하나의 불순물로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 제1도전형의 불순물 이온주입은 5∼50KeV의 에너지 및 1E12∼1E14 원자/㎠의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 제 조방법
  4. 제 1 항에 있어서, 상기 제1도전형의 불순물 이온주입은 0∼10°의 각도로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 제1도전형의 불순물 이온주입은 5∼10°의 각도로 반도체 기판을 2회 또는 4회 회전시키면서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020050056275A 2005-06-28 2005-06-28 반도체 소자의 제조방법 KR20070000710A (ko)

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