JPH0778988A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0778988A JPH0778988A JP22438593A JP22438593A JPH0778988A JP H0778988 A JPH0778988 A JP H0778988A JP 22438593 A JP22438593 A JP 22438593A JP 22438593 A JP22438593 A JP 22438593A JP H0778988 A JPH0778988 A JP H0778988A
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Abstract
(57)【要約】
【目的】 半導体装置の製造工程を簡素化する。
【構成】 半導体基板１上に成長したゲート酸化膜３上
に多結晶シリコン５を成長させ、次いでチャネル形成領
域に開口を有するレジスト６をホトリソグラフィ工程に
より形成する。チャネル領域にしきい値電圧設定用のイ
オン注入を行った後、レジスト６の開口を埋め込むよう
に、シリコン酸化膜８を液相成長法により形成する。酸
化膜８は、レジスト６により形成された平面パターンの
反転パターンを形成し、酸化膜８をマスクとして多結晶
シリコン５を反応性イオンエッチでパターンニングする
ことにより、逆Ｔ字型ゲート電極を形成する。チャネル
領域の形成及びゲート電極のパターン形成を共通のフォ
トリソグラフィで行なうことにより、工程が簡素化され
る。
に多結晶シリコン５を成長させ、次いでチャネル形成領
域に開口を有するレジスト６をホトリソグラフィ工程に
より形成する。チャネル領域にしきい値電圧設定用のイ
オン注入を行った後、レジスト６の開口を埋め込むよう
に、シリコン酸化膜８を液相成長法により形成する。酸
化膜８は、レジスト６により形成された平面パターンの
反転パターンを形成し、酸化膜８をマスクとして多結晶
シリコン５を反応性イオンエッチでパターンニングする
ことにより、逆Ｔ字型ゲート電極を形成する。チャネル
領域の形成及びゲート電極のパターン形成を共通のフォ
トリソグラフィで行なうことにより、工程が簡素化され
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、液相成長法を用いて酸化膜を形成する半
導体装置の製造方法に関する。
に関し、特に、液相成長法を用いて酸化膜を形成する半
導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置において、逆Ｔ字型ゲート電
極を有するＭＯＳ型半導体装置が知られている。逆Ｔ字
型ゲート電極は、ソース・ドレイン領域に隣接する低濃
度拡散層領域のキャリアを制御してホットエレクトロン
効果を抑制するために採用され、ＭＯＳトランジスタの
信頼性を向上させることから、近年多く採用される傾向
にある。図面を参照して、逆Ｔ字型ゲート電極を有する
ＭＯＳ型半導体装置の従来の製造方法を、主としてその
ゲート電極部の形成に関する方法について説明する。
極を有するＭＯＳ型半導体装置が知られている。逆Ｔ字
型ゲート電極は、ソース・ドレイン領域に隣接する低濃
度拡散層領域のキャリアを制御してホットエレクトロン
効果を抑制するために採用され、ＭＯＳトランジスタの
信頼性を向上させることから、近年多く採用される傾向
にある。図面を参照して、逆Ｔ字型ゲート電極を有する
ＭＯＳ型半導体装置の従来の製造方法を、主としてその
ゲート電極部の形成に関する方法について説明する。
【０００３】図２（ａ）〜（ｄ）及び図３（ａ）〜
（ｃ）は夫々、逆Ｔ字型ゲート電極を有するＭＯＳトラ
ンジスタの従来の製造方法を、その工程段階毎に示して
いる。半導体基板１上に、選択的熱酸化法（ＬＯＣＯＳ
法）により、フィールド酸化膜２を形成し、次いで、熱
酸化により１００オングストローム程度の薄いシリコン
酸化膜３を成長させることで、ゲート絶縁膜３を形成す
る。これにより図２（ａ）に示す構造を得る。
（ｃ）は夫々、逆Ｔ字型ゲート電極を有するＭＯＳトラ
ンジスタの従来の製造方法を、その工程段階毎に示して
いる。半導体基板１上に、選択的熱酸化法（ＬＯＣＯＳ
法）により、フィールド酸化膜２を形成し、次いで、熱
酸化により１００オングストローム程度の薄いシリコン
酸化膜３を成長させることで、ゲート絶縁膜３を形成す
る。これにより図２（ａ）に示す構造を得る。
【０００４】次に、ＭＯＳトランジスタのチャネル形成
領域上に所定形状の開口を有するフォトレジスト４を周
知のフォトリソグラフィ技術を用いて形成し、このレジ
スト４をマスクとして不純物注入を行なう。これによ
り、ＭＯＳトランジスタのチャネル領域１０を形成する
と共にそのしきい値電圧を所望の値に設定する（図２
（ｂ））。このとき、例えば、所望のＭＯＳトランジス
タがＮチャネル型のエンハンスメント型トランジスタな
らば、一般に、半導体基板１としてＰ型の半導体基板を
用い、チャネル領域１０に注入する不純物としてはボロ
ン等のＰ型不純物を用いる。
領域上に所定形状の開口を有するフォトレジスト４を周
知のフォトリソグラフィ技術を用いて形成し、このレジ
スト４をマスクとして不純物注入を行なう。これによ
り、ＭＯＳトランジスタのチャネル領域１０を形成する
と共にそのしきい値電圧を所望の値に設定する（図２
（ｂ））。このとき、例えば、所望のＭＯＳトランジス
タがＮチャネル型のエンハンスメント型トランジスタな
らば、一般に、半導体基板１としてＰ型の半導体基板を
用い、チャネル領域１０に注入する不純物としてはボロ
ン等のＰ型不純物を用いる。
【０００５】次に、公知のＣＶＤ法を採用し、多結晶シ
リコン層５を数千オングストローム程度の厚みに成長形
成する。このとき、多結晶シリコン層５内に、１０オン
グストローム程度の極めて薄いシリコン酸化膜６を形成
することで、図２（ｃ）に示した構造を得る。
リコン層５を数千オングストローム程度の厚みに成長形
成する。このとき、多結晶シリコン層５内に、１０オン
グストローム程度の極めて薄いシリコン酸化膜６を形成
することで、図２（ｃ）に示した構造を得る。
【０００６】次に、多結晶シリコン層５の上にシリコン
酸化膜８を１０００オングストローム程度の厚みに成長
形成し、その上に周知のフォトリソグラフィ技術を用い
て第二のフォトレジスト７を形成する。このレジスト７
をマスクとしてシリコン酸化膜８をエッチングすること
で、図２（ｄ）に示す構造を得る。次いで、シリコン酸
化膜８上のレジスト７を除去した後、シリコン酸化膜８
をマスクとして、多結晶シリコン層５をシリコン酸化膜
６迄エッチングして、図３（ａ）に示す構造を得る。
酸化膜８を１０００オングストローム程度の厚みに成長
形成し、その上に周知のフォトリソグラフィ技術を用い
て第二のフォトレジスト７を形成する。このレジスト７
をマスクとしてシリコン酸化膜８をエッチングすること
で、図２（ｄ）に示す構造を得る。次いで、シリコン酸
化膜８上のレジスト７を除去した後、シリコン酸化膜８
をマスクとして、多結晶シリコン層５をシリコン酸化膜
６迄エッチングして、図３（ａ）に示す構造を得る。
【０００７】上記エッチングでは、一般的にシリコン酸
化膜に対し高い選択比を有する反応性イオンエッチング
を用いる。これにより、多結晶シリコン層５のエッチン
グは、薄いシリコン酸化膜６が露出した時点で終了させ
ることができ、この薄いシリコン酸化膜６の下側の多結
晶シリコン層部分をそのまま残すことが出来る。次に、
数十ｋｅＶの加速エネルギーにより、１×１０13ｃｍ-2
〜１×１０14ｃｍ-2のドーズ量でＮ型不純物を注入し、
低濃度拡散層領域１１を形成する（図３（ｂ））。低濃
度拡散層領域は、ホットエレクトロン効果を抑制するた
めにＭＯＳトランジスタのソース・ドレイン領域を成す
高濃度拡散層領域の周囲に形成される。
化膜に対し高い選択比を有する反応性イオンエッチング
を用いる。これにより、多結晶シリコン層５のエッチン
グは、薄いシリコン酸化膜６が露出した時点で終了させ
ることができ、この薄いシリコン酸化膜６の下側の多結
晶シリコン層部分をそのまま残すことが出来る。次に、
数十ｋｅＶの加速エネルギーにより、１×１０13ｃｍ-2
〜１×１０14ｃｍ-2のドーズ量でＮ型不純物を注入し、
低濃度拡散層領域１１を形成する（図３（ｂ））。低濃
度拡散層領域は、ホットエレクトロン効果を抑制するた
めにＭＯＳトランジスタのソース・ドレイン領域を成す
高濃度拡散層領域の周囲に形成される。
【０００８】次に、上記エッチングにおいて残された多
結晶シリコン層５の第一部分上に、更にシリコン酸化膜
９を数千オングストローム成長させる。次いで、再び選
択比の高い反応性イオンエッチングにより、シリコン酸
化膜９をエッチバックし、シリコン酸化膜８の側壁部に
のみ、シリコン酸化膜９を残す。その後、シリコン酸化
膜８及び９をマスクとして、不必要な多結晶シリコン層
５部分を除去することで、多結晶シリコン層５から逆Ｔ
字型ゲート電極を形成し、図３（ｃ）に示す構造を得
る。逆Ｔ字型ゲート電極は、面積の大きな下層の第一部
分と面積のより小さな上層の第二部分とから成り、第一
部分により低濃度拡散層領域のキャリアを制御してホッ
トエレクトロン効果を抑制する。
結晶シリコン層５の第一部分上に、更にシリコン酸化膜
９を数千オングストローム成長させる。次いで、再び選
択比の高い反応性イオンエッチングにより、シリコン酸
化膜９をエッチバックし、シリコン酸化膜８の側壁部に
のみ、シリコン酸化膜９を残す。その後、シリコン酸化
膜８及び９をマスクとして、不必要な多結晶シリコン層
５部分を除去することで、多結晶シリコン層５から逆Ｔ
字型ゲート電極を形成し、図３（ｃ）に示す構造を得
る。逆Ｔ字型ゲート電極は、面積の大きな下層の第一部
分と面積のより小さな上層の第二部分とから成り、第一
部分により低濃度拡散層領域のキャリアを制御してホッ
トエレクトロン効果を抑制する。
【０００９】
【発明が解決しようとする課題】上記従来の半導体装置
の製造方法では、ＭＯＳトランジスタのチャネル領域を
所望のしきい値に設定するためのイオン注入と、ゲート
電極を所望のパターンに形成するためのエッチングとに
おいて、夫々フォトレジストを必要とするので、手順の
複雑なフォトリソグラフィ工程が夫々に必要であった。
の製造方法では、ＭＯＳトランジスタのチャネル領域を
所望のしきい値に設定するためのイオン注入と、ゲート
電極を所望のパターンに形成するためのエッチングとに
おいて、夫々フォトレジストを必要とするので、手順の
複雑なフォトリソグラフィ工程が夫々に必要であった。
【００１０】本発明は、上記に鑑み、フォトリソグラフ
ィ工程を減らすことで、その製造工程を簡素化すること
ができる、半導体装置の製造方法を提供することを目的
とする。
ィ工程を減らすことで、その製造工程を簡素化すること
ができる、半導体装置の製造方法を提供することを目的
とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板を覆
って第一の酸化膜を形成する第一工程と、前記第一の酸
化膜上に多結晶シリコン層を形成する第二工程と、前記
多結晶シリコン層上に、該多結晶シリコン層の一部を露
出させる開口を有するレジスト層を形成する第三工程
と、前記開口内に露出する前記多結晶シリコン層及び前
記第一の酸化膜を透過させて前記半導体基板内に不純物
を注入してチャネル領域を形成する第四工程と、前記開
口内に露出する前記多結晶シリコン層上に選択的に第二
の酸化膜を形成する第五工程と、前記レジスト層を除去
する第六工程と、少なくとも前記第二の酸化膜をマスク
として前記多結晶シリコン層を選択的に除去し、該多結
晶シリコン層を前記チャネル領域上方のゲート電極とし
て形成する第七工程と、前記ゲート電極の周縁部の前記
半導体基板内に不純物を注入する第八工程とを含むこと
を特徴とする。
め、本発明の半導体装置の製造方法は、半導体基板を覆
って第一の酸化膜を形成する第一工程と、前記第一の酸
化膜上に多結晶シリコン層を形成する第二工程と、前記
多結晶シリコン層上に、該多結晶シリコン層の一部を露
出させる開口を有するレジスト層を形成する第三工程
と、前記開口内に露出する前記多結晶シリコン層及び前
記第一の酸化膜を透過させて前記半導体基板内に不純物
を注入してチャネル領域を形成する第四工程と、前記開
口内に露出する前記多結晶シリコン層上に選択的に第二
の酸化膜を形成する第五工程と、前記レジスト層を除去
する第六工程と、少なくとも前記第二の酸化膜をマスク
として前記多結晶シリコン層を選択的に除去し、該多結
晶シリコン層を前記チャネル領域上方のゲート電極とし
て形成する第七工程と、前記ゲート電極の周縁部の前記
半導体基板内に不純物を注入する第八工程とを含むこと
を特徴とする。
【００１２】
【作用】本発明の半導体装置の製造方法では、１つのフ
ォトレジストを、チャネル領域を形成する不純物注入の
ためのマスクと、ゲート電極形成のためのエッチングに
おけるマスクを成す第二の酸化膜を選択的に形成するた
めのパターンとに共通に利用することで、複雑な手順を
必要とするフォトリソグラフィ工程を減らすことが出来
るので、半導体装置の製造工程を簡素化する。
ォトレジストを、チャネル領域を形成する不純物注入の
ためのマスクと、ゲート電極形成のためのエッチングに
おけるマスクを成す第二の酸化膜を選択的に形成するた
めのパターンとに共通に利用することで、複雑な手順を
必要とするフォトリソグラフィ工程を減らすことが出来
るので、半導体装置の製造工程を簡素化する。
【００１３】
【実施例】図面を参照して本発明を更に説明する。図１
（ａ）〜（ｆ）は夫々、本発明の一実施例の半導体装置
の製造方法を、主としてそのゲート電極部分の製造方法
について工程段階毎に示す半導体装置の断面図である。
（ａ）〜（ｆ）は夫々、本発明の一実施例の半導体装置
の製造方法を、主としてそのゲート電極部分の製造方法
について工程段階毎に示す半導体装置の断面図である。
【００１４】半導体基板１の主面上に、ＬＯＣＯＳ法に
より選択的にフィールド酸化膜２を形成し、次いで、熱
酸化法によりシリコン酸化膜３を１００オングストロー
ム程度の厚みに成長形成する。これにより、図１（ａ）
に示す構造を得る。
より選択的にフィールド酸化膜２を形成し、次いで、熱
酸化法によりシリコン酸化膜３を１００オングストロー
ム程度の厚みに成長形成する。これにより、図１（ａ）
に示す構造を得る。
【００１５】次に、例えば周知のＣＶＤ法を採用し、多
結晶シリコン層５を数千オングストローム程度の厚みに
成長形成する。このとき、多結晶シリコン層５の内部
に、１０オングストローム程度の極めて薄いシリコン酸
化膜６を形成することで、図１（ｂ）の構造を得る。こ
の薄いシリコン酸化膜６は、例えば、通常の多結晶シリ
コン層を成す第一部分を数百オングストローム程度の厚
みに成長形成した後に、一旦、反応物質の供給を中止し
て酸素を供給することで形成でき、その後、シリコン酸
化膜６の上に、更に多結晶シリコン層の第二部分を成長
形成する。
結晶シリコン層５を数千オングストローム程度の厚みに
成長形成する。このとき、多結晶シリコン層５の内部
に、１０オングストローム程度の極めて薄いシリコン酸
化膜６を形成することで、図１（ｂ）の構造を得る。こ
の薄いシリコン酸化膜６は、例えば、通常の多結晶シリ
コン層を成す第一部分を数百オングストローム程度の厚
みに成長形成した後に、一旦、反応物質の供給を中止し
て酸素を供給することで形成でき、その後、シリコン酸
化膜６の上に、更に多結晶シリコン層の第二部分を成長
形成する。
【００１６】次いで、イオン注入法または熱拡散法によ
り多結晶シリコン層５の内部に不純物イオンを導入し、
多結晶シリコン層５を１０20ｃｍ-3以上の不純物を含む
高濃度拡散層とする。この構成により、ゲート電極に生
ずるおそれがある空乏層の発生を防止する。その後、必
要に応じて、多結晶シリコン層５上にＷＳｉ、Ｔｉ、Ｓ
ｉなどの高融点金属を堆積させてもよい。
り多結晶シリコン層５の内部に不純物イオンを導入し、
多結晶シリコン層５を１０20ｃｍ-3以上の不純物を含む
高濃度拡散層とする。この構成により、ゲート電極に生
ずるおそれがある空乏層の発生を防止する。その後、必
要に応じて、多結晶シリコン層５上にＷＳｉ、Ｔｉ、Ｓ
ｉなどの高融点金属を堆積させてもよい。
【００１７】次に、多結晶シリコン層５の上にレジスト
層４を所定厚みに形成し、このレジスト層４を周知のフ
ォトリソグラフィ法を用いてエッチングすることで、所
定形状の開口部を形成する。次いで、この開口部内に露
出する多結晶シリコン層５及びその下層のシリコン酸化
膜３を透過させつつ、Ｐ型不純物イオンを半導体基板１
内に注入し、半導体基板１内にチャネル領域１０を形成
することで、図１（ｃ）に示す構造を得る。この不純物
イオンの注入制御により、ＭＯＳトランジスタのしきい
値電圧を所望の値に設定する。なお、このとき、半導体
基板１内への不純物注入は、多結晶シリコン層５及びゲ
ート酸化膜３を透過させるために、イオンの加速電圧を
十分に高く設定する。
層４を所定厚みに形成し、このレジスト層４を周知のフ
ォトリソグラフィ法を用いてエッチングすることで、所
定形状の開口部を形成する。次いで、この開口部内に露
出する多結晶シリコン層５及びその下層のシリコン酸化
膜３を透過させつつ、Ｐ型不純物イオンを半導体基板１
内に注入し、半導体基板１内にチャネル領域１０を形成
することで、図１（ｃ）に示す構造を得る。この不純物
イオンの注入制御により、ＭＯＳトランジスタのしきい
値電圧を所望の値に設定する。なお、このとき、半導体
基板１内への不純物注入は、多結晶シリコン層５及びゲ
ート酸化膜３を透過させるために、イオンの加速電圧を
十分に高く設定する。
【００１８】次に、レジスト４の開口部を埋め込むよう
に、シリコン酸化膜８を成長形成することで、図１
（ｄ）に示す構造を得る。シリコン酸化膜８は、例え
ば、ケイフッ化水素酸に二酸化シリコンを融解した飽和
水溶液に対し、ホウ酸水溶液を添加することによって過
飽和状態を作り、開口部内にＳｉＯ2 を析出させて堆積
させる液相成長法を用いる。なお、このとき、シリコン
酸化膜８は、レジスト４の開口部の厚み全体に亘って形
成する必要はなく、その厚みは例えば数千オングストロ
ーム程度で良い。
に、シリコン酸化膜８を成長形成することで、図１
（ｄ）に示す構造を得る。シリコン酸化膜８は、例え
ば、ケイフッ化水素酸に二酸化シリコンを融解した飽和
水溶液に対し、ホウ酸水溶液を添加することによって過
飽和状態を作り、開口部内にＳｉＯ2 を析出させて堆積
させる液相成長法を用いる。なお、このとき、シリコン
酸化膜８は、レジスト４の開口部の厚み全体に亘って形
成する必要はなく、その厚みは例えば数千オングストロ
ーム程度で良い。
【００１９】レジスト４の開口部内に成長形成したシリ
コン酸化膜８は、多結晶シリコン層５をゲート電極に加
工する際の選択エッチングの際のマスクとして利用す
る。この目的のため、レジスト４の開口部の平面パター
ン形状をゲート電極の平面パターン形状に合せる。シリ
コン酸化膜８は、レジスト６により形成された平面パタ
ーンに対する反転パターンを形成しており、レジスト４
を、ＭＯＳトランジスタのしきい値電圧を所望の値に設
定する際の不純物イオン注入のマスクとして使用した後
に、このレジスト４の開口部に成長形成したシリコン酸
化膜８を、ゲート電極形成用のマスクとして利用するこ
とが出来る。
コン酸化膜８は、多結晶シリコン層５をゲート電極に加
工する際の選択エッチングの際のマスクとして利用す
る。この目的のため、レジスト４の開口部の平面パター
ン形状をゲート電極の平面パターン形状に合せる。シリ
コン酸化膜８は、レジスト６により形成された平面パタ
ーンに対する反転パターンを形成しており、レジスト４
を、ＭＯＳトランジスタのしきい値電圧を所望の値に設
定する際の不純物イオン注入のマスクとして使用した後
に、このレジスト４の開口部に成長形成したシリコン酸
化膜８を、ゲート電極形成用のマスクとして利用するこ
とが出来る。
【００２０】図１（ｅ）に示すように、レジスト４を除
去した後に、シリコン酸化膜８をマスクとして、多結晶
シリコン層５の第二部分を反応性イオンエッチング法に
よりエッチングする。多結晶シリコン層５のエッチング
は、薄いシリコン酸化膜６が露出した時点で終了させる
ことが出来る。その後、ソース・ドレイン領域を成す高
濃度拡散層領域に隣接して、イオン注入法を利用して、
低濃度拡散層領域（ＬＤＤ拡散層）を形成する。このイ
オン注入は、例えば数十ｋｅＶの加速エネルギーにより
加速した不純物イオンを、１×１０13ｃｍ-2〜１×１０
14ｃｍ-2のドーズ量で注入する。次いで、多結晶シリコ
ン層５の酸化膜８に隣接する第一部分上に、ＣＶＤ法等
によりシリコン酸化膜９を形成する。
去した後に、シリコン酸化膜８をマスクとして、多結晶
シリコン層５の第二部分を反応性イオンエッチング法に
よりエッチングする。多結晶シリコン層５のエッチング
は、薄いシリコン酸化膜６が露出した時点で終了させる
ことが出来る。その後、ソース・ドレイン領域を成す高
濃度拡散層領域に隣接して、イオン注入法を利用して、
低濃度拡散層領域（ＬＤＤ拡散層）を形成する。このイ
オン注入は、例えば数十ｋｅＶの加速エネルギーにより
加速した不純物イオンを、１×１０13ｃｍ-2〜１×１０
14ｃｍ-2のドーズ量で注入する。次いで、多結晶シリコ
ン層５の酸化膜８に隣接する第一部分上に、ＣＶＤ法等
によりシリコン酸化膜９を形成する。
【００２１】次いで、シリコン酸化膜８及び９をマスク
として、不必要な多結晶シリコン層５の第一部分をエッ
チングすることで、図１（ｆ）に示すように、多結晶シ
リコン層５を、下層部分の面積が大きく上層部分の面積
が小さな逆Ｔ字型ゲート電極に形成する。このとき、ゲ
ート電極として残す部分は、全てシリコン酸化膜８及び
９に覆われているので、ゲート電極がエッチングされる
ことはない。逆Ｔ字型ゲート電極は、低濃度拡散層のキ
ャリアを制御して、ホットエレクトロン効果を抑制し、
これによりＭＯＳトランジスタの信頼性を向上させる。
として、不必要な多結晶シリコン層５の第一部分をエッ
チングすることで、図１（ｆ）に示すように、多結晶シ
リコン層５を、下層部分の面積が大きく上層部分の面積
が小さな逆Ｔ字型ゲート電極に形成する。このとき、ゲ
ート電極として残す部分は、全てシリコン酸化膜８及び
９に覆われているので、ゲート電極がエッチングされる
ことはない。逆Ｔ字型ゲート電極は、低濃度拡散層のキ
ャリアを制御して、ホットエレクトロン効果を抑制し、
これによりＭＯＳトランジスタの信頼性を向上させる。
【００２２】上記実施例の半導体装置の製造方法では、
同様な工程中において従来は２回必要であったフォトリ
ソグラフィ工程を１回で済ますことが出来るので、半導
体装置の製造工程を簡素化することが出来る。また、チ
ャネル領域のしきい値電圧を設定するための不純物注入
とゲート電極の形成とを自己整合的に行なうことが出来
るので、不純物注入とゲート電極形成との間で目合せに
対する余裕をとる必要がない。このため、ゲート電極の
直下部分以外に対する不必要な不純物イオンの注入が行
なわれず、ＭＯＳトランジスタの拡散層とゲート電極と
の間の接合容量を低減することができ、半導体装置の高
速化も可能となる。
同様な工程中において従来は２回必要であったフォトリ
ソグラフィ工程を１回で済ますことが出来るので、半導
体装置の製造工程を簡素化することが出来る。また、チ
ャネル領域のしきい値電圧を設定するための不純物注入
とゲート電極の形成とを自己整合的に行なうことが出来
るので、不純物注入とゲート電極形成との間で目合せに
対する余裕をとる必要がない。このため、ゲート電極の
直下部分以外に対する不必要な不純物イオンの注入が行
なわれず、ＭＯＳトランジスタの拡散層とゲート電極と
の間の接合容量を低減することができ、半導体装置の高
速化も可能となる。
【００２３】なお、上記実施例の構成は単に例示であ
り、本発明の半導体装置の製造方法は、上記実施例の構
成から種々の修正及び変更が可能である。
り、本発明の半導体装置の製造方法は、上記実施例の構
成から種々の修正及び変更が可能である。
【００２４】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によると、手順が複雑なフォトリソグラフ
ィ工程を減らすことが出来るので、本発明は、半導体装
置の製造工程を簡素化し、且つ本発明方法で形成される
半導体装置の高速化を可能とした顕著な効果を奏する。
置の製造方法によると、手順が複雑なフォトリソグラフ
ィ工程を減らすことが出来るので、本発明は、半導体装
置の製造工程を簡素化し、且つ本発明方法で形成される
半導体装置の高速化を可能とした顕著な効果を奏する。
【図１】（ａ）〜（ｆ）は夫々、本発明の一実施例の半
導体装置の製造方法を工程段階毎に示す半導体装置の断
面図。
導体装置の製造方法を工程段階毎に示す半導体装置の断
面図。
【図２】（ａ）〜（ｄ）は夫々、従来の半導体装置の製
造方法を工程段階毎に示す断面図。
造方法を工程段階毎に示す断面図。
【図３】（ａ）〜（ｃ）は夫々、従来の半導体装置の製
造方法を工程段階毎に示す断面図。
造方法を工程段階毎に示す断面図。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜（第一の酸化膜） ４、７ レジスト ５ 多結晶シリコン層 ６ シリコン酸化膜 ８ シリコン酸化膜（第二の酸化膜） ９ シリコン酸化膜 １０ チャネル領域 １１ 低濃度拡散層領域
Claims (6)
- 【請求項１】 半導体基板を覆って第一の酸化膜を形成
する第一工程と、 前記第一の酸化膜上に多結晶シリコン層を形成する第二
工程と、 前記多結晶シリコン層上に、該多結晶シリコン層の一部
を露出させる開口を有するレジスト層を形成する第三工
程と、 前記開口内に露出する前記多結晶シリコン層及び前記第
一の酸化膜を透過させて前記半導体基板内に不純物を注
入してチャネル領域を形成する第四工程と、 前記開口内に露出する前記多結晶シリコン層上に選択的
に第二の酸化膜を形成する第五工程と、 前記レジスト層を除去する第六工程と、 少なくとも前記第二の酸化膜をマスクとして前記多結晶
シリコン層を選択的に除去し、該多結晶シリコン層を前
記チャネル領域上方のゲート電極として形成する第七工
程と、 前記ゲート電極の周縁部の前記半導体基板内に不純物を
注入する第八工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項２】前記第二工程が、前記多結晶シリコン層の
第一部分を形成する工程と、該第一部分の表面にシリコ
ン酸化膜を形成する工程と、該シリコン酸化膜上に第二
部分を形成する工程とを含むことを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項３】前記第七工程が、前記多結晶シリコン層の
第二部分を前記第二の酸化膜をマスクとして選択的に除
去する工程と、前記多結晶シリコン層の第一部分上の前
記第二の酸化膜の近傍に第三の酸化膜を形成する工程
と、前記第二及び第三の酸化膜をマスクとして前記多結
晶シリコン層の第一部分を選択的に除去する工程とを含
み、前記ゲート電極が前記第一部分と該第一部分よりも
面積が大きな第二部分とから成ることを特徴とする請求
項２に記載の半導体装置の製造方法。 - 【請求項４】 前記第五工程が、液相成長法により行な
われることを特徴とする請求項１乃至３の何れか一に記
載の半導体装置の製造方法。 - 【請求項５】 前記第四工程が、しきい値電圧制御のた
めに行なわれることを特徴とする請求項１乃至４の何れ
か一に記載の半導体装置の製造方法。 - 【請求項６】 前記第八工程が、ＭＯＳトランジスタの
高濃度拡散層領域に隣接する低濃度拡散層領域を形成す
る工程であることを特徴とする請求項１乃至５の何れか
一に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22438593A JPH0778988A (ja) | 1993-09-09 | 1993-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22438593A JPH0778988A (ja) | 1993-09-09 | 1993-09-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778988A true JPH0778988A (ja) | 1995-03-20 |
Family
ID=16812925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22438593A Pending JPH0778988A (ja) | 1993-09-09 | 1993-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778988A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004349393A (ja) * | 2003-05-21 | 2004-12-09 | Renesas Technology Corp | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59219967A (ja) * | 1983-04-29 | 1984-12-11 | アメリカン・テレフオン・アンド・テレグラフ・カムパニ− | 電界効果トランジスタの製造方法 |
| JPH04146627A (ja) * | 1990-10-08 | 1992-05-20 | Matsushita Electric Ind Co Ltd | 電界効果型半導体装置およびその製造方法 |
-
1993
- 1993-09-09 JP JP22438593A patent/JPH0778988A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59219967A (ja) * | 1983-04-29 | 1984-12-11 | アメリカン・テレフオン・アンド・テレグラフ・カムパニ− | 電界効果トランジスタの製造方法 |
| JPH04146627A (ja) * | 1990-10-08 | 1992-05-20 | Matsushita Electric Ind Co Ltd | 電界効果型半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004349393A (ja) * | 2003-05-21 | 2004-12-09 | Renesas Technology Corp | 半導体装置の製造方法 |
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