JP2001358190A - 半導体デバイスの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】工程内での半導体デバイスのトランジスタ不良
を検出するにあたり、工程への負担を最小限に抑制す
る。 【解決手段】発光ウェハマップ取得時にスペクトル情報
も収集するシステムによる発光解析装置を用い、工程内
で仮配線を敷設して発光解析を実施し、解析後、解析情
報に基づき、工程進行を制御する。工程を進行させる場
合には、CMP等の研磨手段を用いて、仮配線を除去す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体デバイスの開
発時、量産時の不良解析あるいはプロセスモニタ等を実
施するにあたり、発光顕微鏡で検出した発光点をウェハ
スケールでマッピングする解析装置を用いて半導体デバ
イスを製造する方法に関する。

【０００２】

【従来の技術】半導体デバイスの製造は、いわゆるシリ
コン基板上に半導体デバイスを形成していくウエハ処理
工程と、半導体デバイスを基板から切り離し、パッケー
ジ等を行なう組み立て工程からなる。このうちウエハ処
理工程は素子分離、素子形成、そして配線などの大工程
からなっており、これらの大工程は成膜、露光、エッチ
ング等の処理の終り返しからなっている。また、それぞ
れの処理の前後には洗浄や品質検査などの工程が必要に
応じて付加されている。このためウェハ処理工程の処理
工程数は、数百にも及ぶ。

【０００３】一方これらの工程の加工寸法はしばしば１
マイクロメートル以下であり、その加工精度も加工寸法
の１０分の１程度と、微細で高精度な加工を行なってい
る。そのため、処理装置に何か不具合が発生すると、要
求されている加工精度が保てず不良となる。

【０００４】半導体デバイスの製造工程では先に述べた
ように数百の処理が行なわれているため、不良が発生し
たとき、その原因工程を探し出すのは多くの時間がかか
るのが現状である。従って、不良原因を特定し、その対
策が完了するまで、不良品が発生しつづけてしまうた
め、不良原因の解析時間を短縮することはきわめて重要
な課題であり、不良解析時間を短くする手段を組み込ん
だ半導体製造方法の確立が求められている。

【０００５】DRAM（Dynamic Random Access Memory）等
のメモリ製品では特開昭61-243378号公報に開示されて
いるような、いわゆるフェイルビット解析の方法が知ら
れている。これはメモリ中のフェイルビット(動作しな
いビッド)の配列パターンをいくつかの基本パターンに
分類し、基本パターン毎にその原因となる不良箇所を対
応付け、不良箇所の観察を容易にする方法である。しか
し、メモリ製品以外のシステムLSIでは、フエイルビッ
ト解析の手法は内蔵メモリ部においてのみ適用が可能で
あり、それ以外の論理演算部等では適用できない。

【０００６】システムLSIにおいては、特開平5‐251538
号公報等で公開されている発光解析と呼ばれる方法が使
われている。これは、半導体デバイスの不良箇所、ある
いは不良の存在により負荷がかかっている箇所の発光を
検出することで、不良の原因解析の手がかりを得るもの
である。たとえば、発光箇所を FIB(フォーカスドイオ
ンビーム)により、切断し、その断面形状を観察するこ
とで、どのような異常が発生しているか解析している。

【０００７】上記の発光解析で不良箇所を特定し、FIB
等の物理解析までの実施は、図９のような工程で進むの
が一般的である。まず、プローブ検査で電気特性を測定
して不良内容の仕訳を行い、不良解析する対象ウェハを
特定する。次に異物検査装置や外観検査装置で検査した
異物マップや形状不良マップを参照して解析すべき代表
チップを選択する。

【０００８】この段階で現在はチップに切り分け、仮に
封止した状態として、一定のテストパターンをテスタか
ら印加して発光解析を実施する。この時、発光したトラ
ンジスタをCADデータと参照し、発光の状況から特定す
るが、実際には発光箇所と不良原因である不良箇所とが
一致しないこともある。

【０００９】これは不良の原因が何であるかによってお
り、トランジスタ自身の不良であれば、発光箇所と不良
箇所とは一致しているが、配線系の不良である場合に
は、発光箇所が配線経路を遡った箇所である場合か多
い。その場合には、EBテスタ(電子ビームテスタ)単独、
あるいは、FIBでの窓開けとの併用で信号の伝達を調
べ、配線経路を追跡する作業が必要となる。この作業に
よって、不良箇所が特定された段階で、SEMで不良の外
観を観察したり、構造や元素分析を行い、不良要因の特
定を試みる。

【００１０】このような工程での不良解析では、解析す
べきチップの選択が重要であるが、実際には選択したチ
ップの解析箇所がウェハあるいはそのロットの代表的な
不良であるかを特定の経験者にしか判断できない場合が
多い。そこで、発光のウエハ面上の分布を把握できる様
にする技術が特開平10‐4128号公報に記載されている。

【００１１】これは図１０に示すように、光学顕微鏡５
４とCCDカメラ１とで構成される発光顕微鏡にプローブ
カード５５でのプロービングを自動で操作するオートプ
ローバ５６とを組み合わせた装置で発光ウェハマップ１
２を取得する機能を有している。これにより、発光点の
ウェハ内でのマクロ的な分布状態が把握でき、その分布
が特定のパターンを有するか、あるいは、特定領域に偏
在しているかが分かり、解析すべきチップの選択に有効
な情報を得ることができる。

【００１２】一方、第１０回半導体ワークショップ講演
会資料「光技術と半導体Ｘ 光による半導体の故障解
析」“Novel Hot Electron Analyzing Technology usin
g PHEMOS & THEMOS＝ノベルホットエレクトロンアナラ
イジングテクノロジーユージングフィーモスアンドテー
モス”に記載されているように、発光の原因によって発
光のスペクトルが異なることが分かってきており、スペ
クトルは不良解析の現場での重要な情報として、今後活
用が進むと予想される。スペクトルについては図１１に
示すように一般に短波長側が逆方向のｐｎ接合での発
光、長波長側が順方向のｐｎ接合での発光、それらの中
間波長がトランジスタのゲートに中間電位となっている
ための発光と言われている。

【００１３】また、半導体デバイスの製造工程中で配線
を仮に形成し、電気的な特性測定を実施した上で、仮配
線を除去後、通常の製造工程に戻す方式が、今後の半導
体デバイスの製造での開発期間短縮や歩留り向上の一つ
の方策として重要になってくる可能性があるが、この方
式については特開平10-242231号公報に開示されてい
る。

【００１４】

【発明が解決しようとする課題】上記説明した従来の技
術では、製造工程中での解析については、従来の電気特
性測定では不良の位置まで特定することが困難であっ
た。また、上記従来の技術では、ウェハレベルでの発光
解析を実施した時点で不良の原因を類推することについ
ては、配慮されていなかった。が、不良位置特定を可能
とする方式が求められている。

【００１５】本発明の目的は、ウェハレベルでの発光解
析を実施した時点で不良位置を特定でき、不良の原因を
類推できるようにして、次工程の解析指針を得ることを
可能にすると共に、先行して半導体製造のどの工程に目
を向けるべきかの指針を得ることも可能することにあ
る。

【００１６】

【課題を解決するための手段】発光点をウェハ上にマッ
ピングし、マクロ的に不良状況を把握する方式は不良位
置を特定するための情報を入手することが可能であり、
不良解析あるいはプロセスをモニタする際に有効な方式
である。また、発光のスペクトルを解析して発光の原因
を類推することも、次の不良解析工程での解析手法を選
択する上で有効な手法である。そこで、本発明では、発
光点のウェハマッピング情報を取得する時点でスペクト
ル情報も取得するようにし、早期に不良原因の類推を行
うことを可能にした。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。

【００１８】［第１の実施の形態］図１は本実施の形態
で進める不良解析の工程を示したものである。プローブ
検査で不良内容を仕訳し、対象ウェハを特定すると共
に、異物、外観の不良マップを参照する。併せて対象ウ
ェハの発光ウェハマップを取得した上で、代表チップを
選択する。この時、発光ウェハマップに発光スペクトル
も含まれているため、不良の原因がトランジスタ系にあ
るか、配線系にあるかを推定可能であり、それらの分布
状態と合わせてマップを解析することで、最も代表的で
対策に効果的な解析ポイントを選択することも可能とな
る。

【００１９】同時に不良の分布状況が分かり、トランジ
スタ系か配線系かがこの時点で推定できるため、その後
の発光箇所の詳細な解析に先行して、半導体製造工程へ
の対策を進めることも可能となる。また、トランジスタ
系であれば一般に不良箇所が発光箇所と一致しているの
で、次のFIB等による物理解析は発光箇所を観察するこ
とで、速やかに着手できる。

【００２０】一方、配線系の不良である場合には配線経
路を追跡する作業が必要であり、この部分についても解
析時間短縮のための有効な各種の手法が提案されてい
る。

【００２１】本方式では不良位置特定までがウェハレベ
ルで実行できるため、ダイシングや仮封止等に１週間ほ
どの時間をかけることなく、１日で処理可能である。そ
の後の解析でも表面からの観察や断面の観察までであれ
ば、ウェハ対応の装置が配備されている拠点での解析は
さらに１日を要するのみで実行できる。さらに、ウェハ
から必要な箇所のみのFIBを用いた切り出す技術の開発
も進んでおり、それを適用すれば、より詳細な構造解析
や元素分析も多大な解析準備時間を要することなく実施
可能となる。

【００２２】図２に、本方式の構成を示す。ダイクロイ
ックミラー４で特定波長λaとλbとで分離された光をそ
れぞれのCCDカメラ１に入射させ、検出画像９を取得す
る。波長λaとλbとは発光スペクトルの詳細解析の結果
から決定し、発光原因の弁別を最も有効に実行できる波
長とする。検出画像９は波長ごとで強度の異なる発光点
を示すことになるが、それらの合成画像１０に波長情報
を加えた発光点１１を表示し、それらを各チップについ
て実行して最終的にスペクトル情報を持つ発光ウェハマ
ップ１２を構成する。

【００２３】ここで発光強度の補正や画像の歪みの補正
を画像データそのままの処理で行っても良いが、検出画
像９の画像からシンボリックな情報を抽出して、各補正
を実行して合成画像１０としても良い。また、CCDカメ
ラ１として、各波長で最も感度の高いタイプのカメラを
使用し、それらの検出値を予め求めた係数に従って補正
する方式も有効である。さらに、感度を高めるため、CC
Dカメラではなく、MCP(マイクロチャンネルプレート)等
を用いたイメージインテンシファイヤを使用しても良
く、これについても、各波長で感度の高い検出面を有す
る機種を選択することが望ましい。

【００２４】以下に上記装置を用いて工程途中での発光
ウェハマップ解析を実施し、工程の進行を制御する方法
について記載する。

【００２５】図３には、CMOSインバータ部のトランジス
タの連続パターンを示しているが、それらをゲート電極
形成後の第１あるいは第２金属層形成時において、仮配
線１９で接続し、全てのトランジスタをオンオフ可能と
する。ここでは給電Vd、ゲートVg、アースGNDは全て接
続しているが、各インバータの出力にあたる電極はオー
プン状態としている。しかし、必ずしも本接続に限られ
るものではなく、トランジスタをオンオフできれば、ど
のような接続も可能である。ただし、トランジスタ１個
が動作しない、あるいは、配線が１箇所切断されるとそ
の先全てのトランジスタが動作しないような接続は避け
る。このため、図３でも各仮配線は両側でパッドに接続
し、途中の配線が切れても電圧の供給が停止することが
ないような配慮が必要である。

【００２６】実際の工程は、次の通りである。図４(ａ)
のようにトランジスタを形成後、(ｂ)の仮配線１９とパ
ッド３１を形成する。次に(ｃ)のようにプローブ３２か
ら電圧を印加すると不良のあるトランジスタからの発光
３３が生じる。これを検出し、位置を特定した上で、
(ｄ)のように仮配線を除去する。その後、次の配線層が
電子ビーム直接描画で形成可能であれば、発光が生じた
トランジスタを避けて正規配線３４を形成する。

【００２７】上記が本方式の一つの応用であるが、一般
的には図５のような工程となる。ここで、仮配線の不良
を除いて、トランジスタ系不良のみを対象として抽出す
るため、スペクトル解析を実施している。

【００２８】本方式の適用により、開発段階では、トラ
ンジスタ形成における不良の解析を速やかに実施可能と
なる。また、開発当初は一般に良品取得が困難である
が、それを可能な限り前倒しするように、全てのトラン
ジスタが動作する良品のみを選別して着工する、あるい
は、全て最終工程まで進める場合でも不良のトランジス
タを含んだチップは動作テストを行わず、テスト時間を
短縮することが可能となる。さらに、上記に記載した通
り、第１層金属層の配線パターンを電子線直接描画でパ
ターニングする工程としていれば、不良トランジスタを
回避して配線層を形成することで、良品トランジスタの
みで回路を構成でき、良品取得率が高まる。

【００２９】一方、量産段階では、トランジスタ形成工
程のプロセスモニタとして運用する。あるいは、トラン
ジスタに不良の少ないウェハのみを次工程に進める、ま
たは、上記と同様に不良トランジスタを含まないチップ
のみをテストし、テスト時間の短縮を図る等の適用が可
能となる。

【００３０】上記に記載した仮配線は、仮配線形成用の
プロセスを加える場合であったが、そのプロセスを簡略
化する方式として、銅ダマシンプロセスを応用する方式
がある。これは従来、スルーホールと配線を同時に成膜
するドュアルダマシンプロセスに、仮配線とパッドを形
成するプロセスを加えるものである。

【００３１】図６(ａ)に示すように、接続領域５１の上
にスルーホール５０と正規配線４９を形成する際、層間
膜６０にそれぞれのパターンを形成するが、さらに同時
に仮配線＋パッド４８のパターンを形成しておき、そこ
に銅を成膜して、CMP工程にかける。その結果、図６
(ｂ)のようにパッド５２と仮配線５３が上層にその下に
正規配線４９を持つ銅配線パターンが形成される。

【００３２】これのパッド５２にプローブ３２をあて、
電気特性を測定すると共に発光ウェハマップを取得し、
トランジスタ形成状態を把握する。その後、さらにCMP
により、上層のパッド５２及び仮配線５３までを除去し
て、正規配線４９が形成された状態に復帰させ、次の工
程に進む。この方式であれば余分な工程はパッド５２と
仮配線５３を層間膜６０上に形成する工程とそれらを削
り落とすCMP工程とであり、工程の増加が少なくて済
み、プロセスへの負担が軽減できる。

【００３３】発光の検出は、各チップごとにプロービン
グして発光を検出していく方式であり、スループットは
各チップの発光検出時間に制限される。複数チップを同
時に発光できれば、スループットの向上が可能になる。
この複数のチップを同時に発光させるための、各チップ
間を接続する方式を図７の（ａ）及び（ｂ）に示す。こ
の方式は、ウェハ６０内のチップ６２を仮配線６３とス
クライブ配線６４で接続するもので、パッド６１に給電
することにより全チップの発光を観察可能にする。

【００３４】図７(ａ)はウェハ全体図であり、(ｂ)は
(ａ)のＡ箇所を拡大した図である。仮配線６２は図６に
示した仮配線５３と同様に形成されており、それがスク
ライブ領域に形成したスクライブ配線６４に接続されて
いる。スクライブ配線６４はこの場合ゲート電極と同じ
材質となり、現在はポリシリコンで抵抗値が高いため、
配線巾を太くする必要がある。また、スクライブ領域は
露光ショットごとの繋ぎ目となるが、ショットの重なり
部に広いスクライブ配線６４を形成するようにパターニ
ングすれば、配線の形成は可能である。

【００３５】これにより、全チップのトランジスタへの
接続を実施し、全体からの発光を、図８に示すウェハ全
体からの光を集光する装置によって検出する。これはウ
ェハホルダ７０に載置されたウェハ６９にプローブ６８
で給電し、発光６７をレンズ６６で集光して、CCDカメ
ラ１で検出する装置で、全体を暗箱６５内に収納してい
る。

【００３６】検出時間は、発光状態にもよるが、１０分
オーダであり、像分解能は１００ミクロンオーダである
が、ウェハ全体としてのトランジスタの良不良を判定す
ることは可能である。これにより、採算が取れると判定
されたウェハのみを次の工程に進める。これをトランジ
スタレベルでの最初の選別とすることができる。

【００３７】なお、電力を消費する半導体デバイスの場
合には、全チップへの給電ではウェハ温度が上昇し過ぎ
るため、スクライブ配線に制御配線を追加すると共に、
スクライブ領域にスィッチ機構を設け、特定チップのみ
を時系列でオンオフさせていく回路を形成する方式を採
る。

【００３８】なお、上記では製品ウェハの途中工程での
発光解析実施に適用して例を記載したが、製品ウェハ以
外に工程診断TEG(Test Element Group；テストエレメン
トグループ)や、歩留りモニタTEGのような各種の診断や
モニタに使用するTEGウェハについても、上記で記載し
た解析が可能である。ただし、TEGによっては、上記の
仮配線を正規配線として使用し、その段階で配線工程を
終了するような使い方もあり、仮配線除去工程が不要な
場合もある。

【００３９】また、上記までは仮配線を形成し、測定し
た後に、形成した仮配線をCMP加工で除去する方式であ
るが、プロセスへの負担を低減するために、仮配線の除
去を行わない方式も採用可能である。

【００４０】図１２（ａ）に示すように、LSIチップ７
１には機能領域７２とワイヤを接続するボンデイングパ
ッド領域７３とがある。そのボンデイングパッド領域７
３に、図１２（ｂ）に示すように、発光検出するための
トランジスタ７５とプローブをコンタクトするためのパ
ッド７４、および、トランジスタ７５とパッド７４間を
接続する配線７６を形成する。この段階で発光顕微鏡で
のトランジスタ７５の良不良を評価し、前述のように、
工程の管理等を実施する。

【００４１】その後、さらに工程を積んで、最終的にボ
ンデイングパッドを最表層に形成するが、観測用に形成
した上記パッド７４や配線７６はLSIチップ７１の最下
層であり、ボンデイングパッドと干渉することはない。
従って、前述のように形成したパッドや配線を除去する
必要はなく、通常プロセスの範囲内でLSIを制作するこ
とが可能となる。もちろん、領域に余裕があれば、ボン
デイングパッド領域７３以外の機能領域７２内に同様の
発光検出用パターンを形成することも可能である。

【００４２】

【発明の効果】本発明によれば、システムLSIの不良解
析においてLSIからの発光のマクロ分布を把握する際
に、発光のスペクトルを併せて取得でき、スペクトル情
報から発光を生じさせている不良の原因を推定可能であ
り、次工程の解析手法を選択する際の指針を得ることが
できると共に、製造工程途中での発光の解析により、ト
ランジスタ不良の有無を判断でき、良品取得率の向上あ
るいは先の工程での無駄を省くことが可能となり、生産
性の向上を図れる。

【図面の簡単な説明】

【図１】図１は、スペクトル解析を発光ウェハマップ取
得と併せて実施する不良解析工程の流れ図である。

【図２】図２は、スペクトル解析を実行する光学系での
発光ウェハマップ取得の流れ図である。

【図３】図３は、工程途中での発光ウェハマップ取得を
実施するための仮配線を示すLSIの斜視図と断面図であ
る。

【図４】図４は、仮配線の形成と除去及び正規配線形成
を示すLSIの断面図である。

【図５】図５は、工程途中での発光ウェハマップ取得方
式の流れ図である。

【図６】図６は、銅ダマシンプロセスでの仮配線形成と
除去の方式を示すLSIの断面図と斜視図である。

【図７】図７は、ウェハ全面からの発光画像取得用仮配
線形成を示すウェハ平面図とＡ部拡大図である。

【図８】図８は、ウァハ全面からの発光画像取得装置の
構成を示す正面図である。

【図９】図９は、従来の発光顕微鏡を用いた不良解析工
程の流れ図である。

【図１０】図１０は、従来の発光ウェハマップ取得用シ
ステムの構成を示す正面図である。

【図１１】図１１は、発光の要因である不良によるスペ
クトルの相違を示す発光スペクトルグラフである。

【図１２】図１２は、ボンデイングパッド領域での発光
検出方法を示すLSIチップの平面図である。

【符号の説明】

１…CCDカメラ ２…ウェハ ３…ステージ ４
…ダイクロイックミラー ９…検出画像 １０…合成画像 １１…発光点
１２…発光ウェハマップ １９…仮配線 ２０ゲート電極 ２１…ドレイン
２２…ゲート ２３…ソース ２３…ドレイン ２５…ゲート
２６…ソース ３１…パッド ３２…プローブ ３３…発光 ３
４、４９…正規配線 ５０…スルーホール ５１…接続領域 ５２…パッ
ド ５３…仮配線 ５４…光学顕微鏡 ５５…プローブカード ５６…
オートプローバ ６３…仮配線 ６４…スクライブ配線 ６６…レ
ンズ ６７…発光 ６８…プローバ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 21/88 Ｚ 21/822 27/04 Ｔ (72)発明者 石川 誠二 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Ｆターム(参考） 2G011 AA01 AC00 AE03 2G032 AA00 AD00 AE06 AE08 AE09 AE10 AF07 AL00 4M106 AA01 AD01 AD10 BA01 BA14 CA70 DA15 DD08 DH12 DJ15 5F033 HH11 JJ11 KK01 MM02 QQ37 QQ48 VV01 VV07 VV12 XX33 XX34 XX37 5F038 CA13 CD10 CD18 DT11 DT18 DT19 EZ20

Claims (9)

【特許請求の範囲】
1. 【請求項１】半導体デバイスの製造工程において、ゲー
   ト電極形成後の配線工程で、トランジスタ特性を検査す
   るための仮配線を敷設し、電気特性解析、発光解析を実
   施し、不良トランジスタの位置を特定し、解析した情報
   に基づいて工程の進行を制御することを特徴とする半導
   体デバイスの製造方法。
2. 【請求項２】半導体デバイスの製造工程において、ゲー
   ト電極形成後の配線工程で、トランジスタ特定を検査す
   るための仮配線を敷設し、電気特性解析、発光解析を実
   施した後、該仮配線を除去し、正規配線を敷設して、配
   線工程を進めることを特徴とする半導体デバイスの製造
   方法。
3. 【請求項３】半導体デバイスの製造工程において、ゲー
   ト電極形成後の配線工程で、トランジスタ特定を検査す
   るための仮配線を敷設し、電気特性解析、発光解析を実
   施し、不良トランジスタの分布状況または数量を予め設
   定した評価基準に対照してトランジスタ製造工程のプロ
   セスモニタ・判定を行うことを特徴とする半導体デバイ
   スの製造方法。
4. 【請求項４】銅ダマシンプロセスにおいて、層間絶縁膜
   に形成するスルーホール用穴と配線用溝の上に、上記仮
   配線用溝とパッド形成用凹部を形成し、全面に銅を成膜
   した後、CMPにより研磨して、仮配線とパッドを形成す
   ることを特徴とする請求項１乃至３の何れかに記載の半
   導体デバイスの製造方法。
5. 【請求項５】上記仮配線の除去をCMPプロセスで実施す
   ることを特徴とする請求項１乃至３の何れかに記載の半
   導体デバイスの製造方法。
6. 【請求項６】半導体デバイスの製造方法であって、ゲー
   ト電極形成工程と配線工程とを経た半導体デバイスに対
   して発光解析を行って発光位置と発光スペクトルの情報
   を得、該情報に基づいて発光の原因がトランジスタ系に
   あるのか配線系に有るのかを推定し、前記トランジスタ
   系に原因があると推定した場合には、前記発光の原因を
   弁別することを特徴とする半導体デバイスの製造方法。
7. 【請求項７】半導体デバイスの製造方法であって、ゲー
   ト電極形成工程と配線工程とを経た半導体デバイスの複
   数のチップに対して同時に発光解析を行って前記複数の
   チップの夫々のチップ内での発光位置と発光スペクトル
   の情報を得、該情報に基づいて発光の原因がトランジス
   タ系にあるのか配線系に有るのかを推定し、前記トラン
   ジスタ系に原因があると推定した場合には、前記発光の
   原因を弁別することを特徴とする半導体デバイスの製造
   方法。
8. 【請求項８】半導体デバイスの製造方法であって、ゲー
   ト電極形成工程と配線工程とを経た半導体デバイスに対
   して発光解析のために所望の電圧を印加し、該電圧の印
   加により発光した前記半導体デバイスを複数の波長に分
   離し撮像して前記複数の波長毎の画像を得、該複数の波
   長毎の画像を合成して合成画像を作成し、該合成画像に
   各発光位置ごとの発光スペクトル情報を付加した情報を
   出力することを特徴とする半導体デバイスの製造方法。
9. 【請求項９】前記出力された情報に基づいて前記半導体
   デバイスの発光原因を弁別し、該弁別した情報に基づい
   て半導体デバイスの製造ラインを制御することを特徴と
   する請求項８記載の半導体デバイスの製造方法。