CN109216220B - 半导体器件的缺陷结构定位方法 - Google Patents

半导体器件的缺陷结构定位方法 Download PDF

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Abstract

本发明涉及一种半导体器件的缺陷结构定位方法。定位方法包括：对待测半导体器件进行电学测试，获取第一电性曲线；根据所述第一电性曲线获取缺陷结构所在的异常层；去除位于所述异常层上的部分叠层结构；其中，所述部分叠层结构与所述异常层之间保留预设层数的中间层；采用亮点定位获取所述缺陷结构所在的目标位置区域；对所述缺陷结构进行剖面分析。上述定位方法通过去除位于所述异常层上的部分叠层结构，就可以避免或减轻位于所述异常层上的部分叠层结构(上层结构)对后续的亮点定位分析造成的影响，进而提高缺陷结构定位的精确度，提高分析成功率。

Description

半导体器件的缺陷结构定位方法
技术领域
本发明涉及半导体技术领域，特别是涉及半导体器件的缺陷结构定位方法。
背景技术
晶片允收测试(Wafer Acceptance Test，WAT)的失效分析的一般方法是根据测试条件通过电性量测设备直接在最外金属层量测电性曲线，确定失效后通过缺陷结构定位设备定位出异常区域，然后通过反应离子刻蚀(Reactive Ion Etcher，RIE)和化学腐蚀方法，层层平面剥离至异常层次，观察异常缺陷结构表面形貌或者使用聚焦离子束(Focus IonBeam，FIB)直接针对亮点位置做剖面观察。
该方法在分析特征尺寸较大、金属布线较少的WAT样品(小于三层)时，能够对异常缺陷结构准确定位及发现失效原因。但在分析金属布线较多或上层有假金属层而真正的缺陷结构位于下层结构的样品时，会发生缺陷结构定位失败或偏离。
发明内容
基于此，有必要针对缺陷结构定位不准确问题，提供一种能够准确定位缺陷结构位置的。
一种半导体器件的缺陷结构定位方法，包括：
对待测半导体器件进行电学测试，获取第一电性曲线；
根据所述第一电性曲线获取缺陷结构所在的异常层；
去除位于所述异常层上的部分叠层结构；其中，所述部分叠层结构与所述异常层之间保留预设层数的中间层；
采用亮点定位获取所述缺陷结构所在的目标位置区域；
对所述缺陷结构进行剖面分析。
上述半导体器件的缺陷结构定位方法在不增加成本的情况下，去除位于所述异常层上的部分叠层结构；其中，所述部分叠层结构与所述异常层之间保留预设层数的中间层，就可以避免或减轻位于所述异常层上的部分叠层结构(上层结构)对后续的亮点定位分析造成的影响，进而提高缺陷结构定位的精确度，提高分析成功率。
在其中一个实施例中，所述采用亮点定位获取所述缺陷结构所在的目标位置区域之前，还包括：
对所述中间层进行电学测试，获取第二电性曲线；
判断所述第二电性曲线是否与所述第一电性曲线一致；
若所述第二电性曲线与所述第一电性曲线一致，则进行亮点定位并判断所述亮点是否集中，若不集中则去除位于所述异常层上的部分所述中间层。
在其中一个实施例中，所述去除位于所述异常层上的部分中间层之后，还包括：
对保留的所述中间层进行电学测试，获取第三电性曲线；
判断所述第三电性曲线是否与所述第一电性曲线一致，若一致，则进行所述采用亮点定位获取所述缺陷结构所在的目标位置区域的步骤。
在其中一个实施例中，所述去除位于所述异常层上的部分叠层结构，包括：
采用等离子刻蚀去除所述叠层结构中最外层的钝化层；
采用手动平面抛光的方式逐层剥离所述叠层结构中且位于所述钝化层下方的多层交错叠加的介质层和金属层。
在其中一个实施例中，采用手动平面抛光的方式逐层剥离所述叠层结构中且位于所述钝化层下方的多层交错叠加的介质层和金属层，包括：
调整施加给所述待测半导体器件的压力值与施压位置。
在其中一个实施例中，所述预设层数的层数范围为2～4层。
在其中一个实施例中，所述采用亮点定位获取所述缺陷结构所在的目标位置区域，包括：
采用发光显微镜或光致阻值变化显微镜定位出所述缺陷结构的目标位置区域。
在其中一个实施例中，所述对所述缺陷结构进行剖面分析，包括：
采用聚焦离子束对所述缺陷结构进行剖面分析。
在其中一个实施例中，所述半导体器件为包括多层金属层以及连通相邻两层所述金属层之间的通孔链。
附图说明
图1为一个实施例中半导体器件的缺陷结构定位方法的流程图；
图2为一个实施例中刻蚀去除位于所述异常层上的部分叠层结构且保留所述测试单元的流程图；
图3为一个实施例中的第一电性曲线图；
图4为另一个实施例中半导体器件的缺陷结构定位方法的流程图；
图5A为一个实施例中亮点定位的示意图；
图5B为图5A的局部放大图；
图6A为一个实施例中缺陷结构的剖面示意图；
图6B为图6A的局部放大图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
一种半导体器件的缺陷结构定位方法中的半导体器件可以为具有三层以上甚至达到七八层金属层的WAT半导体器件，其WAT半导体器件的测试结构可以为晶体管(NMOS/PMOS)，也可以为任意层次的金属层(metal1、metal2等)，其中，任意相邻两层金属层之间可以设有多晶硅条(poly line)、接触孔链(Contact chain)、或通孔链(via chain)等。
如图1所示的为半导体器件的缺陷结构定位方法的流程图。半导体器件的缺陷结构定位方法包括如下步骤：
步骤S110：对待测半导体器件进行电学测试，获取第一电性曲线。
在一个实施例中，其待测半导体器件为具有多层金属层。测试结构包括两个测试焊盘以及与所述测试焊盘对应连续设置的连通任意相邻金属层之间的接触孔结构。其中，第一测试焊盘作为输入端，施加扫面偏置电压；第二测试焊盘作为输出端接地，以形成电流回路。根据测试条件通过电性量测设备(如Angilent B1500)对该测试单元进行电学测试，获取第一电性曲线。
步骤S120：根据所述第一电性曲线获取缺陷结构所在的异常层。
参考图2，第一电性曲线包括电流测试线(A)和每一个接触孔的接触电阻测试值(B)。通过比较第一电性曲线和预设的通孔链上每一个通孔的接触电阻规范值，若第一电性曲线中的电流测试线不是直线或者接触电阻测试值与接触电阻规范值的不一致，则可以判断其待测半导体器件失效。同时，还可以根据与接触电阻规范值的不一致的接触电阻测试值判断出导致该半导体器件失效的缺陷结构所在的层次，将缺陷结构所在的层次定义为异常层。也即，根据第一电性曲线获取缺陷结构所在的异常层。其中，缺陷结构的数量可能为一个，也可以为多个，其所有缺陷结构都位于异常层。
步骤S130：去除位于所述异常层上的部分叠层结构；其中，所述部分叠层结构与所述异常层之间保留预设层数的中间层。
刻蚀去除位于异常层上方的部分叠层结构，去除部分叠层结构后，还保留位于异常层上方的中间层结构。其中，中间层结构的层数范围的范围为2～4层。在一个实施例中，去除部分叠层结构后，还保留位于异常层上方的2层中间层结构。通过保留位于异常层上方的中间层结构，可以避免刻蚀过程中对缺陷结构造成破坏，起到保护作用。
参考图3，进一步地，所述去除位于所述异常层上的部分叠层结构，包括：
步骤S131：采用等离子刻蚀去除所述叠层结构中最外层的钝化层。
在一个实施例中，多数叠层结构中最外层为钝化层，钝化层可以避免外界环境湿气干扰内部器件。其中，钝化层可以为氮化硅层和/或二氧化硅层。
步骤S133：采用手动平面抛光的方式逐层剥离所述叠层结构中且位于所述钝化层下方的多层交错叠加的介质层和金属层。
其位于钝化层下方的叠层结构为介质层和金属层的交错叠加层。相邻两层金属层之间需要连通的地方就会设置相应的接触孔，不需要连通的区域则会通过设置介质层隔离。由于等离子刻蚀中缺乏可以使金属层(铝层Al)和介质层(二氧化硅层)发生反应的气体，同时，湿法刻蚀中用到的强化学试剂容易通过接触孔或介质缝隙就会渗透侵蚀下层需要保留的器件结构。因此，选择手动平面抛光的方式逐层剥离所述叠层结构中且位于所述钝化层下方的多层交错叠加的介质层和金属层。
具体地，采用手动平面抛光的方式逐层剥离所述叠层结构中且位于所述钝化层下方的多层交错叠加的介质层和金属层，包括：
将特制的抛光绒布粘贴于会自动旋转的抛光台盘上，将待磨抛光样品的正面朝下放在绒布上，倒入适量硅石抛光悬浮液(弱腐蚀性)，设置合适的转速后启动抛光台，用食指指尖按住样品背面，加大了样品与绒布之间的摩擦力，避免剥层过程中的样品移位。为了抛光面的均匀性和平整度，平面抛光过程中需要不断微调按压样品背面的压力值(力度)和施压位置。
在一个实施例中，在层层剥离去除叠层结构的过程中，还需要保留测试结构，也即，使保留的中间层的最外层为金属层，该金属层可以作为测试焊盘，同时保留与所述测试焊盘对应连续设置的连通任意相邻金属层之间的接触孔结构，为后续的多次对待测半导体器件进行电学测试奠定基础。
步骤S140：采用亮点定位获取所述缺陷结构所在的目标位置区域。
由于步骤S130中，通过去除位于所述异常层上的部分叠层结构之后采用亮点定位分析，其亮点集中，进而可以准确的定位出缺陷结构所致的目标位置区域。
步骤S150：对所述缺陷结构进行剖面分析。
进一步的，可以对缺陷结构所在的目标位置区域进行剖面分析，发现导致半导体器件失效的异常缺陷结构。通过去除位于所述异常层上的部分叠层结构在对缺陷结构进行剖面分析时，所需要剖开的样品的层数少，易于进行剖面分析。
上述半导体器件的缺陷结构定位方法在不增加成本的情况下，刻蚀去除位于所述异常层上的部分叠层结构；其中，所述部分叠层结构与所述异常层之间保留预设层数的中间层，就可以避免或减轻位于所述异常层上的部分叠层结构(上层结构)对后续的亮点定位分析造成的影响，进而提高缺陷结构定位的精确度，提高分析成功率。上述半导体器件的缺陷结构定位方法尤其适用于具有多金属层且缺陷结构位于样品下层的半导体器件。
在一个实施例中，采用亮点定位获取所述缺陷结构所在的目标位置区域之前，还包括如下步骤：
步骤S411：对所述中间层进行电学测试，获取第二电性曲线。
刻蚀去除位于所述异常层上的部分叠层结构后，对保留位于异常层上方的中间层进行电学测试，获取第二电性曲线。
步骤S412：判断所述第二电性曲线是否与所述第一电性曲线一致。
根据获取的第二电性曲线与第一电性曲线进行比较，进而判断两者是否一致。若一致，则执行步骤S413，进行亮点定位并判断所述亮点是否集中。若亮点不集中，则执行步骤S414，去除位于所述异常层上的部分所述中间层。若亮点集中，则执行步骤S415，获取所述缺陷结构所在的目标位置区域。判断亮点是否集中也可以理解为判断亮点的聚焦度。当亮点的聚焦度大于预设值时，则表明亮点集中，当亮点的聚焦度小于预设值时，则表明亮点不集中。一个亮点对应一个缺陷结构，多个亮点对应多个缺陷结构，由于所有的缺陷结构位于同一异常层，即一个或多个亮点的聚焦度相同。
其中，去除位于所述异常层上的部分所述中间层可以采用手动平面抛光的方式逐层剥离。在一个实施例中，若位于异常层上的叠层结构的层数比较多，可以多次重复步骤S412～步骤S415，直到仅保留一层中间层结构为止，或者完全去除位于异常层上方的所有叠层结构。
若第二电性曲线与第一电性曲线不一致，则表明在刻蚀过程中损坏了缺陷结构。通过对比第一电性曲线和第二电性曲线，可以确定刻蚀过程中是否损坏缺陷结构，提高定位分析的效率。
进一步地，所述去除位于所述异常层上的部分中间层之后，还包括：
步骤S416：对保留的所述中间层进行电学测试，获取第三电性曲线。
每一次刻蚀去除位于异常层上方的部分中间层之后，都对刻蚀后的样品进行电学测试，也即，获取第三电性曲线。
步骤S417：判断所述第三电性曲线是否与所述第一电性曲线一致，若一致，则执行步骤S140：采用亮点定位获取所述缺陷结构的目标位置区域。若第三电性曲线与第一电性曲线不一致，则表明在刻蚀过程中损坏了缺陷结构。通过对比第三电性曲线和第一电性曲线，可以确定刻蚀过程中是否损坏缺陷结构，提高定位分析的效率。
采用亮点定位获取所述缺陷结构所在的目标位置区域的具体步骤包括：采用发光显微镜或光致阻值变化显微镜定位出所述缺陷结构的目标位置区域。
参考图5A和图5B，在一实施例中，可以采用发光显微镜技术定位出所述缺陷结构的目标位置区域，如图中椭圆方框所示。光发射显微镜(Emission Microscopy，EMMI)具有非破坏性和快速精准定位的特性，利用的是半导体发光原理(半导体在各类外界激发下，如电激发，电子在能带内或不同能带间发生跃迁时会有光子的发射)，通过光子探测器来，如Si-CCD(Silicon-Charge Coupled Device，硅电荷耦合器件)，检测产生光电效应的区域。由于在硅片上发生损坏的部位，通常会发生不断增长的电子-空穴再结合而产生强烈的光子辐射。因而这些区域可以通过光发射显微镜技术检测到。
在一实施例中，还可以采用光致阻抗变化技术定位出所述缺陷结构的目标位置区域。光致阻抗变化技术(Optical Beam Induced Resistance Change，OBIRCH)是利用激光束感应材料电阻率变化的测试技术。对不同材料经激光束扫描可测得不同的材料阻值的变化；对于同一种材料若材料由于某种因素导致变性后，同样也可测得这一种材质电阻率的变化，电阻率变化引起电流变化或电压变化，这个变化会被设备记录，缺陷结构处电阻特性往往变化更敏感，从而定位出缺陷结构位置。
在一个实施例中，对所述缺陷结构进行剖面分析，包括：采用聚焦离子束进行剖面分析，参考图6A和图6B。聚焦离子束(Focused Ion Beam，FIB)用聚焦后的镓正离子束作为入射粒子(或叫一次离子)撞击样品表面，会形成二次离子、二次电子等，再通过收集二次电子成像。聚焦离子束的微细精准切割结合扫描电子显微镜高分辨率成像就可以很好的解决剖面问题。聚焦离子束对被剖面的集成电路没有限制，定位精度可以达到0.1um以下，同时剖面过程中集成电路受到的应力很小，完整地保存了集成电路，使得检测结果更加准确。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体器件的缺陷结构定位方法，包括：
对待测半导体器件进行电学测试，获取第一电性曲线；
根据所述第一电性曲线获取缺陷结构所在的异常层；
去除位于所述异常层上的部分叠层结构；其中，所述部分叠层结构与所述异常层之间保留预设层数的中间层；
采用亮点定位获取所述缺陷结构所在的目标位置区域；
对所述缺陷结构进行剖面分析；其中，所述采用亮点定位获取所述缺陷结构所在的目标位置区域之前，还包括：
对所述中间层进行电学测试，获取第二电性曲线；
判断所述第二电性曲线是否与所述第一电性曲线一致；
若所述第二电性曲线与所述第一电性曲线一致，则进行亮点定位并判断所述亮点是否集中，若不集中则去除位于所述异常层上的部分所述中间层；所述去除位于所述异常层上的部分中间层之后，还包括：
对保留的所述中间层进行电学测试，获取第三电性曲线；
判断所述第三电性曲线是否与所述第一电性曲线一致，若一致，则进行所述采用亮点定位获取所述缺陷结构所在的目标位置区域的步骤。
2.根据权利要求1所述的半导体器件的缺陷结构定位方法，其特征在于，
当亮点的聚焦度大于预设值时，则所述亮点集中；
当亮点的聚焦度小于预设值时，则所述亮点不集中。
3.根据权利要求1所述的半导体器件的缺陷结构定位方法，其特征在于，所述去除位于所述异常层上的部分叠层结构，包括：
采用等离子刻蚀去除所述叠层结构中最外层的钝化层；
采用手动平面抛光的方式逐层剥离所述叠层结构中且位于所述钝化层下方的多层交错叠加的介质层和金属层。
4.根据权利要求3所述的半导体器件的缺陷结构定位方法，其特征在于，采用手动平面抛光的方式逐层剥离所述叠层结构中且位于所述钝化层下方的多层交错叠加的介质层和金属层，包括：
调整施加给所述待测半导体器件的压力值与施压位置。
5.根据权利要求1所述的半导体器件的缺陷结构定位方法，其特征在于，所述预设层数的层数范围为2~4层。
6.根据权利要求1所述的半导体器件的缺陷结构定位方法，其特征在于，所述采用亮点定位获取所述缺陷结构所在的目标位置区域，包括：
采用发光显微镜定位出所述缺陷结构的目标位置区域。
7.根据权利要求1所述的半导体器件的缺陷结构定位方法，其特征在于，所述采用亮点定位获取所述缺陷结构所在的目标位置区域，包括：
采用光致阻值变化显微镜定位出所述缺陷结构的目标位置区域。
8.根据权利要求1所述的半导体器件的缺陷结构定位方法，其特征在于，所述对所述缺陷结构进行剖面分析，包括：
采用聚焦离子束对所述缺陷结构进行剖面分析。
9.根据权利要求1所述的半导体器件的缺陷结构定位方法，其特征在于，所述半导体器件为包括多层金属层以及连通相邻两层所述金属层之间的通孔链。
10.根据权利要求3所述的半导体器件的缺陷结构定位方法，其特征在于，所述去除位于所述异常层上的部分叠层结构，还包括：
保留的所述中间层的最外层为金属层，所述金属层作为测试焊盘；同时保留与所述测试焊盘对应连续设置的连通任意相邻金属层之间的接触孔结构。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110504181B (zh) * 2019-08-26 2022-03-18 上海华力集成电路制造有限公司 正交通孔链测试结构开路失效的分析方法
CN110672948B (zh) 2019-09-29 2021-04-20 云谷（固安）科技有限公司 触控面板检测设备和系统
CN116106728B (zh) * 2023-04-13 2023-08-04 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） GaAs集成电路的MIM电容器的失效定位方法和装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102928764A (zh) * 2011-08-12 2013-02-13 上海华虹Nec电子有限公司 定位半导体芯片长距离金属线间缺陷的方法
JP2014103154A (ja) * 2012-11-16 2014-06-05 Renesas Electronics Corp 半導体装置の検査方法及び半導体装置の製造方法
CN104483615A (zh) * 2014-12-24 2015-04-01 上海华虹宏力半导体制造有限公司 沟槽栅mos器件缺陷验证方法
CN105699875A (zh) * 2016-01-15 2016-06-22 工业和信息化部电子第五研究所 多层铜互连布线结构的检测方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102928764A (zh) * 2011-08-12 2013-02-13 上海华虹Nec电子有限公司 定位半导体芯片长距离金属线间缺陷的方法
JP2014103154A (ja) * 2012-11-16 2014-06-05 Renesas Electronics Corp 半導体装置の検査方法及び半導体装置の製造方法
CN104483615A (zh) * 2014-12-24 2015-04-01 上海华虹宏力半导体制造有限公司 沟槽栅mos器件缺陷验证方法
CN105699875A (zh) * 2016-01-15 2016-06-22 工业和信息化部电子第五研究所 多层铜互连布线结构的检测方法

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