KR20130127711A

KR20130127711A - 가상 결함 주소 생성 시스템, 리던던시 분석 시뮬레이션 시스템, 및 그 방법

Info

Publication number: KR20130127711A
Application number: KR1020120051438A
Authority: KR
Inventors: 오윤나; 백필규; 윤덕구
Original assignee: 삼성전자주식회사
Priority date: 2012-05-15
Filing date: 2012-05-15
Publication date: 2013-11-25
Also published as: JP2013239227A; US20130311831A1; TW201347064A; CN103425814A

Abstract

가상 결함 주소 생성 시스템이 제공된다. 가상 결함 주소 생성 시스템은, 제1 웨이퍼에 포함된 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 제1 결함 비트맵으로부터 산정된, 각 결함 레벨에 따른 결함 패턴의 발생 확률 분포가 저장된 저장부, 및 제2 웨이퍼에 존재하는 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 제2 결함 비트맵을 제공받고, 저장부에 저장된 상기 확률 분포를 이용하여 제2 웨이퍼에 포함된 결함에 대한 가상(virtual) 결함 주소를 생성하는 가상 결함 주소 생성 모듈을 포함한다.

Description

가상 결함 주소 생성 시스템, 리던던시 분석 시뮬레이션 시스템, 및 그 방법{Vitual fail address generation system, redundancy analysis simulation system, and method thereof}

본 발명은 가상 결함 주소 생성 시스템, 리던던시 분석 시뮬레이션 시스템, 및 그 방법에 관한 것이다.

반도체 장치를 제조하는 과정은 설계, 제조, 패키징, 및 테스트 단계를 포함한다. 테스트 과정은 일반적으로 패키징 전후를 기준으로 상이한 방법 및 장치에 의하여 진행된다. 그런데, 반도체 장치의 집적도가 높아짐에 따라 제조 과정에서 발생하는 결함이 증가할 수 있다. 따라서, 패키징 이후에 테스트를 통하여 반도체 장치 내에 포함된 결함을 판단하게 되는 경우, 불량 웨이퍼를 패키징 함에 따른 비용이 증가될 수 있다. 이를 해결하기 위한 하나의 방법은, 웨이퍼 상태에서 미리 테스트를 진행함으로써 불량 웨이퍼에 대한 패키징 비용을 절감하는 것이다.

이렇게 웨이퍼 상테에서 테스트를 진행하여 결함으로 판단된 셀은, 소정 리던던시 스킴(redundancy scheme)에 따라 리던던시 셀로 교체됨으로써 리페어된다. 따라서, 웨이퍼 대한 리던던시 스킴은 웨이퍼의 수율에 큰 영향을 주는 요소가 된다. 이에 따라, 웨이퍼의 수율을 최대화 시킬 수 있는 리던던시 스킴을 디자인하는 방법에 대한 연구가 활발하게 진행되고 있다.

웨이퍼의 수율을 최대화 시킬 수 있는 리던던시 스킴을 디자인하기 위한 하나의 방법으로, 리던던시 분석 시뮬레이션을 들 수 있다. 일반적으로, 이러한 리던던시 분석 시뮬레이션을 수행하기 위해서는, 리던던시 분석 알고리즘과, 웨이퍼에 대한 형상(configuraion) 정보와, 웨이퍼에 포함된 결함에 대한 실제(actual) 결함 주소가 필요하다.

그런데, 이 중 웨이퍼에 포함된 결함에 대한 실제 결함 주소는 테스트 장비로부터 이를 얻어내는데 많은 시간과 비용이 발생된다. 따라서, 보다 작은 비용으로 리던던시 분석 시뮬레이션을 수행할 수 있는 방법에 대한 연구가 필요하다.

본 발명이 해결하고자 하는 기술적 과제는, 결함 비트맵(FBM; Fail Bit Map)의 각 결함 레벨에 따른 결함 패턴의 발생 확률 분포를 산정하는 결함 분포 생성 시스템을 제공하는 것이다.

본 발명이 해결하고자 하는 다른 기술적 과제는, 상기 결함 분포 생성 시스템이 생성한 확률 분포를 이용하여, 웨이퍼에 포함된 결함에 대한 가상(virtual) 결함 주소를 생성하는 가상 결함 주소 생성 시스템을 제공하는 것이다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, 상기 가상 결함 주소 생성 시스템이 생성한 가상 결함 주소를 이용함으로써, 저비용으로 리던던시 분석 시뮬레이션을 수행할 수 있는 리던던시 분석 시뮬레이션 시스템을 제공하는 것이다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, 상기 리던던시 분석 시뮬레이션 시스템에 의해 업데이트된 리던던시 스킴을 바탕으로, 웨이퍼에 포함된 결함에 대한 테스트와 리페어를 수행할 수 있는 웨이퍼 테스트 시스템을 제공하는 것이다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, 결함 비트맵의 각 결함 레벨에 따른 결함 패턴의 발생 확률 분포를 이용하여, 웨이퍼에 포함된 결함에 대한 가상 결함 주소를 생성하는 가상 결함 주소 생성 방법을 제공하는 것이다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, 상기 가상 결함 주소 생성 방법을 이용함으로써, 저비용으로 리던던시 분석 시뮬레이션을 수행할 수 있는 리던던시 분석 시뮬레이션 방법을 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 결함 분포 생성 시스템은, 반도체 장치에 포함된 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 결함 비트맵과, 반도체 장치에 포함된 결함에 대한 결함 주소를 제공받고, 결함 비트맵의 각 픽셀에 결함 주소를 매핑하는 결함 주소 매핑 모듈, 결함 주소 매핑 모듈로부터 결함 주소가 매핑된 각 픽셀 제공받고, 이를 분석하여 각 픽셀에 포함된 결함을 미리 정해진(predetermined) 결함 패턴으로 분류하는 결함 패턴 분석 모듈, 및 결함 패턴 분석 모듈의 분류 결과를 바탕으로, 각 결함 레벨에 따른 결함 패턴의 발생 확률 분포를 산정하는 결함 분포 산정 모듈을 포함한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 가상 결함 주소 생성 시스템은, 제1 웨이퍼에 포함된 실제(actual) 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 제1 결함 비트맵으로부터 산정된, 각 결함 레벨에 따른 결함 패턴의 발생 확률 분포가 저장된 저장부, 및 제2 웨이퍼에 존재하는 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 제2 결함 비트맵을 제공받고, 저장부에 저장된 상기 확률 분포를 이용하여 제2 웨이퍼에 포함된 결함에 대한 가상(virtual) 결함 주소를 생성하는 가상 결함 주소 생성 모듈을 포함한다.

상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 리던던시 분석 시뮬레이션 시스템은, 반도체 장치에 포함된 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 결함 비트맵 제공받고, 각 결함 레벨에 따른 결함 패턴의 발생 확률 분포를 이용하여 반도체 장치에 포함된 결함에 대한 가상 결함 주소를 생성하는 가상 결함 주소 생성 시스템, 및 가상 결함 주소 생성 시스템으로부터 가상 결함 주소를 제공받아 반도체 장치의 리던던시 스킴(scheme)에 대한 분석과 시뮬레이션을 수행하는 리던던시 분석 시뮬레이터를 포함한다.

상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 웨이퍼 테스트 시스템은, 제1 웨이퍼에 포함된 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 결함 비트맵을 제공받고, 각 결함 레벨에 따른 결함 패턴의 발생 확률 분포를 이용하여 제1 웨이퍼에 포함된 결함에 대한 가상 결함 주소를 생성하는 가상 결함 주소 생성 시스템, 가상 결함 주소 생성 시스템으로부터 가상 결함 주소를 제공받아 제1 웨이퍼의 리던던시 스킴(scheme)에 대한 분석 및 시뮬레이션을 수행하고, 시뮬레이션 결과를 바탕으로 제1 웨이퍼의 리던던시 스킴을 업데이트하는 리던던시 분석 시뮬레이션 시스템, 및 제1 웨이퍼와 동일한 특성을 공유하는 제2 웨이퍼를 제공받고, 업데이트된 리던던시 스킴을 바탕으로 제2 웨이퍼에 포함된 결함에 대한 테스트와 리페어를 수행하는 테스트-리페어 모듈을 포함한다.

상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 가상 결함 주소 생성 방법은, 제1 반도체 장치에 포함된 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 제1 결함 비트맵과, 제1 반도체 장치에 포함된 결함에 대한 결함 주소를 제공하고, 결함 주소를 이용하여 제1 결함 비트맵의 각 픽셀에 포함된 결함을 미리 정해진(predetermined) 결함 패턴으로 분류하고, 분류 결과를 바탕으로 각 결함 레벨에 따른 상기 결함 패턴의 발생 확률 분포를 산정하고, 제2 반도체 장치에 포함된 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 제2 결함 비트맵을 제공하고, 제2 결함 비트맵과 산정된 확률 분포를 이용하여 제2 반도체 장치에 포함된 결함에 대한 가상(virtual) 결함 주소를 생성하는 것을 포함한다.

상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 리던던시 분석 시뮬레이션 방법은, 제1 반도체 장치에 포함된 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 제1 결함 비트맵을 제공하고, 제1 반도체 장치에 포함된 결함에 대한 실제(actual) 결함 주소를 제공하고, 제1 결함 비트맵의 각 픽셀에 실제 결함 주소를 매핑하고, 실제 결함 주소가 매핑된 각 픽셀을 분석하여 각 픽셀에 포함된 결함을 그 배치 형태에 따라 제1 내지 제j(여기서, j는 자연수) 결함 패턴으로 분류하고, 분류 결과를 바탕으로 각 결함 레벨에 따른 제1 내지 제j 결함 패턴의 발생 횟수에 관한 확률 분포를 산정하고, 제1 반도체 장치와 동일한 특성(charicteristic)을 공유하는 제2 반도체 장치에 포함된 결함을 표시한 제2 결함 비트맵을 제공하고, 산정된 확률 분포를 이용하여 제2 결함 비트맵으로부터 제2 반도체 장치에 포함된 결함에 대한 가상(virtual) 결함 주소를 생성하고, 생성된 가상 결함 주소를 이용하여 제2 반도체 장치의 리던던시 스킴(scheme)에 대한 분석과 시뮬레이션을 수행하는 것을 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 결함 분포 생성 시스템의 블록도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 결함 분포 생성 시스템의 동작을 설명하기 위한 도면들이다.
도 8은 본 발명의 일 실시예에 따른 가상 결함 주소 생성 시스템의 블록도이다.
도 9는 본 발명의 일 실시예에 따른 리던던시 분석 시뮬레이션 시스템의 블록도이다.
도 10은 본 발명의 일 실시예에 따른 웨이퍼 테스트 시스템의 블록도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 구성도를 참고하여 설명될 것이다. 따라서, 제조 기술 등에 의해 구성도의 형태나 구조가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 그로부터 변형된 형태도 포함하는 것이다. 즉, 도시된 구성은 본 발명의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하, 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 결함 분포 생성 시스템에 대해 설명하도록 한다.

도 1은 본 발명의 일 실시예에 따른 결함 분포 생성 시스템의 블록도이다. 도 2 내지 도 7은 본 발명의 일 실시예에 따른 결함 분포 생성 시스템의 동작을 설명하기 위한 도면들이다.

본 실시예에서 '모듈'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미할 수 있으며, 각 '모듈'은 특정한 역할들을 수행할 수 있다. 그렇지만 각 '모듈'이 소프트웨어 또는 하드웨어에 한정되는 것만은 아니다. 각 '모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 각 구성요소들과 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '모듈'들로 결합되거나 추가적인 구성요소들과 '모듈'들로 더 분리될 수 있다.

또한, 이하에서는 본 발명의 일 실시예에 따른 반도체 장치의 일 예로, 복수의 메모리 칩이 배치된 웨이퍼를 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.

먼저, 도 1을 참조하면, 결함 분포 생성 시스템(100)은, 결함 주소 매핑 모듈(10), 결함 패턴 분석 모듈(20), 및 결함 분포 산정 모듈(30)을 포함할 수 있다.

결함 주소 매핑 모듈(10)은, 웨이퍼에 대한 구조(structure) 정보(2)와, 웨이퍼에 포함된 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 결함 비트맵(FBM; Fail Bit Map)(4)과, 웨이퍼에 포함된 결함에 대한 실제(actual) 결함 주소(fail address)(6)를 제공받고, 결함 비트맵(4)의 각 픽셀에 결함 주소(6)를 매핑(mapping)할 수 있다.

구체적으로 도 2를 참조하면, 테스트 장비(도 8의 130) 등을 통해 결함 주소 매핑 모듈(10)에 제공되는 결함 비트맵(4)에는, 복수의 픽셀(PX)을 포함될 수 있다. 이러한 픽셀(PX)은 예를 들어, 도시된 것과 같이 a×b개가 존재할 수 있다. 여기서, 일정 개수의 픽셀은 웨이퍼(도 11의 1000)에 배치된 하나의 메모리 칩(도 11의 1001)에 대응될 수 있다. 예를 들어, 웨이퍼 상에 10×10개의 메모리 칩이 배치되었다고 가정하고, 하나의 칩은 2×2개의 픽셀(PX)로 표현된다고 가정하면, 전체 웨이퍼에 포함된 결함에 대한 결함 비트맵(4)은 20×20개의 픽셀(PX)로 표현될 수 있다.

결함 비트맵(4)의 각 픽셀(PX)은, 대응되는 영역의 웨이퍼 내에 포함된 결함 수에 따라 서로 다른 결함 레벨(G1~Gi) 중 어느 하나를 가질 수 있다. 예를 들어, 하나의 픽셀(PX)이 웨이퍼(도 11의 1000) 상에 배치된 하나의 메모리 칩(도 11의 1001)에 대응된다면, 하나의 픽셀(PX)은 하나의 메모리 칩(도 11의 1001)에 포함된 결함의 수에 따라 서로 다른 결함 레벨(G1~Gi) 중 어느 하나를 가질 수 있다. 이 때, 대응되는 영역의 웨이퍼 내에 포함된 결함 수가 증가할수록 각 픽셀(PX)이 갖는 결함 레벨(G1~Gi)은 증가할 수 있다. 즉, 도시된 제2 결함 레벨(G2)을 갖는 픽셀(PX)은, 제1 결함 레벨(G1)을 갖는 픽셀(PX)보다 그 내부에 포함된 결함 수가 많을 수 있다.

결함 주소 매핑 모듈(10)은, 이러한 결함 비트맵(4)의 각 픽셀(PX)에, 웨이퍼에 포함된 실제 결함 주소(6)를 매핑할 수 있다. 그 결과, 결함 비트맵(4)의 각 픽셀(PX)에는 도 3에 도시된 것과 같이 웨이퍼에 포함된 실제 결함 주소(6)들이 매핑되게 된다.

다시 도 1을 참조하면, 결함 패턴 분석 모듈(20)은, 결함 주소 매핑 모듈(10)로부터 결함 주소가 매핑된 각 픽셀 제공받고, 이를 분석하여 각 픽셀에 포함된 결함을 미리 정해진(predetermined) 결함 패턴(22)으로 분류한다.

본 실시예에서, 이러한 결함 패턴(22)은 예를 들어, 도 4에 도시된 것과 같이, 결함의 배치 형태에 따라 서로 구분되는 제1 내지 제11 결함 패턴(FP[0]~FP[10])을 포함할 수 있다.

도 4를 참조하면, 구체적으로 제1 결함 패턴(FP[0])은 단일 셀에 단독으로 발생된 결함을 의미하고, 제2 결함 패턴(FP[1])은 행(row) 방향으로 인접한 2개의 셀에 발생된 결함을 의미하며, 제7 결함 패턴(FP[6])은 열(column) 방향으로 인접한 2개의 셀에 발생된 결함을 의미할 수 있다.

또한, 제3 결함 패턴(FP[2])은 행 방향으로 인접한 P0개 미만의 셀에 발생된 결함을 의미하고, 제4 결함 패턴(FP[3])은 행 방향으로 인접한 P1개 미만의 셀에 발생된 결함을 의미하고, 제5 결함 패턴(FP[4])은 행 방향으로 인접한 P2개 미만의 셀에 발생된 결함을 의미하고, 제6 결함 패턴(FP[5])은 행 방향으로 인접한 P2개 이상의 셀에 발생된 결함을 의미할 수 있다.

그리고, 제8 결함 패턴(FP[7])은 열 방향으로 인접한 P0개 미만의 셀에 발생된 결함을 의미하고, 제9 결함 패턴(FP[8])은 열 방향으로 인접한 P1개 미만의 셀에 발생된 결함을 의미하고, 제10 결함 패턴(FP[9])은 열 방향으로 인접한 P2개 미만의 셀에 발생된 결함을 의미하고, 제11 결함 패턴(FP[10])은 열 방향으로 인접한 P2개 이상의 셀에 발생된 결함을 의미할 수 있다.

결함 패턴 분석 모듈(20)은, 결함 주소(6)가 매핑된 결함 비트맵(4)의 각 픽셀(PX)을 분석하여, 각 픽셀(PX)에 포함된 결함을 제1 내지 제11 결함 패턴(FP[0]~FP[10])으로 분류한다. 예를 들어, 도 5에 도시된 픽셀(PX)을 가지고 이에 대해 보다 구체적으로 설명하도록 한다. 이 때, 도 4에 도시된 P0값은 5, P1은 1로 가정한다.

도 5를 참조하면, 픽셀(PX)에는 단일 셀에 단독으로 발생된 결함이 2개 존재하므로 이 픽셀(PX)은 2개의 제1 결함 패턴(FP[0])을 포함하게 된다. 또한, 픽셀(PX)에는 행 방향으로 인접한 2개의 셀에 발생된 결함이 1개 존재하므로, 이 픽셀(PX)은 1개의 제2 결함 패턴(FP[1])을 포함하게 된다. 마지막으로, 이 픽셀(PX)은 열 방향으로 인접한 6개의 셀에 발생된 결함이 1개 존재하므로, 이 픽셀(PX)은 1개의 제9 결함 패턴(FP[8])을 포함하게 된다.

이러한 방식으로 결함 비트맵(4)의 각 픽셀(PX)에 포함된 결함을 제1 내지 제11 결함 패턴(FP[0]~FP[10])으로 분류하게 되면, 도 6에 도시된 것과 같은 결과를 얻을 수 있다.

다시 도 1을 참조하면, 결함 분포 산정 모듈(30)은, 결함 패턴 분석 모듈(20)의 분류 결과(예를 들어, 도 6 참조)를 바탕으로, 각 결함 레벨(G1~Gi)에 따른 결함 패턴(FP[0]~FP[10])(22)의 발생 확률 분포(fault distribution)를 산정한다. 구체적으로, 결함 분포 산정 모듈(30)은 결함 패턴 분석 모듈(20)의 분류 결과(예를 들어, 도 6 참조)를 바탕으로, 각 결함 레벨(G1~Gi)에 따른 결함 패턴(FP[0]~FP[10])의 발생 횟수에 관한 확률 분포를 산정할 수 있다.

더욱 구체적으로, 본 실시예에 따른 결함 분포 산정 모듈(30)은, 아래의 수학식을 통해 각 결함 레벨(G1~Gi)에 따른 결함 패턴(FP[0]~FP[10])의 발생 횟수에 관한 확률 분포를 산정할 수 있다.

<수학식>

Pr[i, j, k] = Occ[i, j, k] / ΣGi

(여기서, Pr[i, j, k]는 제i 결함 레벨(Gi)을 갖는 픽셀에서 제j 결함 패턴(FP[j-1])이 k번 발생될 확률, Occ[i, j, k]는 제i 결함 레벨(Gi)을 갖는 픽셀에서 k번의 제j 결함 패턴(FP[j-1])이 발생한 횟수, ΣGi는 결함 비트맵 내의 제i 결함 레벨(Gi)을 갖는 모든 픽셀의 수)

이러한 수학식을 통해 산정한 확률 분포의 일 예는 도 7에 도시되어 있다. 도 7을 참조하면, 결함 비트맵(4) 내의 제1 결함 레벨(G1)을 갖는 픽셀 중에서, 제1 결함 패턴(FP[0])이 1번 발생한 횟수(픽셀(PX)의 수)는 202(Occ[1, 1, 1])이므로, 결함 비트맵(4) 내의 제1 결함 레벨(G1)을 갖는 모든 픽셀 수(ΣG1)로 나눠, 결함 비트맵(4) 내의 제1 결함 레벨(G1)을 갖는 픽셀(PX)에서 제1 결함 패턴(FP[0])이 1번 발생될 확률인 0.926을 산정한다.

또한, 결함 비트맵(4) 내의 제1 결함 레벨(G1)을 갖는 픽셀 중에서, 제1 결함 패턴(FP[0])이 2번 발생한 횟수(픽셀(PX)의 수)는 9(Occ[1, 1, 2])이므로, 이를 결함 비트맵(4) 내의 제1 결함 레벨(G1)을 갖는 모든 픽셀 수(ΣG1)로 나눠, 결함 비트맵(4) 내의 제1 결함 레벨(G1)을 갖는 픽셀(PX)에서 제1 결함 패턴(FP[0])이 2번 발생될 확률인 0.041을 산정한다.

마찬가지로, 결함 비트맵(4) 내의 제1 결함 레벨(G1)을 갖는 픽셀 중에서, 제2 결함 패턴(FP[1])이 1번 발생한 횟수(픽셀(PX)의 수)는 1(Occ[1, 2, 1])이므로, 이를 결함 비트맵(4) 내의 제1 결함 레벨(G1)을 갖는 모든 픽셀 수(ΣG1)로 나눠, 결함 비트맵(4) 내의 제1 결함 레벨(G1)을 갖는 픽셀(PX)에서 제2 결함 패턴(FP[1])이 1번 발생될 확률인 0.005를 산정한다.

이와 같은 과정을 모든 결함 레벨(G1~Gi)과 모든 결함 패턴(FP[0]~FP[10])에 대해 반복하면, 도 7에 도시된 것과 같은 각 결함 레벨(G1~Gi)에 따른 결함 패턴(FP[0]~FP[10])의 발생 횟수에 관한 확률 분포를 산정할 수 있다. 이렇게 산정된 각 결함 레벨(G1~Gi)에 따른 결함 패턴(FP[0]~FP[10])의 발생 횟수에 관한 확률 분포는 필요에 따라 별도의 저장부(미도시)에 저장될 수 있다.

이하 도 8을 참조하여, 본 발명의 일 실시예에 따른 가상 결함 주소 생성 시스템 및 그 방법에 대해 설명하도록 한다.

도 8은 본 발명의 일 실시예에 따른 가상 결함 주소 생성 시스템의 블록도이다.

도 8을 참조하면, 가상 결함 주소 생성 시스템(200)은, 저장부(120)와 가상 결함 주소 생성 모듈(110)을 포함할 수 있다.

저장부(120)에는, 제1 웨이퍼에 포함된 결함을 서로 다른 결함 레벨(G1~Gi)을 갖는 복수의 픽셀로 표시한 제1 결함 비트맵(4)으로부터 산정된, 각 결함 레벨(G1~Gi)에 따른 결함 패턴(FP[0]~FP[10])의 발생 확률 분포(fault distribution)(예를 들어, 도 7)가 저장되어 있을 수 있다. 이러한 확률 분포를 산정하는 과정에 대해서는 앞서 충분히 설명한바 중복된 설명은 생략하도록 한다.

가상 결함 주소 생성 모듈(110)은, 제2 웨이퍼에 존재하는 결함을 서로 다른 결함 레벨(G1~Gi)을 갖는 복수의 픽셀로 표시한 제2 결함 비트맵(104)과, 제2 웨이퍼에 대한 구조 정보(102)를 제공받고, 저장부(120)에 저장된 확률 분포(예를 들어, 도 7 참조)을 이용하여 제2 웨이퍼에 포함된 결함에 대한 가상 결함 주소(112)를 생성할 수 있다.

이 때, 제1 웨이퍼와 제2 웨이퍼는 동일한 특성(chariteristic)을 공유하는 웨이퍼 일 수 있다. 구체적으로, 제1 웨이퍼와 제2 웨이퍼는 예를 들어, 동일한 수율(예를 들어, 80%)을 갖는 웨이퍼일 수 있다. 더욱 구체적으로, 제1 웨이퍼는 80%의 수율을 가지나 양산이 완료된 웨이퍼일 수 있고, 제2 웨이퍼는 80%의 수율을 가지나 양산이 진행 중인 웨이퍼일 수 있다.

여기서, 가상 결함 주소 생성 모듈(110)이 이러한 가상 결함 주소(112)를 생성하는 것은 앞서 설명한 결함 분포 생성 시스템(100) 동작의 역순으로 진행될 수 있다.

구체적으로 먼저, 가상 결함 주소 생성 모듈(110)은, 테스트 장비(130) 등으로부터 제2 웨이퍼에 대한 제2 결함 비트맵(104)을 제공받으면, 저장부(120)에 저장된 확률 분포를 이용하여 제2 결함 비트맵(104)의 각 픽셀에 결함 패턴(FP[0]~FP[10])을 할당한다. 이 때, 각 픽셀에 할당되는 결함 패턴(FP[0]~FP[10])의 종류 및 개수는 각 픽셀이 갖는 결함 레벨(G1~Gi)에 따라 변경될 수 있다.

예를 들어, 저장부(120)에 도 7에 도시된 확률 분포가 저장되어 있다고 가정하자. 도 7을 참조하면, 제1 결함 레벨(G1)을 갖는 픽셀에는 92.6%의 확률로 제1 결함 패턴(FP[0])이 1개 존재할 수 있고, 4.1%의 확률로 제1 결함 패턴(FP[0])이 2개 존재할 수 있다. 따라서, 가상 결함 주소 생성 모듈(110)은 제2 결함 비트맵(104)의 제1 결함 레벨(G1)을 갖는 픽셀에 대해 92.6%의 확률로 랜덤하게 제1 결함 패턴(FP[0])을 1개 할당하고, 4.1%의 확률로 랜덤하게 제1 결함 패턴(FP[0])을 2개 할당한다. 또한, 제1 결함 레벨(G1)을 갖는 픽셀에는 0.5%의 확률로 제2 결함 패턴(FP[1])이 1개 존재할 수 있으므로, 가상 결함 주소 생성 모듈(110)은 제2 결함 비트맵(104)의 제1 결함 레벨(G1)을 갖는 픽셀에 대해 0.5%의 확률로 랜덤하게 제2 결함 패턴(FP[0])을 1개 할당한다. 이와 같은 과정을 제2 결함 비트맵(104)의 모든 픽셀에 대해 수행하게 되면, 제2 결함 비트맵(104)의 각 픽셀에 포함된 가상 결함을 도 3에 도시된 것과 같이 표시할 수 있다.

이 후, 각각의 가상 결함을 제공받은 제2 웨이퍼에 대한 구조 정보(102)와 대응시키면, 제2 웨이퍼에 포함된 결함에 대한 가상 결함 주소(112)를 생성할 수 있게 된다.

다음 도 9를 참조하여, 본 발명의 일 실시예에 따른 리던던시 분석 시뮬레이션 시스템 및 그 방법에 대해 설명하도록 한다.

도 9는 본 발명의 일 실시예에 따른 리던던시 분석 시뮬레이션 시스템의 블록도이다.

도 9를 참조하면 리던던시 분석 시뮬레이션 시스템(300)은 가상 결함 주소 생성 시스템(200)과, 리던던시 분석 시뮬레이터(210)를 포함할 수 있다.

가상 결함 주소 생성 시스템(200)은 앞서 설명한 것과 같은 방법을 통해 웨이퍼에 포함된 결함에 대한 가상 결함 주소(virtual fail address)를 생성할 수 있다.

리던던시 분석 시뮬레이터(210)는, 리던던시 분석 알고리즘(redundancy alnalysis algorithm)과, 웨이퍼의 형상(configuration) 정보와, 가상 결함 주소 생성 시스템(200)으로부터 웨이퍼에 포함된 결함에 대한 가상 결함 주소(vitual fail address)를 제공받고, 이 들을 이용하여 웨이퍼에 대한 리던던시 스킴(redundancy scheme)에 대한 분석과 시뮬레이션을 수행할 수 있다. 또한, 리던던시 분석 시뮬레이터(210)는 이러한 시뮬레이션 결과를 바탕으로 웨이퍼에 대한 리던던시 스킴을 업데이트하여 이를 테스트 장비(130) 등에 다시 제공할 수 있다.

본 실시예에 따른 리던던시 분석 시뮬레이션 시스템(300)이 이처럼 가상 결함 주소를 생성하고 이를 바탕으로 리던던시 분석 시뮬레이션을 수행하는 것은 다음과 같은 이유 때문일 수 있다.

도 8 및 도 9를 참조하면, 웨이퍼의 수율에 영향을 주는 리던던시 스킴을 검증하기 위해, 리던던시 분석 시뮬레이션을 수행하기 위해서는, 웨이퍼에 포함된 결함의 실제 결함 주소(6)가 필요하다. 하지만, 이러한 실제 결함 주소(6)는 테스트 장비(130)로부터 그 것을 얻는데 많은 비용이 필요하다.

반면, 웨이퍼에 포함된 결함을 바탕으로 구성된 결함 비트맵(4, 104)은 실제 결함 주소(6)에 비해 상대적으로 적은 비용으로 획득이 가능하다. 따라서, 본 실시예와 같이 결함 비트맵(4, 104)을 근거로 웨이퍼에 포함된 결함의 가상 결함 주소(112)를 생성하고, 이를 바탕으로 리던던시 분석 시뮬레이션을 수행한다면, 적은 비용으로 효율적인 리던던시 분석 시뮬레이션을 수행할 수 있다.

이를 위해, 본 실시예에서는, 테스트 장비(130)로부터 얻을 수 있는 제1 웨이퍼(예를 들어, 수율이 80%이고 양산이 완료된 웨이퍼)에 대한 제1 결함 비트맵(4)과 제1 웨이퍼에 대한 실제 결함 주소(6)를 바탕으로, 결함 비트맵(4)의 각 결함 레벨(G1~Gi)에 따른 결함 패턴(FP[0]~FP[10])의 발생 횟수에 관한 확률 분포를 산정하고 이를 미리 저장부(120)에 저장해 둔다.

그 후, 제2 웨이퍼(예를 들어, 제1 웨이퍼와 동일한 80%의 수율을 가지며 양산이 진행 중인 웨이퍼)에 대한 제2 결함 비트맵(104)을 테스트 장비(130)로부터 얻게되면, 저장부(120)에 저장된 확률 분포를 이용하여 제2 웨이퍼에 포함된 결함에 대한 가상 결함 주소(112)를 생성한다. 이렇게 생성된 결함 주소(112)는, 제2 웨이퍼 내에 포함된 실제 결함에 대한 주소가 아닌 가상의 결함 주소이다. 하지만, 이러한 가상 결함 주소(112)는 수율이 80%인 웨이퍼 내에 포함될 수 있는 결함 패턴에 대한 확률 분포를 근거로 생성된 것이기 때문에, 제2 웨이퍼 내에 포함된 실제 포함될 수 있는 결함과 결함 패턴의 측면에서 매우 유사하다고 볼 수 있다. 따라서, 이러한 가상 결함 주소를 근거로 리던던시 분석 시뮬레이션을 수행하여도 수율이 80%인 웨이퍼에 적용되는 리던던시 스킴(scheme)은 신뢰성 있게 검증될 수 있다. 즉, 본 실시예에 따른 리던던시 분석 시뮬레이션 시스템 및 그 방법에 따를 경우, 작은 비용으로 신뢰성있는 리던던시 분석 시뮬레이션을 수행할 수 있다는 장점이 있다.

도 10은 본 발명의 일 실시예에 따른 웨이퍼 테스트 시스템의 블록도이다.

도 10을 참조하면, 웨이퍼 테스트 시스템(400)은 가상 결함 주소 생성 시스템(200), 리던던시 분석 시뮬레이터(210), 및 테스트-리페어 모듈(420)을 포함할 수 있다.

가상 결함 주소 생성 시스템(200)은, 제1 웨이퍼(wafer 1)(예를 들어, 수율이 80%이고 양산이 진행 중인 웨이퍼)에 포함된 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 결함 비트맵(fail bit map)을 제공받고, 각 결함 레벨에 따른 결함 패턴의 발생 확률 분포를 이용하여 제1 웨이퍼(wafer 1)에 포함된 결함에 대한 가상 결함 주소(vitual fail address)를 생성할 수 있다. 이러한 가상 결함 주소 생성 시스템(200)의 세부 동작에 대해서는 앞서 충분히 설명한바, 여기서는 중복된 설명은 생략하도록 한다.

리던던시 분석 시뮬레이터(210)는 가상 결함 주소 생성 시스템(200)으로부터 가상 결함 주소(vitual fail address)를 제공받아 제1 웨이퍼(wafer 1)의 리던던시 스킴(410)에 대한 분석 및 시뮬레이션을 수행하고, 그 시뮬레이션 결과를 바탕으로 제1 웨이퍼(wafer 1)의 리던던시 스킴(410)을 업데이트할 수 있다. 이러한 리던던시 분석 시뮬레이션 시스템(210)의 세부 동작에 대해서도 앞서 충분히 설명한바, 중복된 설명은 생략하도록 한다.

테스트-리페어 모듈(420)은, 제1 웨이퍼(wafer 1)와 동일한 특성(예를 들어, 수율이 80%이고 양산이 진행 중인 웨이퍼)을 공유하는 제2 웨이퍼(wafer 2)를 제공받고, 업데이트된 리던던시 스킴(410)을 바탕으로 제2 웨이퍼(wafer 2)에 포함된 결함에 대한 테스트와 리페어를 수행할 수 있다. 본 발명의 몇몇 실시예에서, 이러한 테스트-리페어 모듈(420)은 웨이퍼 테스트 설비를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

도 11은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 도면이다.

도 11을 참조하면, 반도체 장치는 예를 들어, 복수의 메모리 칩(1001)이 배치된 웨이퍼(1000)를 포함할 수 있다. 여기서 웨이퍼(1000)는, 앞서 설명한 리던던시 분석 시뮬레이션 시스템 및 그 방법을 통해 업데이트된 리던던시 스킴을 바탕으로 테스트 또는 리페어 중 적어도 하나가 수행된 것일 수 있다. 하지만, 본 발명이 이러한 예시에 제한되는 것은 아니며 본 발명의 실시예들에 따른 반도체 장치의 형태는 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 다른 몇몇 실시예에서, 반도체 장치는 웨이퍼(1000)가 복수개로 적층된 반도체 패키지(미도시)일 수 있으며, 각 웨이퍼(1000)는, 앞서 설명한 리던던시 분석 시뮬레이션 시스템 및 그 방법을 통해 업데이트된 리던던시 스킴을 바탕으로 테스트 또는 리페어 중 적어도 하나가 수행된 것일 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10: 결함 주소 매핑 모듈 20: 결함 패턴 분석 모듈
30: 결함 분포 산정 모듈 100: 결함 분포 생성 시스템
110: 가상 결함 주소 생성 모듈 120: 저장부
130: 테스트 장비 200: 가상 결함 주소 생성 시스템
210: 리던던시 분석 시뮬레이터 300: 리던던시 분석 시뮬레이션 시스템

Claims

반도체 장치에 포함된 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 결함 비트맵과, 상기 반도체 장치에 포함된 결함에 대한 결함 주소를 제공받고, 상기 결함 비트맵의 각 픽셀에 상기 결함 주소를 매핑하는 결함 주소 매핑 모듈;
상기 결함 주소 매핑 모듈로부터 상기 결함 주소가 매핑된 각 픽셀 제공받고, 이를 분석하여 상기 각 픽셀에 포함된 결함을 미리 정해진(predetermined) 결함 패턴으로 분류하는 결함 패턴 분석 모듈; 및
상기 결함 패턴 분석 모듈의 상기 분류 결과를 바탕으로, 상기 각 결함 레벨에 따른 상기 결함 패턴의 발생 확률 분포를 산정하는 결함 분포 산정 모듈을 포함하는 결함 분포 생성 시스템.
제 1항에 있어서,
상기 결함 비트맵의 각 픽셀은, 그 내부에 포함된 결함 수에 따라 제1 내지 제i(여기서, i는 자연수) 결함 레벨 중 어느 하나를 갖는 결함 분포 생성 시스템.
제 1항에 있어서,
상기 결함 패턴의 발생 확률 분포는, 상기 결함 패턴의 발생 횟수에 관한 확률 분포를 포함하는 결함 분포 생성 시스템.
제 3항에 있어서,
상기 결함 분포 산정 모듈은, 다음의 수학식을 이용하여 상기 확률 분포를 산정하는 결함 분포 생성 시스템.
<수학식>
Pr[i, j, k] = Occ[i, j, k] / ΣGi
(여기서, Pr[i, j, k]는 제i 결함 레벨을 갖는 픽셀에서 제j 결함 패턴이 k번 발생될 확률, Occ[i, j, k]는 제i 결함 레벨을 갖는 픽셀에서 k번의 제j 결함 패턴이 발생한 횟수, ΣGi는 결함 비트맵 내의 제i 결함 레벨을 갖는 모든 픽셀의 수)
제1 웨이퍼에 포함된 실제(actual) 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 제1 결함 비트맵으로부터 산정된, 상기 각 결함 레벨에 따른 결함 패턴의 발생 확률 분포가 저장된 저장부; 및
제2 웨이퍼에 존재하는 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 제2 결함 비트맵을 제공받고, 상기 저장부에 저장된 상기 확률 분포를 이용하여 상기 제2 웨이퍼에 포함된 결함에 대한 가상(virtual) 결함 주소를 생성하는 가상 결함 주소 생성 모듈을 포함하는 가상 결함 주소 생성 시스템.
제 5항에 있어서,
상기 제1 웨이퍼와 상기 제2 웨이퍼는 동일한 수율을 갖는 가상 결함 주소 생성 시스템.
반도체 장치에 포함된 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 결함 비트맵 제공받고, 상기 각 결함 레벨에 따른 결함 패턴의 발생 확률 분포를 이용하여 상기 반도체 장치에 포함된 결함에 대한 가상 결함 주소를 생성하는 가상 결함 주소 생성 시스템; 및
상기 가상 결함 주소 생성 시스템으로부터 상기 가상 결함 주소를 제공받아 상기 반도체 장치의 리던던시 스킴(scheme)에 대한 분석과 시뮬레이션을 수행하는 리던던시 분석 시뮬레이터를 포함하는 리던던시 분석 시뮬레이션 시스템.
제1 웨이퍼에 포함된 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 결함 비트맵을 제공받고, 상기 각 결함 레벨에 따른 결함 패턴의 발생 확률 분포를 이용하여 상기 제1 웨이퍼에 포함된 결함에 대한 가상 결함 주소를 생성하는 가상 결함 주소 생성 시스템;
상기 가상 결함 주소 생성 시스템으로부터 상기 가상 결함 주소를 제공받아 상기 제1 웨이퍼의 리던던시 스킴(scheme)에 대한 분석 및 시뮬레이션을 수행하고, 상기 시뮬레이션 결과를 바탕으로 상기 제1 웨이퍼의 리던던시 스킴을 업데이트하는 리던던시 분석 시뮬레이터; 및
상기 제1 웨이퍼와 동일한 특성을 공유하는 제2 웨이퍼를 제공받고, 상기 업데이트된 리던던시 스킴을 바탕으로 상기 제2 웨이퍼에 포함된 결함에 대한 테스트와 리페어를 수행하는 테스트-리페어 모듈을 포함하는 웨이퍼 테스트 시스템.
제1 반도체 장치에 포함된 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 제1 결함 비트맵과, 상기 제1 반도체 장치에 포함된 결함에 대한 결함 주소를 제공하고,
상기 결함 주소를 이용하여 상기 제1 결함 비트맵의 상기 각 픽셀에 포함된 결함을 미리 정해진(predetermined) 결함 패턴으로 분류하고,
상기 분류 결과를 바탕으로 상기 각 결함 레벨에 따른 상기 결함 패턴의 발생 확률 분포를 산정하고,
제2 반도체 장치에 포함된 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 제2 결함 비트맵을 제공하고,
상기 제2 결함 비트맵과 상기 산정된 확률 분포를 이용하여 상기 제2 반도체 장치에 포함된 결함에 대한 가상(virtual) 결함 주소를 생성하는 것을 포함하는 가상 결함 주소 생성 방법.
제1 반도체 장치에 포함된 결함을 서로 다른 결함 레벨을 갖는 복수의 픽셀로 표시한 제1 결함 비트맵을 제공하고,
상기 제1 반도체 장치에 포함된 결함에 대한 실제(actual) 결함 주소를 제공하고,
상기 제1 결함 비트맵의 각 픽셀에 상기 실제 결함 주소를 매핑하고,
상기 실제 결함 주소가 매핑된 각 픽셀을 분석하여 상기 각 픽셀에 포함된 결함을 그 배치 형태에 따라 제1 내지 제j(여기서, j는 자연수) 결함 패턴으로 분류하고,
상기 분류 결과를 바탕으로 상기 각 결함 레벨에 따른 상기 제1 내지 제j 결함 패턴의 발생 횟수에 관한 확률 분포를 산정하고,
상기 제1 반도체 장치와 동일한 특성(charicteristic)을 공유하는 제2 반도체 장치에 포함된 결함을 표시한 제2 결함 비트맵을 제공하고,
상기 산정된 확률 분포를 이용하여 상기 제2 결함 비트맵으로부터 상기 제2 반도체 장치에 포함된 결함에 대한 가상(virtual) 결함 주소를 생성하고,
상기 생성된 가상 결함 주소를 이용하여 상기 제2 반도체 장치의 리던던시 스킴(scheme)에 대한 분석과 시뮬레이션을 수행하는 것을 포함하는 리던던시 분석 시뮬레이션 방법.