JPS6164137A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6164137A JPS6164137A JP18609684A JP18609684A JPS6164137A JP S6164137 A JPS6164137 A JP S6164137A JP 18609684 A JP18609684 A JP 18609684A JP 18609684 A JP18609684 A JP 18609684A JP S6164137 A JPS6164137 A JP S6164137A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- marking
- circuit
- voltage
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は半導体装置に関する。
〈従来技術〉
従来、半導体集積回路（以下ＩＣとする）のウェハをブ
ローバにセットし、ＩＣ試験装置（以下テスタとする）
により１１［１ｉ１ずつ、または２個以上同時に良否判
定し、不良チップ上にはマーカによりインク等を用いて
マーク打ちが行なわれる。そしてこのマークによりアセ
ンブリ工程で良品チ・ノブと不良チップとを区別し、良
品チップを選別している。
ローバにセットし、ＩＣ試験装置（以下テスタとする）
により１１［１ｉ１ずつ、または２個以上同時に良否判
定し、不良チップ上にはマーカによりインク等を用いて
マーク打ちが行なわれる。そしてこのマークによりアセ
ンブリ工程で良品チ・ノブと不良チップとを区別し、良
品チップを選別している。
しかしながらこのような従来の手段ではマーキング用イ
ンクの飛び敗り、インク跡の大小、かすれ等の問題が生
じ、チ・ノブの信頼性に悪影響を与えていた。
ンクの飛び敗り、インク跡の大小、かすれ等の問題が生
じ、チ・ノブの信頼性に悪影響を与えていた。
く目的〉
本発明は上記従来技術の欠点を解消し、良品と不良品と
が確実に区別でき、しかもマーキング用インク等による
悪影響も発生し得ない半導体装置の提供を目的とする。
が確実に区別でき、しかもマーキング用インク等による
悪影響も発生し得ない半導体装置の提供を目的とする。
く構成〉
本発明は半導体集積回路を形成した半導体装置であって
、そのウェハ上のチップの良否が判定され、選別される
半導体装置において、前記半導体集積回路に電圧や電流
等の外部印加により電気的。
、そのウェハ上のチップの良否が判定され、選別される
半導体装置において、前記半導体集積回路に電圧や電流
等の外部印加により電気的。
物理的に状態が変化するマーキング用回路を内蔵させた
ことを特徴とする半導体装置である。
ことを特徴とする半導体装置である。
〈実施例〉
図は本発明の実施例を示す半導体装置のチップの平面図
の概略を示す。
の概略を示す。
図から明らかなように、本発明では半導体チップ１に形
成された集積回路２の一部にマーキング用回路３を内蔵
するように形成し、このマーキング用回路３の一方をマ
ーキング用回路３の専用パッド４ａに接続し、他方をグ
ランド５に接続する。
成された集積回路２の一部にマーキング用回路３を内蔵
するように形成し、このマーキング用回路３の一方をマ
ーキング用回路３の専用パッド４ａに接続し、他方をグ
ランド５に接続する。
このようにすれば専用パッド４ａが他のパッド４の他１
個余分に必要となるが、ウェハテストでは他の端子と同
じ方法でブロービングでき、完成品については全く使用
しないので端子数の増加とならない。
個余分に必要となるが、ウェハテストでは他の端子と同
じ方法でブロービングでき、完成品については全く使用
しないので端子数の増加とならない。
ウェハテストで不良判定されると、例えばテスタにより
マーキング専用パッド４ａに電圧を印加し、マーキング
用回路３を溶断させてしまう。このようにマーキング用
回路３を電圧や電流の印加、その他の方法で電気的、物
理的にその状態を変化させてしまうことにより選別が可
能となる。前記マーキング用回路３を溶断させる場合は
回路３をヒユーズ回路としてマルミニウム等の溶断しや
すい材料で構成する。
マーキング専用パッド４ａに電圧を印加し、マーキング
用回路３を溶断させてしまう。このようにマーキング用
回路３を電圧や電流の印加、その他の方法で電気的、物
理的にその状態を変化させてしまうことにより選別が可
能となる。前記マーキング用回路３を溶断させる場合は
回路３をヒユーズ回路としてマルミニウム等の溶断しや
すい材料で構成する。
以上のように構成することにより、アセンブリ工程の良
品チップ選別工程では例えば２つの選択手段を採ること
ができる。１つは、電気的に専用パッド４ａとグランド
５との導通状態を調べて、導通であれば良品とし、非導
通であれば不良とする。他の１つはマーキング回路３の
溶断箇所を光学的に認識することにより、溶断している
か否かをチェックし、これにより良品チップを選別する
。
品チップ選別工程では例えば２つの選択手段を採ること
ができる。１つは、電気的に専用パッド４ａとグランド
５との導通状態を調べて、導通であれば良品とし、非導
通であれば不良とする。他の１つはマーキング回路３の
溶断箇所を光学的に認識することにより、溶断している
か否かをチェックし、これにより良品チップを選別する
。
く効果〉
本発明は以上の構成よりなり、特にチップサイズの小さ
いＩＣにおいて悪影響が大であった従来技術におけるイ
ンクの飛び散りゃインクのかすれ等の問題が解消され、
確実に良品チップの選別ができる。また従来のように特
別のマークを使用する必要もな（なる。
いＩＣにおいて悪影響が大であった従来技術におけるイ
ンクの飛び散りゃインクのかすれ等の問題が解消され、
確実に良品チップの選別ができる。また従来のように特
別のマークを使用する必要もな（なる。
図面は本発明の実施例を示す半導体チップの概略平面図
である。 １−半導体チップ ２−・−集積回路３・−・・マ
ーキング用回路 ４−・−バッド４ａ−マーキング専用
パッド ５−グランド
である。 １−半導体チップ ２−・−集積回路３・−・・マ
ーキング用回路 ４−・−バッド４ａ−マーキング専用
パッド ５−グランド
Claims (1)
- 半導体集積回路を形成した半導体装置であって、その
ウェハ上のチップの良否が判定され、選別される半導体
装置において、前記半導体集積回路に電圧や電流等の外
部印加により電気的、物理的に状態が変化するマーキン
グ用回路を内蔵させたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18609684A JPS6164137A (ja) | 1984-09-05 | 1984-09-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18609684A JPS6164137A (ja) | 1984-09-05 | 1984-09-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6164137A true JPS6164137A (ja) | 1986-04-02 |
Family
ID=16182293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18609684A Pending JPS6164137A (ja) | 1984-09-05 | 1984-09-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6164137A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211689B1 (en) | 1998-01-14 | 2001-04-03 | Nec Corporation | Method for testing semiconductor device and semiconductor device with transistor circuit for marking |
| FR2868600A1 (fr) * | 2004-04-05 | 2005-10-07 | St Microelectronics Sa | Procede de preparation de puces electroniques, et ensemble de puces en resultant |
| US7233161B2 (en) | 2002-12-14 | 2007-06-19 | Infineon Technologies Ag | Integrated circuit and associated packaged integrated circuit having an integrated marking apparatus |
-
1984
- 1984-09-05 JP JP18609684A patent/JPS6164137A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211689B1 (en) | 1998-01-14 | 2001-04-03 | Nec Corporation | Method for testing semiconductor device and semiconductor device with transistor circuit for marking |
| US7233161B2 (en) | 2002-12-14 | 2007-06-19 | Infineon Technologies Ag | Integrated circuit and associated packaged integrated circuit having an integrated marking apparatus |
| FR2868600A1 (fr) * | 2004-04-05 | 2005-10-07 | St Microelectronics Sa | Procede de preparation de puces electroniques, et ensemble de puces en resultant |
| WO2005101482A1 (fr) * | 2004-04-05 | 2005-10-27 | Stmicroelectronics Sa | Procede de preparation de puces electroniques, et ensemble de puces en resultant |
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