JPH05334892A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05334892A JPH05334892A JP14235892A JP14235892A JPH05334892A JP H05334892 A JPH05334892 A JP H05334892A JP 14235892 A JP14235892 A JP 14235892A JP 14235892 A JP14235892 A JP 14235892A JP H05334892 A JPH05334892 A JP H05334892A
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Abstract
(57)【要約】
【構成】トランジスタＮ１をディプレッションとした第
一の状態のとき、切換素子Ｇ91の出力はローレベルであ
り、ノア回路Ｇ61〜Ｇ6nの他方の入力はローレベルであ
る。スタンバイ時は、入力ＣＥはローレベルであるか
ら、ワード線Ｗ1 〜Ｗn はハイレベルとなる。トランジ
スタＮ２をディプレッションとした第二の状態のとき
は、切換素子Ｇ91の出力はハイレベルであり、ノア回路
Ｇ96の出力はローレベルである。スタンバイ時には、入
力ＣＥはローレベルであるので、ワード線Ｗ1 〜Ｗn は
ローレベルとなる。アクティブ時には、入力ＣＥの否定
はローレベルであるので、選択ブロック指定信号Ａがロ
ーレベルならば、アドレス信号ＡＤで決定されるセルの
ワード線がローレベルになる。選択ブロック信号Ａがハ
イレベルならば、アドレス信号ＡＤで決定されないワー
ド線がローレベルとなる。 【効果】低電圧動作・低消費電力用と高電圧動作用とし
て使用できる。
一の状態のとき、切換素子Ｇ91の出力はローレベルであ
り、ノア回路Ｇ61〜Ｇ6nの他方の入力はローレベルであ
る。スタンバイ時は、入力ＣＥはローレベルであるか
ら、ワード線Ｗ1 〜Ｗn はハイレベルとなる。トランジ
スタＮ２をディプレッションとした第二の状態のとき
は、切換素子Ｇ91の出力はハイレベルであり、ノア回路
Ｇ96の出力はローレベルである。スタンバイ時には、入
力ＣＥはローレベルであるので、ワード線Ｗ1 〜Ｗn は
ローレベルとなる。アクティブ時には、入力ＣＥの否定
はローレベルであるので、選択ブロック指定信号Ａがロ
ーレベルならば、アドレス信号ＡＤで決定されるセルの
ワード線がローレベルになる。選択ブロック信号Ａがハ
イレベルならば、アドレス信号ＡＤで決定されないワー
ド線がローレベルとなる。 【効果】低電圧動作・低消費電力用と高電圧動作用とし
て使用できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にスタンバイモードを有しナンド論理演算型の縦積み
セルを持つ読み出し専用の半導体記憶装置に関する。
特にスタンバイモードを有しナンド論理演算型の縦積み
セルを持つ読み出し専用の半導体記憶装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置として
は、図３に示すように、スタンバイ時にはワード線をす
べてハイレベルにしておき、アクティブ時に選択したい
セルのワード線をローレベルにし、他の縦積みの非選択
セルはハイレベルのままにしておく第一の方式のものが
ある。図３に示された第一の方式の半導体記憶装置にお
いて、各セルを選択するデコーダは、アドレス信号ＡＤ
および入力ＣＥが供給される多入力型ナンド回路Ｇ1n(n
=1,2,3,----)と、ナンド回路Ｇ1nの出力側に二段縦属接
続された単入力型のナンド回路Ｇ2nおよびＧ3nとを有
し、ナンド回路Ｇ3nの出力側がワード線Ｗn である。こ
の半導体記憶装置においては、スタンバイ時にワード線
をハイレベルにしておき、アドレス信号ＡＤによってセ
ルを選択する際そのワード線をローレベルにするだけで
済む。すなわち、スタンバイ時には、入力ＣＥをローレ
ベルにして、ワード線Ｗ1 〜Ｗn をハイレベルにしてお
く。
は、図３に示すように、スタンバイ時にはワード線をす
べてハイレベルにしておき、アクティブ時に選択したい
セルのワード線をローレベルにし、他の縦積みの非選択
セルはハイレベルのままにしておく第一の方式のものが
ある。図３に示された第一の方式の半導体記憶装置にお
いて、各セルを選択するデコーダは、アドレス信号ＡＤ
および入力ＣＥが供給される多入力型ナンド回路Ｇ1n(n
=1,2,3,----)と、ナンド回路Ｇ1nの出力側に二段縦属接
続された単入力型のナンド回路Ｇ2nおよびＧ3nとを有
し、ナンド回路Ｇ3nの出力側がワード線Ｗn である。こ
の半導体記憶装置においては、スタンバイ時にワード線
をハイレベルにしておき、アドレス信号ＡＤによってセ
ルを選択する際そのワード線をローレベルにするだけで
済む。すなわち、スタンバイ時には、入力ＣＥをローレ
ベルにして、ワード線Ｗ1 〜Ｗn をハイレベルにしてお
く。
【０００３】しかし、微細加工技術が進歩してセルトラ
ンジスタのサイズが小さくなったため、この第一の方式
では、定格電圧７Ｖまでの保障は容易ではなくなった。
すなわち、スタンバイ時にワード線がハイレベルである
ことにより、セルトランジスタのゲートにストレスがか
かり、ゲート膜が絶縁破壊を起こし、信頼性が低下す
る。
ンジスタのサイズが小さくなったため、この第一の方式
では、定格電圧７Ｖまでの保障は容易ではなくなった。
すなわち、スタンバイ時にワード線がハイレベルである
ことにより、セルトランジスタのゲートにストレスがか
かり、ゲート膜が絶縁破壊を起こし、信頼性が低下す
る。
【０００４】この対策として、従来はスタンバイ時にワ
ード線をすべてローレベルになるように設計した図４に
示すような第二の方式の半導体記憶装置が開発され、こ
の第二の方式による半導体記憶装置が主流となってい
た。
ード線をすべてローレベルになるように設計した図４に
示すような第二の方式の半導体記憶装置が開発され、こ
の第二の方式による半導体記憶装置が主流となってい
た。
【０００５】図４に示す第二の方式の半導体記憶装置に
おいて、各セルを選択するデコーダは、アドレス信号が
供給される多入力型ナンド回路Ｇ4nと、ナンド回路Ｇ4n
の出力側に接続された単入力型ナンド回路Ｇ5nと、一方
の入力がナンド回路Ｇ5nの出力側に接続された２入力型
ノア回路Ｇ6nとを有し、ノア回路Ｇ6nの出力側がワード
線Ｗn である。さらに、入力ＣＥの否定および選択ブロ
ック指定信号Ａが供給される２入力型ノア回路Ｇ７およ
びそれに縦属接続された単入力型ナンド回路Ｇ８が設け
られ、ナンド回路Ｇ８の出力が各セルのノア回路Ｇ61〜
Ｇ6nの他方の入力に接続されている。
おいて、各セルを選択するデコーダは、アドレス信号が
供給される多入力型ナンド回路Ｇ4nと、ナンド回路Ｇ4n
の出力側に接続された単入力型ナンド回路Ｇ5nと、一方
の入力がナンド回路Ｇ5nの出力側に接続された２入力型
ノア回路Ｇ6nとを有し、ノア回路Ｇ6nの出力側がワード
線Ｗn である。さらに、入力ＣＥの否定および選択ブロ
ック指定信号Ａが供給される２入力型ノア回路Ｇ７およ
びそれに縦属接続された単入力型ナンド回路Ｇ８が設け
られ、ナンド回路Ｇ８の出力が各セルのノア回路Ｇ61〜
Ｇ6nの他方の入力に接続されている。
【０００６】この半導体記憶装置においては、スタンバ
イ時には、「ＣＥの否定」をハイレベルにして、ワード
線Ｗ1 〜Ｗn はローレベルに固定される。アクティブ時
には、「ＣＥの否定」をローレベルにし、セルの選択ブ
ロックを指定するセル選択ブロック指定信号Ａがローレ
ベルならば選択ブロックとなる。このため、アドレス信
号ＡＤによって選ばれたセルのワード線はローレベル、
他のワード線はハイレベルとなる。また、セル選択ブロ
ック指定信号Ａがハイレベルならば、非選択ブロックで
ワード線はローレベル固定となる。
イ時には、「ＣＥの否定」をハイレベルにして、ワード
線Ｗ1 〜Ｗn はローレベルに固定される。アクティブ時
には、「ＣＥの否定」をローレベルにし、セルの選択ブ
ロックを指定するセル選択ブロック指定信号Ａがローレ
ベルならば選択ブロックとなる。このため、アドレス信
号ＡＤによって選ばれたセルのワード線はローレベル、
他のワード線はハイレベルとなる。また、セル選択ブロ
ック指定信号Ａがハイレベルならば、非選択ブロックで
ワード線はローレベル固定となる。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
第二の方式による半導体記憶装置においては、アドレス
信号ＡＤによってはワード線を選択しているデコーダが
一度に多数駆動されるため、消費電力が従来に比べ大き
くなるという問題があった。このため、駆動電源電圧Ｖ
ccが３Ｖ±１０％程度の低電圧動作の場合には、消費電
力が小さくてすむ第一の方式の半導体記憶装置が使用さ
れている。すなわち、低電圧動作・低消費電力用には第
一の方式による半導体記憶装置が製品化されなければな
らない。また前述したとおり、第一の方式による半導体
記憶装置には信頼性上で問題があるので、高電圧動作用
としては、信頼性上で問題のない第二の方式による半導
体記憶装置が製品化されなければならない。
第二の方式による半導体記憶装置においては、アドレス
信号ＡＤによってはワード線を選択しているデコーダが
一度に多数駆動されるため、消費電力が従来に比べ大き
くなるという問題があった。このため、駆動電源電圧Ｖ
ccが３Ｖ±１０％程度の低電圧動作の場合には、消費電
力が小さくてすむ第一の方式の半導体記憶装置が使用さ
れている。すなわち、低電圧動作・低消費電力用には第
一の方式による半導体記憶装置が製品化されなければな
らない。また前述したとおり、第一の方式による半導体
記憶装置には信頼性上で問題があるので、高電圧動作用
としては、信頼性上で問題のない第二の方式による半導
体記憶装置が製品化されなければならない。
【０００８】このように、低電圧動作・低消費電力用と
高電圧動作用とに異なる方式による半導体記憶装置を製
品化しなければならず、すなわち二種類の製品設計が必
要である。したがって、開発工数や工期がかかりずぎる
という問題がある。
高電圧動作用とに異なる方式による半導体記憶装置を製
品化しなければならず、すなわち二種類の製品設計が必
要である。したがって、開発工数や工期がかかりずぎる
という問題がある。
【０００９】本発明の目的は、一つの製品で低電圧動作
・低消費電力用と高電圧動作用として使用できる半導体
記憶装置を提供することである。
・低消費電力用と高電圧動作用として使用できる半導体
記憶装置を提供することである。
【００１０】
【課題を解決するための手段】本発明による半導体記憶
装置は、スタンバイモードを有し、ナンド論理演算型の
縦積みセルを有し、前記スタンバイ時にはワード線の論
理レベルを予め定められた値に設定しておき、第一およ
び第二の状態のいずれか一方に設定する状態切換手段を
有し、前記状態切換手段が、前記第一の状態に設定され
たとき、前記スタンバイ時には前記ワード線の論理レベ
ルをハイレベルに設定し、前記状態切換手段が、前記第
二の状態に設定されたとき、前記スタンバイ時には前記
ワード線の論理レベルをローレベルに設定する。
装置は、スタンバイモードを有し、ナンド論理演算型の
縦積みセルを有し、前記スタンバイ時にはワード線の論
理レベルを予め定められた値に設定しておき、第一およ
び第二の状態のいずれか一方に設定する状態切換手段を
有し、前記状態切換手段が、前記第一の状態に設定され
たとき、前記スタンバイ時には前記ワード線の論理レベ
ルをハイレベルに設定し、前記状態切換手段が、前記第
二の状態に設定されたとき、前記スタンバイ時には前記
ワード線の論理レベルをローレベルに設定する。
【００１１】
【実施例】次に、本発明の実施例を示した図面を参照し
て、本発明を詳細に説明する。
て、本発明を詳細に説明する。
【００１２】図１を参照すると、本発明の第一の実施例
におけるデコーダは、アドレス信号ＡＤおよび入力ＣＥ
が供給される多入力型ナンド回路Ｇ1nと、ナンド回路Ｇ
1nの出力側に接続された単入力型ナンド回路Ｇ2nと、一
方の入力がナンド回路Ｇ2nの出力側に接続された２入力
型ノア回路Ｇ6nとを有し、ノア回路Ｇ6nの出力側がワー
ド線Ｗn である。さらに、第一の実施例は、出力が各セ
ルのノア回路Ｇ61〜Ｇ6nの他方の入力に接続されたワー
ド線論理レベル切換回路Ｇ９を有している。
におけるデコーダは、アドレス信号ＡＤおよび入力ＣＥ
が供給される多入力型ナンド回路Ｇ1nと、ナンド回路Ｇ
1nの出力側に接続された単入力型ナンド回路Ｇ2nと、一
方の入力がナンド回路Ｇ2nの出力側に接続された２入力
型ノア回路Ｇ6nとを有し、ノア回路Ｇ6nの出力側がワー
ド線Ｗn である。さらに、第一の実施例は、出力が各セ
ルのノア回路Ｇ61〜Ｇ6nの他方の入力に接続されたワー
ド線論理レベル切換回路Ｇ９を有している。
【００１３】ワード線論理レベル切換回路Ｇ９は、第一
および第二の状態の何れか一方に設定できる状態切換素
子Ｇ91と、状態切換素子Ｇ91の出力側に接続された単入
力型ナンド回路Ｇ92およびＧ93と、ナンド回路Ｇ93の出
力側に接続された単入力型ナンド回路Ｇ94と、一方の入
力がナンド回路Ｇ94の出力側に接続された２入力型ナン
ド回路Ｇ95と、一方の入力がナンド回路Ｇ92の出力側に
接続され他方の入力がナンド回路Ｇ95の出力側に接続さ
れた２入力型ノア回路Ｇ96と、入力ＣＥの否定および選
択ブロック指定信号Ａが供給される２入力型ノア回路Ｇ
97と、ノア回路Ｇ97の出力側に接続された単入力型ナン
ド回路Ｇ98とを有しており、ナンド回路Ｇ98の出力側が
ナンド回路Ｇ95の他方の入力に接続されている。
および第二の状態の何れか一方に設定できる状態切換素
子Ｇ91と、状態切換素子Ｇ91の出力側に接続された単入
力型ナンド回路Ｇ92およびＧ93と、ナンド回路Ｇ93の出
力側に接続された単入力型ナンド回路Ｇ94と、一方の入
力がナンド回路Ｇ94の出力側に接続された２入力型ナン
ド回路Ｇ95と、一方の入力がナンド回路Ｇ92の出力側に
接続され他方の入力がナンド回路Ｇ95の出力側に接続さ
れた２入力型ノア回路Ｇ96と、入力ＣＥの否定および選
択ブロック指定信号Ａが供給される２入力型ノア回路Ｇ
97と、ノア回路Ｇ97の出力側に接続された単入力型ナン
ド回路Ｇ98とを有しており、ナンド回路Ｇ98の出力側が
ナンド回路Ｇ95の他方の入力に接続されている。
【００１４】第一の実施例においては、駆動電源電圧の
条件に応じて（ＲＯＭコードの切換で）状態切換素子Ｇ
91の状態を設定する。第一の状態のときは、スタンバイ
時にワード線Ｗn をハイレベルに設定し、第二の状態の
ときはローレベルに設定する。状態切換素子Ｇ91は、Ｎ
チャンネルトランジスタＮ１およびＮ２で構成され、ト
ランジスタＮ１にコードを注入してディプレッショント
ランジスタとするか、トランジスタＮ２をディプレッシ
ョントランジスタとするかで第一および第二の状態に対
応させている。
条件に応じて（ＲＯＭコードの切換で）状態切換素子Ｇ
91の状態を設定する。第一の状態のときは、スタンバイ
時にワード線Ｗn をハイレベルに設定し、第二の状態の
ときはローレベルに設定する。状態切換素子Ｇ91は、Ｎ
チャンネルトランジスタＮ１およびＮ２で構成され、ト
ランジスタＮ１にコードを注入してディプレッショント
ランジスタとするか、トランジスタＮ２をディプレッシ
ョントランジスタとするかで第一および第二の状態に対
応させている。
【００１５】トランジスタＮ１をディプレッショントラ
ンジスタとしたとき（第一の状態のとき）、状態切換素
子Ｇ91の出力はローレベルであるので、ノア回路Ｇ96の
出力（ノア回路Ｇ61〜Ｇ6nの他方の入力）はローレベル
である。スタンバイ時は、入力ＣＥはローレベルである
から、ワード線Ｗ1 〜Ｗn はハイレベルとなる。
ンジスタとしたとき（第一の状態のとき）、状態切換素
子Ｇ91の出力はローレベルであるので、ノア回路Ｇ96の
出力（ノア回路Ｇ61〜Ｇ6nの他方の入力）はローレベル
である。スタンバイ時は、入力ＣＥはローレベルである
から、ワード線Ｗ1 〜Ｗn はハイレベルとなる。
【００１６】また、トランジスタＮ２をディプレッショ
ントランジスタとしたとき（第二の状態のとき）は、状
態切換素子Ｇ91の出力はハイレベルであるので、ノア回
路Ｇ96の出力はローレベルである。スタンバイ時には、
入力ＣＥはローレベルで、入力ＣＥの否定はハイレベル
であるので、ノア回路Ｇ61〜Ｇ6nのそれぞれの２入力は
ローレベルとハイレベルとになり、ワード線Ｗ1 〜Ｗn
はローレベルとなる。アクティブ時には、入力ＣＥの否
定はローレベルであるので、選択ブロック指定信号Ａが
ローレベルならば、アドレス信号ＡＤで決定されるセル
のワード線がローレベルになる。選択ブロック信号Ａが
ハイレベルならば、アドレス信号ＡＤで決定されないワ
ード線がローレベルとなる。
ントランジスタとしたとき（第二の状態のとき）は、状
態切換素子Ｇ91の出力はハイレベルであるので、ノア回
路Ｇ96の出力はローレベルである。スタンバイ時には、
入力ＣＥはローレベルで、入力ＣＥの否定はハイレベル
であるので、ノア回路Ｇ61〜Ｇ6nのそれぞれの２入力は
ローレベルとハイレベルとになり、ワード線Ｗ1 〜Ｗn
はローレベルとなる。アクティブ時には、入力ＣＥの否
定はローレベルであるので、選択ブロック指定信号Ａが
ローレベルならば、アドレス信号ＡＤで決定されるセル
のワード線がローレベルになる。選択ブロック信号Ａが
ハイレベルならば、アドレス信号ＡＤで決定されないワ
ード線がローレベルとなる。
【００１７】このように、第一の実施例においては、Ｒ
ＯＭコードの切換で、状態切換素子Ｇ91を第一の状態あ
るいは第二の状態に設定することによって、スタンバイ
時のワード線の論理レベルを切換える。
ＯＭコードの切換で、状態切換素子Ｇ91を第一の状態あ
るいは第二の状態に設定することによって、スタンバイ
時のワード線の論理レベルを切換える。
【００１８】図２を参照すると、本発明の第二の実施例
においては、第一の実施例における状態切換素子Ｇ91の
代わりに、外部入力端子１０からローレベルおよびハイ
レベルを印加して保持するバッファ１１が設けられてい
る。第二の実施例においては、スタンバイ時のワード線
の論理レベルを外部入力端子１０から印加するレベルに
応じて切換えることができる。
においては、第一の実施例における状態切換素子Ｇ91の
代わりに、外部入力端子１０からローレベルおよびハイ
レベルを印加して保持するバッファ１１が設けられてい
る。第二の実施例においては、スタンバイ時のワード線
の論理レベルを外部入力端子１０から印加するレベルに
応じて切換えることができる。
【００１９】
【発明の効果】以上説明したように、本発明において
は、スタンバイ時にワード線をローレベルあるいはハイ
レベルに設定するワード線論理レベル切換手段を設ける
ことにより、スタンバイ時のワード線の論理レベルを最
適のレベルに切換えることができるので、一つの製品で
低電圧動作・低消費電力用と高電圧動作用として使用で
きる。
は、スタンバイ時にワード線をローレベルあるいはハイ
レベルに設定するワード線論理レベル切換手段を設ける
ことにより、スタンバイ時のワード線の論理レベルを最
適のレベルに切換えることができるので、一つの製品で
低電圧動作・低消費電力用と高電圧動作用として使用で
きる。
【図１】本発明の第一の実施例の回路図である。
【図２】本発明の第二の実施例の回路図である。
【図３】従来の半導体記憶装置の一例の回路図である。
【図４】従来の半導体記憶装置の他の例の回路図であ
る。
る。
Ｇ11〜Ｇ1n 多入力型ナンド回路 Ｇ21〜Ｇ2n 単入力型ナンド回路 Ｇ31〜Ｇ3n 単入力型ナンド回路 Ｇ41〜Ｇ4n 多入力型ナンド回路 Ｇ51〜Ｇ5n 単入力型ナンド回路 Ｇ61〜Ｇ6n ２入力型ノア回路 Ｇ７ ２入力型ノア回路 Ｇ８ 単入力型ナンド回路 Ｇ９ ワード線論理レベル切換回路 Ｇ91 状態切換素子 Ｇ92〜Ｇ94 単入力型ナンド回路 Ｇ95 ２入力型ナンド回路 Ｇ96〜Ｇ97 ２入力型ノア回路 Ｇ98 単入力型ナンド回路 Ｎ１〜Ｎ２ Ｎチャンネルトランジスタ １０ 外部入力端子 １１ バッファ
Claims (2)
- 【請求項１】 スタンバイモードを有し、ナンド論理演
算型の縦積みセルを有し、前記スタンバイ時にはワード
線の論理レベルを予め定められた値に設定しておく読み
出し専用の半導体記憶装置において、 第一および第二の状態のいずれか一方に設定する状態切
換手段を有し、 前記状態切換手段が、前記第一の状態に設定されたと
き、前記スタンバイ時には前記ワード線の論理レベルを
ハイレベルに設定し、 前記状態切換手段が、前記第二の状態に設定されたと
き、前記スタンバイ時には前記ワード線の論理レベルを
ローレベルに設定するようにしたことを特徴とする半導
体記憶装置。 - 【請求項２】 前記状態切換手段における状態を、前記
半導体記憶装置の駆動電源電圧に応じて切換えることを
特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14235892A JPH05334892A (ja) | 1992-06-03 | 1992-06-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14235892A JPH05334892A (ja) | 1992-06-03 | 1992-06-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334892A true JPH05334892A (ja) | 1993-12-17 |
Family
ID=15313526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14235892A Withdrawn JPH05334892A (ja) | 1992-06-03 | 1992-06-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334892A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140452A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体集積回路 |
-
1992
- 1992-06-03 JP JP14235892A patent/JPH05334892A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140452A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |