JPH08287686A - 高速低電力型デコード回路 - Google Patents
高速低電力型デコード回路Info
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- JPH08287686A JPH08287686A JP7111049A JP11104995A JPH08287686A JP H08287686 A JPH08287686 A JP H08287686A JP 7111049 A JP7111049 A JP 7111049A JP 11104995 A JP11104995 A JP 11104995A JP H08287686 A JPH08287686 A JP H08287686A
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- JP
- Japan
- Prior art keywords
- circuit
- threshold voltage
- cmis
- elements
- input
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 スタンバイ時における消費電力の増大を抑え
るとともに、高速化を可能にしたデコード回路を提供す
る。 【構成】 デコード回路を構成するＣＭＩＳ素子のしき
い値電圧の絶対値を、入力端から末端に行くほど大きく
なるように設定する。デコード回路の末端のＣＭＩＳ素
子は動作確率が低いため、ＭＩＳ素子のしきい値電圧を
高くすることでスタンバイ電流を削減する。また入力端
に近いＭＩＳ素子では動作確率が高くスタンバイ電流は
問題とならないため、ＭＩＳ素子のしきい値電圧の低い
ものを用いて動作速度を優先する。 ＶｔｎＩＢ≦ＶｔｎＰＤ≦ＶｔｎＤＥＣ≦ＶｔｎＷＤ ＶｔｐＩＢ≧ＶｔｐＰＤ≧ＶｔｐＤＥＣ≧ＶｔｐＷＤ （但し、全てが等しい場合は含まない）
るとともに、高速化を可能にしたデコード回路を提供す
る。 【構成】 デコード回路を構成するＣＭＩＳ素子のしき
い値電圧の絶対値を、入力端から末端に行くほど大きく
なるように設定する。デコード回路の末端のＣＭＩＳ素
子は動作確率が低いため、ＭＩＳ素子のしきい値電圧を
高くすることでスタンバイ電流を削減する。また入力端
に近いＭＩＳ素子では動作確率が高くスタンバイ電流は
問題とならないため、ＭＩＳ素子のしきい値電圧の低い
ものを用いて動作速度を優先する。 ＶｔｎＩＢ≦ＶｔｎＰＤ≦ＶｔｎＤＥＣ≦ＶｔｎＷＤ ＶｔｐＩＢ≧ＶｔｐＰＤ≧ＶｔｐＤＥＣ≧ＶｔｐＷＤ （但し、全てが等しい場合は含まない）
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリのアドレス
デコード回路等のデコード回路に関し、特に高速化と低
消費電力化を図った回路に関する。
デコード回路等のデコード回路に関し、特に高速化と低
消費電力化を図った回路に関する。
【０００２】
【従来の技術】デコード回路、例えばＳＲＡＭ回路等の
アドレスデコード回路では、アドレス信号が入力される
入力バッファ回路の数はアドレス入力信号の数（Ｎ）で
あるが、これらの数段の論理ゲートからなるデコード回
路によって展開されると、最終的には末端のワード線駆
動回路の数は２のＮ乗となる。例えば、１６Ｍビットの
容量をもつＳＲＡＭの場合では、末端のワード線駆動回
路は数万個になる。
アドレスデコード回路では、アドレス信号が入力される
入力バッファ回路の数はアドレス入力信号の数（Ｎ）で
あるが、これらの数段の論理ゲートからなるデコード回
路によって展開されると、最終的には末端のワード線駆
動回路の数は２のＮ乗となる。例えば、１６Ｍビットの
容量をもつＳＲＡＭの場合では、末端のワード線駆動回
路は数万個になる。
【０００３】また、ＣＭＩＳ型メモリＬＳＩのアドレス
デコード回路は、ＣＭＩＳ論理回路を用いて構成されて
いるが、このＣＭＩＳ素子のしきい値電圧は集積回路上
の全ての回路でｐチャネルＭＩＳＦＥＴと、ｎチャネル
ＭＩＳＦＥＴとでそれぞれ同一に設定されることが殆ど
である。
デコード回路は、ＣＭＩＳ論理回路を用いて構成されて
いるが、このＣＭＩＳ素子のしきい値電圧は集積回路上
の全ての回路でｐチャネルＭＩＳＦＥＴと、ｎチャネル
ＭＩＳＦＥＴとでそれぞれ同一に設定されることが殆ど
である。
【０００４】
【発明が解決しようとする課題】しかるに、ＬＳＩの高
速化のためにはトランジスタのＯＮ電流を多くとること
が必要であり、そのためにはＣＭＩＳ素子のしきい値電
圧の絶対値は低い方が好ましい。しかしながら、このよ
うにしきい値電圧を低く設定すると、その一方でスタン
バイ時のリーク電流による消費電力の増大を引き起こす
ことになる。このため、従来では、この両者のかねあい
に基づいてしきい値電圧が決定されており、結果として
低消費電力化と高速化の両者を共に満足させることが困
難であるという問題が生じている。
速化のためにはトランジスタのＯＮ電流を多くとること
が必要であり、そのためにはＣＭＩＳ素子のしきい値電
圧の絶対値は低い方が好ましい。しかしながら、このよ
うにしきい値電圧を低く設定すると、その一方でスタン
バイ時のリーク電流による消費電力の増大を引き起こす
ことになる。このため、従来では、この両者のかねあい
に基づいてしきい値電圧が決定されており、結果として
低消費電力化と高速化の両者を共に満足させることが困
難であるという問題が生じている。
【０００５】
【発明の目的】本発明の目的は、スタンバイ時における
消費電力の増大を抑えるとともに、高速化を可能にした
デコード回路を提供することにある。
消費電力の増大を抑えるとともに、高速化を可能にした
デコード回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のデコード回路
は、論理回路を構成するＣＭＩＳ素子のしきい値電圧の
絶対値を、入力端から末端に行くほど大きくなるように
設定する。すなわち、ｎチャネルＭＩＳ素子のしきい値
電圧を入力端から末端に向けて大きくし、ｐチャネルＭ
ＩＳ素子のしきい値電圧を入力端から末端に向けて小さ
くする構成とする。
は、論理回路を構成するＣＭＩＳ素子のしきい値電圧の
絶対値を、入力端から末端に行くほど大きくなるように
設定する。すなわち、ｎチャネルＭＩＳ素子のしきい値
電圧を入力端から末端に向けて大きくし、ｐチャネルＭ
ＩＳ素子のしきい値電圧を入力端から末端に向けて小さ
くする構成とする。
【０００７】また、本発明のデコード回路は、ＣＭＩＳ
素子を構成するｎチャネルＭＩＳ素子の基板電位を入力
端から末端に行くほど小さくし、ｐチャネルＭＩＳ素子
の基板電位を入力端から末端に行くほど大きくする構成
とする。
素子を構成するｎチャネルＭＩＳ素子の基板電位を入力
端から末端に行くほど小さくし、ｐチャネルＭＩＳ素子
の基板電位を入力端から末端に行くほど大きくする構成
とする。
【０００８】
【作用】デコード回路の末端のＣＭＩＳ素子は動作確率
が低いため、ＣＭＩＳ素子のしきい値電圧を高くするこ
とでスタンバイ電流を削減する。また入力端に近いＣＭ
ＩＳ素子では動作確率が高くスタンバイ電流は問題とな
らないため、ＣＭＩＳ素子のしきい値電圧の低いものを
用いて動作速度を優先する。
が低いため、ＣＭＩＳ素子のしきい値電圧を高くするこ
とでスタンバイ電流を削減する。また入力端に近いＣＭ
ＩＳ素子では動作確率が高くスタンバイ電流は問題とな
らないため、ＣＭＩＳ素子のしきい値電圧の低いものを
用いて動作速度を優先する。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明をアドレスデコード回路に適用した一
実施例の回路図である。同図において、アドレス入力信
号は５ビットであり、したがって、末端のワード線選択
回路のワード線の数は２の５乗の３２個となる。前記ア
ドレス入力信号はそれぞれ入力端Ａ０〜Ａ４に入力され
る。各入力端にはそれぞれ入力バッファ回路ＩＢが接続
され、この入力バッファ回路ＩＢにはプリデコード回路
ＰＤがそれぞれ接続される。そして、各プリデコード回
路ＰＤの出力端には中間アドレス選択回路ＤＥＣに接続
され、さらにこれらの出力端はワード線選択回路ＷＤに
接続され、これらのワード線選択回路ＷＤに３２本のワ
ード線ＷＬ０〜ＷＬ３１が接続された構成とされてい
る。したがって、アドレス入力信号の入力端Ａ０〜Ａ４
のそれぞれの信号の組み合わせに対応した信号がＷＬ０
〜ＷＬ３１のいずれかに出力され、アドレスデコードと
して機能されることになる。
る。図１は本発明をアドレスデコード回路に適用した一
実施例の回路図である。同図において、アドレス入力信
号は５ビットであり、したがって、末端のワード線選択
回路のワード線の数は２の５乗の３２個となる。前記ア
ドレス入力信号はそれぞれ入力端Ａ０〜Ａ４に入力され
る。各入力端にはそれぞれ入力バッファ回路ＩＢが接続
され、この入力バッファ回路ＩＢにはプリデコード回路
ＰＤがそれぞれ接続される。そして、各プリデコード回
路ＰＤの出力端には中間アドレス選択回路ＤＥＣに接続
され、さらにこれらの出力端はワード線選択回路ＷＤに
接続され、これらのワード線選択回路ＷＤに３２本のワ
ード線ＷＬ０〜ＷＬ３１が接続された構成とされてい
る。したがって、アドレス入力信号の入力端Ａ０〜Ａ４
のそれぞれの信号の組み合わせに対応した信号がＷＬ０
〜ＷＬ３１のいずれかに出力され、アドレスデコードと
して機能されることになる。
【００１０】ここで、このアドレスデコード回路はＣＭ
ＩＳ構成であるため、前記した入力バッファ回路ＩＢ、
プリデコード回路ＰＤ、中間アドレス選択回路ＤＥＣ、
ワード線選択回路ＷＤはそれぞれｎチャネルＭＩＳＦＥ
Ｔ、ｐチャネルＭＩＳＦＥＴで構成されている。そし
て、これらの各回路を構成するＭＩＳＦＥＴのしきい値
電圧は、次のように設定されている。 ＶｔｎＩＢ≦ＶｔｎＰＤ≦ＶｔｎＤＥＣ≦ＶｔｎＷＤ …（１） ＶｔｐＩＢ≧ＶｔｐＰＤ≧ＶｔｐＤＥＣ≧ＶｔｐＷＤ …（２） ただし、ＶｔｎＩＢ＝ＶｔｎＰＤ＝ＶｔｎＤＥＣ＝Ｖｔ
ｎＷＤ、でかつＶｔｐＩＢ＝ＶｔｐＰＤ＝ＶｔｐＤＥＣ
＝ＶｔｐＷＤ、の場合は含まない。
ＩＳ構成であるため、前記した入力バッファ回路ＩＢ、
プリデコード回路ＰＤ、中間アドレス選択回路ＤＥＣ、
ワード線選択回路ＷＤはそれぞれｎチャネルＭＩＳＦＥ
Ｔ、ｐチャネルＭＩＳＦＥＴで構成されている。そし
て、これらの各回路を構成するＭＩＳＦＥＴのしきい値
電圧は、次のように設定されている。 ＶｔｎＩＢ≦ＶｔｎＰＤ≦ＶｔｎＤＥＣ≦ＶｔｎＷＤ …（１） ＶｔｐＩＢ≧ＶｔｐＰＤ≧ＶｔｐＤＥＣ≧ＶｔｐＷＤ …（２） ただし、ＶｔｎＩＢ＝ＶｔｎＰＤ＝ＶｔｎＤＥＣ＝Ｖｔ
ｎＷＤ、でかつＶｔｐＩＢ＝ＶｔｐＰＤ＝ＶｔｐＤＥＣ
＝ＶｔｐＷＤ、の場合は含まない。
【００１１】すなわち、ｎチャネルＭＩＳＦＥＴでは、
しきい値電圧をＩＢ，ＰＤ，ＤＥＣ，ＷＤの順に大きく
し、ｐチャネルＭＩＳＦＥＴでは、しきい値電圧をＩ
Ｂ，ＰＤ，ＤＥＣ，ＷＤの順に小さくしている。このし
きい値電圧の設定は、ＭＩＳＦＥＴを形成する際のチャ
ネルへのイオン注入量の調整や、チャネル長を相違する
ことで容易に設定することが可能である。
しきい値電圧をＩＢ，ＰＤ，ＤＥＣ，ＷＤの順に大きく
し、ｐチャネルＭＩＳＦＥＴでは、しきい値電圧をＩ
Ｂ，ＰＤ，ＤＥＣ，ＷＤの順に小さくしている。このし
きい値電圧の設定は、ＭＩＳＦＥＴを形成する際のチャ
ネルへのイオン注入量の調整や、チャネル長を相違する
ことで容易に設定することが可能である。
【００１２】このように構成されたアドレスデコード回
路においては、入力端Ａ０〜Ａ４に入力される５つのビ
ット列に対して選択されるワード線（Ｈｉｇｈレベル）
は１本だけであり、他の３１本のワード線はすべてＬｏ
ｗレベルとなる。このため、末端のワード線選択回路Ｗ
Ｄの動作確率はかなり低いものとなる。その一方で、入
力端Ａ０〜Ａ４に近い入力バッファ回路ＩＢやプリデコ
ード回路ＰＤは、アドレス入力信号が全て変化するよう
な場合で動作確率が最高となり、このときには１００％
となる。すなわち、このアドレスデコード回路は、入力
端から末端に行くほど回路数が増し、その一方で動作確
率が小さいものとなる。
路においては、入力端Ａ０〜Ａ４に入力される５つのビ
ット列に対して選択されるワード線（Ｈｉｇｈレベル）
は１本だけであり、他の３１本のワード線はすべてＬｏ
ｗレベルとなる。このため、末端のワード線選択回路Ｗ
Ｄの動作確率はかなり低いものとなる。その一方で、入
力端Ａ０〜Ａ４に近い入力バッファ回路ＩＢやプリデコ
ード回路ＰＤは、アドレス入力信号が全て変化するよう
な場合で動作確率が最高となり、このときには１００％
となる。すなわち、このアドレスデコード回路は、入力
端から末端に行くほど回路数が増し、その一方で動作確
率が小さいものとなる。
【００１３】スタンバイ電流は、スタンバイ状態にある
回路の数で決定され、動作確率の高い回路では負荷の充
放電電流が支配的であるので、スタンバイ電流は問題と
ならない。したがって、末端の回路は回路構成要素のＭ
ＩＳＦＥＴのしきい値電圧を高くしてスタンバイ電流を
削減することが好ましい。一方、入力端に近い回路で
は、構成要素のＭＩＳＦＥＴのしきい値電圧の低いもの
を用いて動作速度を優先することが好ましい。
回路の数で決定され、動作確率の高い回路では負荷の充
放電電流が支配的であるので、スタンバイ電流は問題と
ならない。したがって、末端の回路は回路構成要素のＭ
ＩＳＦＥＴのしきい値電圧を高くしてスタンバイ電流を
削減することが好ましい。一方、入力端に近い回路で
は、構成要素のＭＩＳＦＥＴのしきい値電圧の低いもの
を用いて動作速度を優先することが好ましい。
【００１４】このことから、図１に示したアドレスデコ
ード回路では、前記式（１），（２）のように、入力端
から末端に向けてｎチャネル及びｐチャネルの各ＭＩＳ
ＦＥＴのしきい値電圧の絶対値を順次高く設定すること
により、前記した低消費電力化と高速度化をそれぞれ改
善することが可能となる。
ード回路では、前記式（１），（２）のように、入力端
から末端に向けてｎチャネル及びｐチャネルの各ＭＩＳ
ＦＥＴのしきい値電圧の絶対値を順次高く設定すること
により、前記した低消費電力化と高速度化をそれぞれ改
善することが可能となる。
【００１５】ここで、前記した各回路が、図２に示すよ
うなｐチャネルＭＩＳＦＥＴ ＭＰ１とｎチャネルＭＩ
ＳＦＥＴ ＭＮ１とで構成されるＣＭＩＳ型ゲート回路
素子で構成されている場合には、ＣＭＩＳ素子は基板電
位ＣＰ，ＣＮを変えることで回路的にしきい値電圧を制
御することが可能である。したがって、これを利用して
ＭＩＳＦＥＴのしきい値電圧を、アドレスデコード回路
の入力端から末端に行くに従ってしきい値電圧が高くな
るように各ＭＩＳＦＥＴに基板電位を与えることで、図
１の回路の場合と同様に低消費電力化と高速化が実現で
きる。
うなｐチャネルＭＩＳＦＥＴ ＭＰ１とｎチャネルＭＩ
ＳＦＥＴ ＭＮ１とで構成されるＣＭＩＳ型ゲート回路
素子で構成されている場合には、ＣＭＩＳ素子は基板電
位ＣＰ，ＣＮを変えることで回路的にしきい値電圧を制
御することが可能である。したがって、これを利用して
ＭＩＳＦＥＴのしきい値電圧を、アドレスデコード回路
の入力端から末端に行くに従ってしきい値電圧が高くな
るように各ＭＩＳＦＥＴに基板電位を与えることで、図
１の回路の場合と同様に低消費電力化と高速化が実現で
きる。
【００１６】なお、本発明においては、動作確率の高い
入力バッファ回路やプリデコード回路等にＥＣＬ（Ｅｍ
ｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路等の、
高速であるがＤ電流を消費する回路を用いてもよい。ま
た、前記実施例は本発明のアドレスデコード回路の簡単
な例を示しているが、より多くの入力アドレス信号が入
力され、極めて多数のワード線が選択されるアドレスデ
コード回路に適用すれば、前記した低消費電力化と高速
化き効果が高められることは言うまてもない。
入力バッファ回路やプリデコード回路等にＥＣＬ（Ｅｍ
ｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路等の、
高速であるがＤ電流を消費する回路を用いてもよい。ま
た、前記実施例は本発明のアドレスデコード回路の簡単
な例を示しているが、より多くの入力アドレス信号が入
力され、極めて多数のワード線が選択されるアドレスデ
コード回路に適用すれば、前記した低消費電力化と高速
化き効果が高められることは言うまてもない。
【００１７】また、前記実施例では本発明をアドレスデ
コード回路に適用した例を示しているが、入力端側の素
子に対して末端側の素子の動作確率が低い一般的なデコ
ード回路に対して本発明を同様に適用することが可能で
ある。
コード回路に適用した例を示しているが、入力端側の素
子に対して末端側の素子の動作確率が低い一般的なデコ
ード回路に対して本発明を同様に適用することが可能で
ある。
【００１８】
【発明の効果】以上説明したように本発明は、デコード
回路の末端のＣＭＩＳ素子は動作確率が低いため、ＣＭ
ＩＳ素子のしきい値電圧を高くすることでスタンバイ電
流を削減でき、入力端に近いＣＭＩＳ素子では動作確率
が高くスタンバイ電流は問題とならないため、ＣＭＩＳ
素子のしきい値電圧の低いものを用いて動作速度を優先
することにより、デコード回路のスタンバイ電流を抑制
し、かつその一方で高速化を実現することができる効果
がある。
回路の末端のＣＭＩＳ素子は動作確率が低いため、ＣＭ
ＩＳ素子のしきい値電圧を高くすることでスタンバイ電
流を削減でき、入力端に近いＣＭＩＳ素子では動作確率
が高くスタンバイ電流は問題とならないため、ＣＭＩＳ
素子のしきい値電圧の低いものを用いて動作速度を優先
することにより、デコード回路のスタンバイ電流を抑制
し、かつその一方で高速化を実現することができる効果
がある。
【００１９】ＭＩＳ素子を構成するｎチャネル及びｐチ
ャネルの各ＭＩＳ素子に対しては、ｎチャネルＭＩＳ素
子のしきい値電圧を入力端から末端に向けて大きくし、
ｐチャネルＭＩＳ素子のしきい値電圧を入力端から末端
に向けて小さくすることで、前記したスタンバイ電流の
抑制と、動作の高速化が実現される。
ャネルの各ＭＩＳ素子に対しては、ｎチャネルＭＩＳ素
子のしきい値電圧を入力端から末端に向けて大きくし、
ｐチャネルＭＩＳ素子のしきい値電圧を入力端から末端
に向けて小さくすることで、前記したスタンバイ電流の
抑制と、動作の高速化が実現される。
【００２０】また、ＣＭＩＳ素子を構成するｎチャネル
ＭＩＳ素子の基板電位を入力端から末端に行くほど小さ
くし、ｐチャネルＭＩＳ素子の基板電位を入力端から末
端に行くほど大きくすることによっても、スタンバイ電
流の抑制と、動作の高速化が実現される。
ＭＩＳ素子の基板電位を入力端から末端に行くほど小さ
くし、ｐチャネルＭＩＳ素子の基板電位を入力端から末
端に行くほど大きくすることによっても、スタンバイ電
流の抑制と、動作の高速化が実現される。
【図１】本発明のデコード回路の一実施例の回路図であ
る。
る。
【図２】本発明に適用される論理回路の一例を示す回路
図である。
図である。
ＩＢ 入力バッファ回路 ＰＤ プリデコード回路 ＤＥＣ 中間アドレス選択回路 ＷＤ ワード線選択回路 ＭＰ１ ｐチャネルＭＩＳＦＥＴ ＭＮ１ ｎチャネルＭＩＳＦＥＴ
Claims (4)
- 【請求項１】 ＣＭＩＳ素子からなる論理回路を階層的
に接続し、入力される複数ビットの入力信号に基づいて
デコード動作をを行うデコード回路において、前記各論
理回路を構成する前記ＣＭＩＳ素子のしきい値電圧の絶
対値を、入力端から末端に行くほど大きくなるように設
定したことを特徴とする高速低電力型アドレスデコード
回路。 - 【請求項２】 ｎチャネルＭＩＳ素子のしきい値電圧を
入力端から末端に向けて大きくし、ｐチャネルＭＩＳ素
子のしきい値電圧を入力端から末端に向けて小さくする
請求項１の高速低電力型デコード回路。 - 【請求項３】 ＣＭＩＳ素子からなる論理回路を階層的
に接続し、入力される複数ビットの入力信号に基づいて
デコード動作を行うデコード回路において、前記各論理
回路のＣＭＩＳ素子を構成するｎチャネルＭＩＳ素子の
基板電位を入力端から末端に行くほど小さくし、ｐチャ
ネルＭＩＳ素子の基板電位を入力端から末端に行くほど
大きくする高速低電力型デコード回路。 - 【請求項４】 ＣＭＩＳ素子は、ｐチャネルＭＩＳ素子
とｎチャネルＭＩＳ素子のソース・ドレインが縦続接続
され、各素子のゲートを共通接続して入力端とし、各素
子のソース・ドレイン接続点を出力端とする請求項３の
高速低電力型アドレスデコード回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111049A JP2689950B2 (ja) | 1995-04-13 | 1995-04-13 | 高速低電力型デコード回路 |
| US08/630,688 US5721709A (en) | 1995-04-13 | 1996-04-12 | Address decoder circuits adjusted for a high speed operation at a low power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111049A JP2689950B2 (ja) | 1995-04-13 | 1995-04-13 | 高速低電力型デコード回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08287686A true JPH08287686A (ja) | 1996-11-01 |
| JP2689950B2 JP2689950B2 (ja) | 1997-12-10 |
Family
ID=14551118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7111049A Expired - Lifetime JP2689950B2 (ja) | 1995-04-13 | 1995-04-13 | 高速低電力型デコード回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5721709A (ja) |
| JP (1) | JP2689950B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044480A1 (en) * | 1997-03-27 | 1998-10-08 | Hewlett-Packard Company | Address decoder system |
| WO1998044481A1 (en) * | 1997-03-27 | 1998-10-08 | Hewlett-Packard Company | Addressing arrays of electrically-controllable elements |
| US6111427A (en) * | 1996-05-22 | 2000-08-29 | Nippon Telegraph And Telephone Corporation | Logic circuit having different threshold voltage transistors and its fabrication method |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4262789B2 (ja) * | 1996-12-17 | 2009-05-13 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JPH10228767A (ja) * | 1997-02-18 | 1998-08-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| CN104851452B (zh) * | 2015-05-06 | 2017-09-29 | 中国航天科技集团公司第九研究院第七七一研究所 | 一种基于功耗控制的存储体片上集成结构及其控制方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3257860B2 (ja) * | 1993-05-17 | 2002-02-18 | 株式会社日立製作所 | 半導体メモリ装置 |
-
1995
- 1995-04-13 JP JP7111049A patent/JP2689950B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-12 US US08/630,688 patent/US5721709A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1998044480A1 (en) * | 1997-03-27 | 1998-10-08 | Hewlett-Packard Company | Address decoder system |
| WO1998044481A1 (en) * | 1997-03-27 | 1998-10-08 | Hewlett-Packard Company | Addressing arrays of electrically-controllable elements |
| CN1111835C (zh) * | 1997-03-27 | 2003-06-18 | 惠普公司 | 解码器系统 |
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| Publication number | Publication date |
|---|---|
| US5721709A (en) | 1998-02-24 |
| JP2689950B2 (ja) | 1997-12-10 |
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