CN112636738B - 一种容许三节点翻转的自恢复锁存器与集成芯片 - Google Patents

Abstract

本申请公开了一种容许三节点翻转的自恢复锁存器，包括第一传输模块、五个第一钟控C单元、与五个第一钟控C单元间隔连接首尾成环的五个转换单元，第一钟控C单元具体为四输入单输出的钟控C单元。本申请选择了四输入单输出的钟控C单元，将其与转换单元连接为环状，利用钟控C单元的特性，实现了任意一个、两个或三个内部节点发生翻转后均能自恢复到正确逻辑值的功能，同时本申请自恢复锁存器采用时钟门控技术以及较少的晶体管，减少了电流竞争，大幅降低了功耗以及面积开销。本申请还公开了一种具有相同技术效果的集成芯片。

Description

一种容许三节点翻转的自恢复锁存器与集成芯片

技术领域

本发明涉及锁存器设计领域，特别涉及一种容许三节点翻转的自恢复锁存器与集成芯片。

背景技术

随着半导体工艺尺寸进入纳米尺度，器件之间的距离减小，时钟频率不断增高，电路节点电容减小，关键电荷变小，导致电路节点之间的电荷共享效应愈加严重。进而集成电路器件处在辐射等敏感环境中时，易受到粒子轰击产生单粒子效应，使得电路逻辑值发生翻转，给电路的可靠性带来了严峻的挑战。在锁存器中，单粒子入射产生的电荷可以被多个节点收集，使得多个节点存储的逻辑值发生翻转，从而发生逻辑功能失效的情况，因此设计针对多节点翻转问题进行加固的锁存器具有重要的现实意义。

传统的加固锁存器设计，只能实现单节点翻转自恢复或双节点翻转自恢复，然而电路特征尺寸和工作电压的不断减小以及电荷共享机制，由单个高能粒子的撞击引起的多节点翻转概率增加，原来的加固设计方案已经不能满足其需求。

因此，如何提供一种解决上述技术问题的方案是目前本领域技术人员需要解决的问题。

发明内容

有鉴于此，本发明的目的在于提供一种容许三节点翻转的自恢复锁存器与集成芯片，以提供一种实现三节点翻转自恢复的方案。其具体方案如下：

一种容许三节点翻转的自恢复锁存器，包括第一传输模块、五个第一钟控C单元、与五个所述第一钟控C单元间隔连接首尾成环的五个转换单元，所述第一钟控C单元具体为四输入单输出的钟控C单元，其中：

每个所述转换单元的输入端与前一所述第一钟控C单元的输出端连接；

每个所述第一钟控C单元的四个输入端与四个目标转换单元的输出端连接，所述目标转换单元按照第一轮换规则从五个所述转换单元中确定得到，以使五个所述转换单元的输出端与所有所述第一钟控C单元的连接次数相同；

所述第一传输模块包括五个统一控制的第一传输门，每个所述第一传输门的输入端均与所述自恢复锁存器的信号输入端连接，五个所述第一传输门的输出端分别与五个所述转换单元的输入端连接。

优选的，所述转换单元为反相器。

优选的，所述自恢复锁存器还包括输出反相器，所述输出反相器的输入端与任一所述转换单元的输出端连接，所述输出反相器的输出端作为所述自恢复锁存器的信号输出端。

优选的，所述转换单元具体为四输入单输出的第二钟控C单元，其中：

每个所述第二钟控C单元的四个输入端与四个目标输入端连接，所述目标输入端按照第二轮换规则从五个所述第一传输门的输出端中确定得到，以使五个所述输出端与所有所述第二钟控C单元的连接次数相同。

优选的，所述自恢复锁存器还包括第二传输模块和输入反相器，其中：

所述输入反相器的输入端连接所述信号输入端，所述第二传输模块包括五个与所述第一传输门控制逻辑相同的第二传输门，每个所述第二传输门的输入端均与所述输入反相器的输出端连接，五个所述第二传输门的输出端分别与五个所述转换单元的输出端连接。

优选的，所述第一传输模块中的五个所述第一传输门统一由时钟信号控制。

优选的，当所述时钟信号为1，所述自恢复锁存器处于透明模式；

当所述时钟信号为0，所述自恢复锁存器处于锁存状态。

优选的，所述第一钟控C单元包括：

依次串联于电源端和接地端的第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管；

其中所述第五PMOS管的控制端接入所述时钟信号，所述第一NMOS管的控制端接入所述负时钟信号，所述第五PMOS管与所述第一NMOS管的连接端连接后作为所述第一钟控C单元的输出端；所述第一PMOS管的控制端和所述第二NMOS管的控制端连接后作为所述第一钟控C单元的第一输入端；所述第二PMOS管的控制端和所述第三NMOS管的控制端连接后作为所述第一钟控C单元的第二输入端；所述第三PMOS管的控制端和所述第四NMOS管的控制端连接后作为所述第一钟控C单元的第三输入端；所述第四PMOS管的控制端和所述第五NMOS管的控制端连接后作为所述第一钟控C单元的第四输入端。

相应的，本申请还公开了一种集成芯片，包括如上文任一项所述容许三节点翻转的自恢复锁存器。

本申请公开了一种容许三节点翻转的自恢复锁存器，包括第一传输模块、五个第一钟控C单元、与五个所述第一钟控C单元间隔连接首尾成环的五个转换单元，所述第一钟控C单元具体为四输入单输出的钟控C单元，其中：每个所述转换单元的输入端与前一所述第一钟控C单元的输出端连接；每个所述第一钟控C单元的四个输入端与四个目标转换单元的输出端连接，所述目标转换单元按照第一轮换规则从五个所述转换单元中确定得到，以使五个所述转换单元的输出端与所有所述第一钟控C单元的连接次数相同；所述第一传输模块包括五个统一控制的第一传输门，每个所述第一传输门的输入端均与所述自恢复锁存器的信号输入端连接，五个所述第一传输门的输出端分别与五个所述转换单元的输入端连接。本申请选择了四输入单输出的钟控C单元，将其与转换单元连接为环状，利用钟控C单元的特性，实现了任意一个、两个或三个内部节点发生翻转后均能自恢复到正确逻辑值的功能，同时本申请自恢复锁存器采用时钟门控技术以及较少的晶体管，减少了电流竞争，大幅降低了功耗以及面积开销。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例中一种容许三节点翻转的自恢复锁存器的结构分布图；

图2为本发明实施例中第一钟控C单元的结构分布图；

图3为本发明实施例中一种具体的容许三节点翻转的自恢复锁存器的结构分布图；

图4为本发明实施例中另一种具体的容许三节点翻转的自恢复锁存器的结构分布图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

传统的加固锁存器设计，只能实现单节点翻转自恢复或双节点翻转自恢复，然而电路特征尺寸和工作电压的不断减小以及电荷共享机制，由单个高能粒子的撞击引起的多节点翻转概率增加，原来的加固设计方案已经不能满足其需求。本申请选择了四输入单输出的钟控C单元，将其与转换单元连接为环状，利用钟控C单元的特性，实现了任意一个、两个或三个内部节点发生翻转后均能自恢复到正确逻辑值的功能，同时本申请自恢复锁存器采用时钟门控技术以及较少的晶体管，减少了电流竞争，大幅降低了功耗以及面积开销。

本发明实施例公开了一种容许三节点翻转的自恢复锁存器，包括第一传输模块、五个第一钟控C单元、与五个第一钟控C单元间隔连接首尾成环的五个转换单元，第一钟控C单元具体为四输入单输出的钟控C单元，其中：

每个转换单元的输入端与前一第一钟控C单元的输出端连接；

每个第一钟控C单元的四个输入端与四个目标转换单元的输出端连接，目标转换单元按照第一轮换规则从五个转换单元中确定得到，以使五个转换单元的输出端与所有第一钟控C单元的连接次数相同；

第一传输模块包括五个统一控制的第一传输门，每个第一传输门的输入端均与自恢复锁存器的信号输入端连接，五个第一传输门的输出端分别与五个转换单元的输入端连接。

具体的，参见图1所示，第一传输模块包括五个第一传输门TGA1-TGA5，五个第一钟控C单元分别标记为CEA1-CEA5，五个转换单元分别标记为TU1-TU5，转换单元TU1-TU5和第一钟控C单元CEA1-CEA5间隔连接首尾成环，按照连接顺序进行标记即可，该标记仅用于描述方便，并不对技术特征产生实质性影响。

进一步的，每个第一传输门的输入端均连接信号输入端D，第一传输门TGA1-TGA5的输出端依次标记为N1A-N5A，则五个转换单元TU1-TU5的输入端可依次标记为N1A-N5A，再对应将这五个转换单元TU1-TU5的输出端依次标记为N1B-N5B。

可以理解的是，每个第一钟控C单元的输出端与下一转换单元的输入端标记一致，每个转换单元的输入端必然接入下一个第一钟控C单元的某一输入端，例如整个自恢复锁存器中成环顺序为：CEA1-(N1A)-TU1-(N1B)-CEA2-(N2A)-TU2-(N2B)-CEA3-(N3A)-TU3-(N3B)-CEA4-(N4A)-TU4-(N4B)-CEA5-(N5A)-TU5-(N5B)-CEA1。其中，括号内为转换单元的输入端和输出端的节点标记。除了成环的节点外，第一钟控C单元还有三个输入端与另外三个转换单元的输出端连接，具体根据第一轮换规则确定。

可以理解的是，本实施例中的首尾成环，实际上是简化了所有第一钟控C单元和转换单元之间的连接关系，将其他的连接关系以标号的形式体现出来，仅突出一个连接关系作为主线，实际上按照每个第一钟控C单元的四个输入端的连接关系，第一钟控C单元和转换单元之间是以网状，甚至多层网状的结构进行连接的，将每个第一钟控C单元、与其输出端连接的转换单元、任一与其输入端连接的转换单元的连接脉络进行整理，即可得到本实施例中所说间隔连接首尾成环的环状拓扑，该环状拓扑仅为实际接线时更易操作的方案，连接完环状拓扑后还需要对第一钟控C单元的其他三个输入端连接另外三个转换单元的输出端，也就是说，按照第一轮换规则确定四个目标转换单元，从中可确定一个转换单元作为环状拓扑中前一个转换单元。

具体的，第一轮换规则的目的在于使五个转换单元的输出端与所有第一钟控C单元的连接次数相同，例如图1中，转换单元TU1的输出端连接的第一钟控C单元包括：CEA2/CEA3/CEA4/CEA5；转换单元TU2的输出端连接的第一钟控C单元包括：CEA1/CEA3/CEA4/CEA5……每个转换单元的输出端的连接次数均为4次，端口在环状拓扑中轮换，因此作为第一轮换规则，达到第一钟控C单元之间无差、转换单元之间无差的结构。可以理解的是，图1中第一轮换规则主要为每个第一钟控C单元的输入端不与环状拓扑中下一转换模块的输出端连接，第一轮换规则还可以存在其他的方式，此处不作限制，本质来说，由于从网状拓扑中进行追溯高亮即可得到一个主线的环状拓扑，因此相对不同环状拓扑的不同第一轮换规则，落在网状拓扑上是相同的，差异仅在于标识数字，上文已解释过，本实施例中标识仅为描述方便，不会对连接关系产生任何实质性影响。

进一步的，参见图2所示，第一钟控C单元包括：

依次串联于电源端VDD和接地端GND的第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4和第五NMOS管NM5；

其中第五PMOS管PM5的控制端接入时钟信号CLK，第一NMOS管NM1的控制端接入负时钟信号NCK，第五PMOS管PM5与第一NMOS管NM1的连接端连接后作为第一钟控C单元的输出端OUT；第一PMOS管PM1的控制端和第二NMOS管NM2的控制端连接后作为第一钟控C单元的第一输入端I1；第二PMOS管PM2的控制端和第三NMOS管NM3的控制端连接后作为第一钟控C单元的第二输入端I2；第三PMOS管PM3的控制端和第四NMOS管NM4的控制端连接后作为第一钟控C单元的第三输入端I3；第四PMOS管PM4的控制端和第五NMOS管NM5的控制端连接后作为第一钟控C单元的第四输入端I4。

可以理解的是，时钟信号CLK和负时钟信号NCK为同步反相的两个信号。本实施例中第一钟控C单元的结构仅为一种示例，以上所有MOS管的控制端，均可以按照其他方式进行连接，四个输入端没有必然的先后顺序或效果差异，只要满足以下条件：一个PMOS管由时钟信号控制、一个NMOS管由负时钟信号控制、其余一个PMOS管和一个NMOS管成对连接作为一个输入端，即可实现本实施例中第一钟控C单元需要的电路特性，也即四个输入端中任意一个、两个或三个输入端的逻辑发生反转时输出逻辑值不会发生变化。

进一步的，本实施例中将第一钟控C单元与转换单元结合，此处转换单元可以是反相器或其他的钟控C单元，也可以是其他的转换结构，只要能够配合第一钟控C单元完成锁存器的基本工作内容并适应第一钟控C单元的电路特性即可。

本申请公开了一种容许三节点翻转的自恢复锁存器，包括第一传输模块、五个第一钟控C单元、与五个所述第一钟控C单元间隔连接首尾成环的五个转换单元，所述第一钟控C单元具体为四输入单输出的钟控C单元，其中：每个所述转换单元的输入端与前一所述第一钟控C单元的输出端连接；每个所述第一钟控C单元的四个输入端与四个目标转换单元的输出端连接，所述目标转换单元按照第一轮换规则从五个所述转换单元中确定得到，以使五个所述转换单元的输出端与所有所述第一钟控C单元的连接次数相同；所述第一传输模块包括五个统一控制的第一传输门，每个所述第一传输门的输入端均与所述自恢复锁存器的信号输入端连接，五个所述第一传输门的输出端分别与五个所述转换单元的输入端连接。本申请选择了四输入单输出的钟控C单元，将其与转换单元连接为环状，利用钟控C单元的特性，实现了任意一个、两个或三个内部节点发生翻转后均能自恢复到正确逻辑值的功能，同时本申请自恢复锁存器采用时钟门控技术以及较少的晶体管，减少了电流竞争，大幅降低了功耗以及面积开销。

本发明实施例公开了一种具体的容许三节点翻转的自恢复锁存器，相对于上一实施例，本实施例对技术方案作了进一步的说明和优化。具体的，转换单元为反相器。参见图3所示，将五个反相器依次标记为INV1-INV5，也可称之为第一反相器、第二反相器、第三反相器、第四反相器和第五反相器。

进一步的，自恢复锁存器还包括输出反相器INV-OUT，输出反相器INV-OUT的输入端与任一转换单元的输出端连接，输出反相器INV-OUT的输出端作为自恢复锁存器的信号输出端Q。

具体的，图3中选择反相器INV5的输出端N5B与输出反相器INV-OUT的输入端连接，也可以选择其他反相器的输出端，这些选择方案没有差异。

进一步的，本实施例在工作时，第一传输模块中的五个第一传输门TGA1-TGA5统一由时钟信号控制。

进一步的，当时钟信号为1，自恢复锁存器处于透明模式；当时钟信号为0，自恢复锁存器处于锁存状态。

具体的，当时钟信号CLK＝1，负时钟信号NCK＝0，自恢复锁存器以透明模式工作，5个第一传输门TGA1-TGA5均导通，5个第一钟控C单元CEA1-CEA5关断，外部输入信号D通过第一传输门TGA1-TGA5同时传播至节点N1A-N5A，且节点N5A的值经过第五反相器INV5和输出反相器INV-OUT在Q端输出；随之，通过第一反相器INV1将节点N1A的反向逻辑值写入到N1B；通过第二反相器INV2将节点N2A的反向逻辑值写入到N2B，其他反相器同理。当D＝0时，N1A＝N2A＝N3A＝N4A＝N5A＝Q＝0，N1B＝B2B＝N3B＝N4B＝N5B＝1，通过透明模式下的初始化，可以正确确定锁存器中的所有节点。当D＝1时，N1A＝N2A＝N3A＝N4A＝N5A＝Q＝1，N1B＝B2B＝N3B＝N4B＝N5B＝0，同样也可以初始化所有节点。在透明期内，5个钟控C单元均处于关断状态，因此锁存器有着较小的功耗。

当时钟信号CLK＝0，负时钟信号NCK＝1，锁存器处于锁存状态，5个传输门均关断。因此，节点N1A-N5A不能由信号输入端D通过第一传输门TGA1-TGA5驱动，它们仍然具有先前初始化的值，此时节点N1B-N5B的值依然由节点N1A-N5A决定，节点Q的值由节点N5B决定，节点N1A-N5A的值分别通过第一钟控C单元CEA1-CEA5确定，这样形成了许多反馈回路，使得锁存器能够有效的保持值。

以图3为例，对本实施例容许三节点翻转的原理进行讨论。考虑到一个加固设计如果能容忍三节点翻转，一定能容忍单节点翻转和双节点翻转，因此可以跳过对单节点翻转和双节点翻转的分析讨论。

本实施例中自恢复锁存器共有10个内部节点，因此可能发生三节点翻转的情况共有C³ ₁₀＝120种。根据任意3个内部节点同时发生翻转后，受到影响的节点的数目，将120种三节点翻转的情况分成如下3类：

第一类是3个节点均为第一钟控C单元的输入节点，共10种组合，由第一钟控C单元的容错特性可知，不超过3个的输入节点错误可以被第一钟控C单元拦截。比如：第一钟控C单元CEA1的3个输入节点N2B、N3B、N4B同时发生翻转时，错误可以被CEA1-CEA5拦截，仍然输出正确的逻辑值，所以其他7个节点均不受影响；进一步的，节点N2A的正确逻辑值将经过第二反相器INV2，使得节点N2B恢复为正确逻辑值，节点N3A的正确逻辑值将经过第三反相器INV3，使得节点N3B恢复为正确逻辑值，节点N4A的正确逻辑值将经过第四反相器INV4，使得节点N4B恢复为正确逻辑值，最终，三个翻转节点N2B、N3B、N4B均自恢复到了正确的逻辑值。由于结构的对称性，第一类三节点翻转中剩余9种三节点翻转组合容错情况同理分析即可。

第二类是3个节点均为反相器输入节点，共10种组合。可归结为：任意一个反相器的输入节点发生翻转时，输出节点也会发生翻转，将3个反相器的输出节点作为第一钟控C单元的输入时，由于第一钟控C单元的容错特性，错误可以被C单元拦截。比如，第一反相器INV1输入节点N1A、第二反相器INV2输入节点N2A和第三反相器INV3输入节点N3A同时发生翻转，第一反相器INV1输出节点N1B、第二反相器INV2输出节点N2B、第三反相器INV3输出节点N3B会发生翻转，但错误可以被第一钟控C单元CEA1-CEA5拦截，仍然输出正确的逻辑值，所以其他4个节点均不受影响。由于所有第一钟控C单元输出正确的逻辑值，使得节点N1A、N2A、N3A恢复到正确的逻辑值；节点N1A的正确逻辑值通过第一反相器INV1使N1B恢复为正确逻辑值，节点N2A的正确逻辑值通过第二反相器INV2使N2B恢复为正确逻辑值，节点N3A的正确逻辑值通过第三反相器INV3使N3B恢复为正确逻辑值，最终三个主翻转节点N1A、N2A、N3A以及三个次翻转节点N1B、N2B、N3B均恢复到了正确的逻辑值。由于结构的对称性，第二类三节点翻转中剩余的9种三节点翻转组合容错情况也可以同理分析。

第三类是既有钟控C单元的输入节点又有反相器的输入节点，共100种组合。其归结为：任意一个反相器的输入节点发生翻转时，输出节点也会发生翻转，将一个或两个反相器的输出节点以及钟控C单元的输入节点作为第一钟控C单元的输入时，由于第一钟控C单元的容错特性，错误可以被第一钟控C单元拦截。比如，第一反相器INV1输入节点N1A、第二反相器INV2输入节点N2A和第三钟控C单元CEA3的输入节点N3B同时发生翻转时，第一反相器INV1输出节点N1B和第二反相器INV2输出节点N2B也发生翻转，但错误可以被第一钟控C单元CEA1-CEA5拦截，仍然输出正确的逻辑值，所以其他5个节点均不受影响；由于所有第一钟控C单元输出正确的逻辑值，使得节点N1A和N2A恢复到正确的逻辑值；节点N1A的正确逻辑值通过第一反相器INV1使N1B恢复为正确逻辑值，节点N2A的正确逻辑值通过第二反相器INV2使N2B恢复为正确逻辑值，节点N3A的正确逻辑值将经过第三反相器使节点N3B恢复为正确逻辑值，最终3个主翻转节点N1A、N2A和N3B以及2个次翻转节点N1B、N2B均恢复到了正确的逻辑值。由于结构的对称性，第三类三节点翻转中剩余的99种三节点翻转组合容错情况同理分析即可。

本发明实施例公开了一种具体的容许三节点翻转的自恢复锁存器，相对于上一实施例，本实施例对技术方案作了进一步的说明和优化。具体的，参见图4所示，转换单元具体为四输入单输出的第二钟控C单元CEB1-CEB5，其中：

每个第二钟控C单元的四个输入端与四个目标输入端连接，目标输入端按照第二轮换规则从五个第一传输门的输出端中确定得到，以使五个输出端与所有第二钟控C单元的连接次数相同。

可以理解的是，第二轮换规则与第一轮换规则类似，第一轮换规则每次从五个转换单元中确定四个目标转换单元，第二轮换规则每次从五个第一传输门的输入端中确定四个目标输入端。

具体的，在本实施例中，第一钟控C单元CEA1-CEA5的输出标识为N1A-N5A，第二钟控C单元CEB1-CEB5的输出标识为N1B-N5B，对应第一钟控C单元的输入端按照第一轮换规则确定，对应第二钟控C单元的输入端按照第二轮换规则确定，两个轮换规则可以不同，也可以相同，此处不作任何限定，最后确定的端口接线，可以如图4中的标识所示，也可以存在其他的连接方式，但是，由于各元件结构对称，连线原则对称，接线网状结构的本质不会发生变化。

相对于上一实施例，转换单元由反相器变成了第二钟控C单元，能够更好地拦截上游其他钟控C单元累积的节点翻转错误。其输入端的接线结构更为复杂，但是第二钟控C单元的电路结构与第一钟控C单元相同，均使用CMOS管作为基本电路元件，相比反相器，本实施例的功耗和面积略有增大，但延迟大幅降低，整体效果更高。

进一步的，自恢复锁存器还包括第二传输模块和输入反相器INV-IN，其中：

输入反相器INV-IN的输入端连接信号输入端D，第二传输模块包括五个与第一传输门TGA1-TGA5控制逻辑相同的第二传输门TGB1-TGB5，每个第二传输门的输入端均与输入反相器INV-IN的输出端连接，五个第二传输门TGB1-TGB5的输出端分别与五个转换单元的输出端N1B-N5B连接。

需要注意的是，本实施例中选择第一传输门TGA1-TGA5的五个输出端(标号为N1A-N5A)中的任意一个作为自恢复锁存器的信号输出端Q，可直接将信号输入端D的值通过第一传输门直接传到信号输出端Q，降低延迟开销。

类似的，本实施例中第一传输门TGA1-TGA5以及第二传输门TGB1-TGB5统一由时钟信号控制。

进一步的，当CLK＝1，NCK＝0，自恢复锁存器以透明模式工作，所有传输门TGA1-TGA5、TGB1-TGB5均导通，钟控C单元CEA1-CEA5、CEB1-CEB5均关闭。此时，节点N1A-N5A、N1B-N5B均通过信号输入端D由传输门来驱动。当D＝0时，N1＝N2＝N3＝N4＝Q＝0，N5＝N6＝N7＝N8＝N9＝1，通过透明模式下的初始化，可以正确确定锁存器中的所有节点。当D＝1时，同样也可以初始化所有节点。

当CLK＝0，NCK＝1，自恢复锁存器处于锁存状态，所有传输门TGA1-TGA5、TGB1-TGB5均断开，钟控C单元CEA1-CEA5、CEB1-CEB5均打开。节点N1A-N5A、N1B-N5B仍然具有先前初始化的值，此时节点N1A-N5A、N1B-N5B的值可通过钟控C单元CEA1-CEA5、CEB1-CEB5确定，这样形成了反馈回路，使得锁存器能够有效地保持值。

相应的，本申请实施例还公开了一种集成芯片，包括如上文实施例任一项所述容许三节点翻转的自恢复锁存器。

其中，本实施例中容许三节点翻转的自恢复锁存器的具体内容，可以参照上文中的相关描述，此处不再赘述。

其中，本实施例中集成芯片具有与上文实施例中所述容许三节点翻转的自恢复锁存器相同的有益效果，此处不再赘述。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本发明所提供的一种容许三节点翻转的自恢复锁存器与集成芯片进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

1.一种容许三节点翻转的自恢复锁存器，其特征在于，包括第一传输模块、五个第一钟控C单元、与五个所述第一钟控C单元间隔连接首尾成环的五个转换单元，所述第一钟控C单元具体为四输入单输出的钟控C单元，其中：

每个所述转换单元的输入端与前一所述第一钟控C单元的输出端连接；

每个所述第一钟控C单元的四个输入端与四个目标转换单元的输出端连接，所述目标转换单元按照第一轮换规则从五个所述转换单元中确定得到，以使五个所述转换单元的输出端与所有所述第一钟控C单元的连接次数相同；所述第一轮换规则为每个所述第一钟控C单元的四个输入端与对应的所述目标转换单元的输出端连接后，满足五个所述转换单元的输出端与所有所述第一钟控C单元的连接次数相同的规则；

所述第一传输模块包括五个统一控制的第一传输门，每个所述第一传输门的输入端均与所述自恢复锁存器的信号输入端连接，五个所述第一传输门的输出端分别与五个所述转换单元的输入端连接。

2.根据权利要求1所述自恢复锁存器，其特征在于，所述转换单元为反相器。

3.根据权利要求2所述自恢复锁存器，其特征在于，还包括输出反相器，所述输出反相器的输入端与任一所述转换单元的输出端连接，所述输出反相器的输出端作为所述自恢复锁存器的信号输出端。

4.根据权利要求1所述自恢复锁存器，其特征在于，所述转换单元具体为四输入单输出的第二钟控C单元，其中：

每个所述第二钟控C单元的四个输入端与四个目标输入端连接，所述目标输入端按照第二轮换规则从五个所述第一传输门的输出端中确定得到，以使五个所述输出端与所有所述第二钟控C单元的连接次数相同。

5.根据权利要求4所述自恢复锁存器，其特征在于，还包括第二传输模块和输入反相器，其中：

所述输入反相器的输入端连接所述信号输入端，所述第二传输模块包括五个与所述第一传输门控制逻辑相同的第二传输门，每个所述第二传输门的输入端均与所述输入反相器的输出端连接，五个所述第二传输门的输出端分别与五个所述转换单元的输出端连接。

6.根据权利要求1至5任一项所述自恢复锁存器，其特征在于，所述第一传输模块中的五个所述第一传输门统一由时钟信号控制。

7.根据权利要求6所述自恢复锁存器，其特征在于，

当所述时钟信号为1，所述自恢复锁存器处于透明模式；

当所述时钟信号为0，所述自恢复锁存器处于锁存状态。

8.根据权利要求7所述自恢复锁存器，其特征在于，所述第一钟控C单元包括：

依次串联于电源端和接地端的第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管；

其中所述第五PMOS管的控制端接入所述时钟信号，所述第一NMOS管的控制端接入负时钟信号，所述第五PMOS管与所述第一NMOS管的连接端连接后作为所述第一钟控C单元的输出端；所述第一PMOS管的控制端和所述第二NMOS管的控制端连接后作为所述第一钟控C单元的第一输入端；所述第二PMOS管的控制端和所述第三NMOS管的控制端连接后作为所述第一钟控C单元的第二输入端；所述第三PMOS管的控制端和所述第四NMOS管的控制端连接后作为所述第一钟控C单元的第三输入端；所述第四PMOS管的控制端和所述第五NMOS管的控制端连接后作为所述第一钟控C单元的第四输入端。

9.一种集成芯片，其特征在于，包括如权利要求1至8任一项所述容许三节点翻转的自恢复锁存器。