CN102025351A

CN102025351A - 一种抗单粒子翻转和单粒子瞬态脉冲的动态比较器

Info

Publication number: CN102025351A
Application number: CN 201010577384
Authority: CN
Inventors: 包东烜; 邵志标; 姚剑峰; 张国光
Original assignee: Xian Jiaotong University
Current assignee: Xian Jiaotong University
Priority date: 2010-12-08
Filing date: 2010-12-08
Publication date: 2011-04-20
Anticipated expiration: 2030-12-08
Also published as: CN102025351B

Abstract

一种抗单粒子翻转和单粒子瞬态脉冲的动态比较器，包括基于灵敏放大器结构的脉冲产生电路和输出锁存电路，整个比较器顶层对外有五个输入端口和四个输出端口，五个输入端口分别接时钟信号、输入信号和参考电压信号，输出端口接数据输出信号，其中：脉冲产生电路和时钟信号、输入信号、参考电压信号、输出锁存电路连接；输出锁存电路和脉冲产生电路、数据输出信号连接。本发明实现了翻转阈值LET_th大于500MeV/(mg·cm²)；并在达到传统动态比较器同样的高速低功耗性能下，减小延时；实现互补输出端Q和QB对称、延时相等、驱动能力相同；采用灵敏放大器结构，时钟网络简单可靠且负载较小；采用小时钟摆幅技术，功耗明显减小。

Description

一种抗单粒子翻转和单粒子瞬态脉冲的动态比较器

技术领域

本发明属于集成电路技术领域，具体涉及一种抗单粒子翻转和单粒子瞬态脉冲的动态比较器。

背景技术

比较器是模拟集成电路的重要单元，特别是A/D转换器中的关键单元。其性能对整个A/D转换器的速度、精度和功耗都有着至关重要的影响。动态比较器以其速度快、功耗低、面积小而得到广泛运用。

单粒子效应会引起比较器的数字部分产生软失效，从而导致A/D转换的结果出错。传统A/D转换器中采用的格雷码纠错技术在这种情况下并不适用，因为单粒子效应可能使多个比较器的输出出错。对比较器进行抗单粒子效应加固十分必要。

深亚微米工艺中，存储节点间距很小，单粒子入射可能导致多个节点翻转。故必须对多位翻转进行加固。

T.Kobayashi等在《IEEE JOURNAL OF SOLID-STATE CIRCUITS》(1993年4月第28卷第4期)上发表的“A Current-Controlled Latch Sense Amplifier and aStatic Power-Saving Input Buffer for Low-Power Architectures”一文中提出动态比较器，该电路基于灵敏放大器结构，速度快，功耗低，但未进行抗辐射加固。同时该电路采用的SR输出锁存器限制了工作速度。D.G.Mavis等在《Proc.IEEEReliability Physics Symp》(2002年4月第216-225页)上发表“Soft error rate mitigation techniques for modern microcircuits”，文中提出的时间采样技术具有抗单粒子翻转和单粒子瞬态脉冲加固能力，但延时较大。Weizhong Wang和Haiyan Gong在《IEEE TRANSACTIONS ON NUCLEAR SCIENCE》(2004年12月第51卷第6期)上发表“Sense Amplifier Based RADHARD Flip Flop Design”，文中采用DICE技术对灵敏放大器结构进行抗辐射加固，该电路具有抗单粒子翻转和单粒子瞬态脉冲能力，但不具有多位翻转加固能力且该电路中DICE结构发生单粒子翻转时，电源和地瞬时导通，将产生短路电流。脉冲产生电路产生翻转仍将对输出锁存电路存储节点产生影响，且与非门器件尺寸和延迟的减小将减弱加固作用。

发明内容

本发明目的在于克服现有技术的不足，提供一种抗单粒子翻转和单粒子瞬态脉冲的动态比较器，以应用于抗辐射高速高精度ADC中。

本发明通过以下技术方案实现：包括基于灵敏放大器结构的脉冲产生电路和输出锁存电路，整个比较器顶层对外有五个输入端口和四个输出端口，五个输入端口分别接时钟信号、输入信号和参考电压信号，输出端口接数据输出信号，其中：脉冲产生电路和时钟信号、输入信号、参考电压信号、输出锁存电路连接；输出锁存电路和脉冲产生电路、数据输出信号连接。

本发明脉冲产生电路包括与时钟信号连接的时钟信号输入端、与输入信号Vin⁺相连接的Vin⁺端、与输入信号Vin^-相连接的Vin^-端、与参考电压信号Vref⁺相连接的Vref⁺端、与参考电压信号Vref^-相连接的Vref^-端；

所述的脉冲产生电路的第一、第二、第三、第四输出端分别与输出锁存电路的第一、第二、第三和第四输入端相连。

所述输出锁存电路的第一、第二、第三和第四输出端分别与第一、第二、第三和第四数据输出信号相连，输出Q0、Q2端即Q端；输出Q1、Q3端即QB端。

根据0.18μm工艺模拟结果，本发明可以实现翻转阈值LET_th大于500MeV/(mg·cm²)；实现与传统动态比较器同样的高速低功耗性能，而延时减小；实现互补输出端Q和QB对称、延时相等、驱动能力相同；采用灵敏放大器结构，时钟网络简单可靠且负载较小；采用小时钟摆幅技术，功耗明显减小。

与抗单粒子瞬态脉冲加固的时间采样技术(D.G.Mavis and P.H.Eaton.Soft error rate mitigation techniques for modern microcircuits[C].In Proc.40th Annu.Int.Reliability Physics Symp.，Dallas，TX，Apr 2002，pp.216-225.)和保护门电路(P.Mongkolkachit and B.Bhuva.Design technique for mitigation of alpha-particle-induced single-event transients in combinational logic[J].IEEE Trans.Device Mater.Reliab.，2003，vol.3，no.3，pp.89-92.)相比，本发明在具有抗单粒子瞬态脉冲加固性能的同时，省去了延时单元，缩短了传输时间，更有利于高速系统。与采用DICE技术的抗辐射加固灵敏放大器结构(Weizhong Wang and Haiyan Gong.Sense Amplifier Based RADHARD Flip Flop Design[J].IEEE Trans.Nucl.Sci.，2004，vol.51，no.6.)相比，本发明具有更好的抗多位翻转能力，避免了单粒子翻转时的短路电流和亚稳态。同时本发明脉冲产生电路任一输出节点发生翻转，对输出锁存电路均无影响，且该性能与管子尺寸无关，从而具有更强的抗辐射加固能力。

附图说明

图1为本发明所述动态比较器单元的电路结构图；

其中：CLK为时钟信号，Vin⁺和Vin^-为输入信号，Vref⁺和Vref^-为参考电压信号，Q0、Q1、Q2、Q3为数据输出信号。

图2为本发明所述脉冲产生电路的电路结构。

图3为本发明所述输出锁存电路的电路结构。

图4为本发明所述比较器在差分输入信号为峰峰值2V的正弦波时模拟结果。

图5是本发明所述比较器在差分输入信号为峰峰值100mV正弦波时的模拟结果。

图6为本发明所提出的比较器从时钟上升沿到输出数字码的延迟时间模拟结果。

图7为采用普通从SR锁存器的动态比较器，从时钟上升沿到输出数字码的延迟时间模拟结果。

具体实施方式

下面结合附图对本发明做进一步详细描述。

如图1所示，动态比较器包括：包括基于灵敏放大器结构的脉冲产生电路100和输出锁存电路200，整个比较器顶层对外有五个输入端口和四个输出端口，五个输入端口分别接时钟信号CLK、输入信号Vin⁺和Vin^-和参考电压信号Vref⁺和Vref^-，输出端口接数据输出信号Q0、Q1、Q2、Q3，其中：脉冲产生电路100和时钟信号、输入信号、参考电压信号、输出锁存电路200连接；输出锁存电路200和脉冲产生电路100、数据输出信号连接。

所述脉冲产生电路100包括与时钟信号CLK连接的时钟信号输入端CLK、与输入信号Vin⁺相连接的Vin⁺端、与输入信号Vin^-相连接的Vin^-端、与参考电压信号Vref⁺相连接的Vref⁺端、与参考电压信号Vref^-相连接的Vref^-端；

所述的脉冲产生电路100的第一、第二、第三、第四输出端VOUT10、VOUT11、VOUT12、VOUT13分别与输出锁存电路200的第一、第二、第三和第四输入端VIN20、VUN21、VIN22和VIN23相连。

所述输出锁存电路200的第一、第二、第三和第四输出端VOUT20、VOUT21、VOUT22、VOUT23分别与第一、第二、第三和第四数据输出信号Q0、Q1、Q2、Q3相连。

脉冲产生电路的电路结构如图2所示，该电路由两个相同的灵敏放大器结构组成，包括：18个NMOS管和12个PMOS管。N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12是脉冲产生电路的内部节点。连接方式为：PMOS管M1的栅极接VOUT13端，漏极接节点N1，源极和衬底接电源VDD。PMOS管M2的栅极接CLK端，漏极接VOUT10端，源极和衬底接电源VDD。PMOS管M3的栅极接VOUT10端，漏极接节点N2，源极和衬底接电源VDD。PMOS管M4的栅极接CLK端，漏极接VOUT11端，源极和衬底接电源VDD。PMOS管M5的栅极接VOUT11端，漏极接节点N3，源极和衬底接电源VDD。PMOS管M6的栅极接CLK端，漏极接VOUT12端，源极和衬底接电源VDD。PMOS管M7的栅极接VOUT12端，漏极接节点N4，源极和衬底接电源VDD。PMOS管M8的栅极接CLK端，漏极接VOUT13端，源极和衬底接电源VDD。PMOS管M9的栅极接VOUT11端，漏极接VOUT10端，源极接节点N1，衬底接电源VDD。PMOS管M10的栅极接VOUT12端，漏极接VOUT11端，源极接节点N2，衬底接电源VDD。PMOS管M11的栅极接VOUT13端，漏极接VOUT12端，源极接节点N3，衬底接电源VDD。PMOS管M12的栅极接VOUT10端，漏极接VOUT13端，源极接节点N4，衬底接电源VDD。NMOS管M13的栅极接VOUT11端，漏极接VOUT10端，源极接节点N5，衬底接地。NMOS管M14的栅极接VOUT12端，漏极接VOUT11端，源极接节点N6，衬底接地。NMOS管M15的栅极接VOUT13端，漏极接VOUT12端，源极接节点N7，衬底接地。NMOS管M16的栅极接VOUT10端，漏极接VOUT13端，源极接节点N8，衬底接地。NMOS管M17的栅极接VOUT13端，漏极接节点N5，源极接节点N9，衬底接地。NMOS管M18的栅极接VOUT10端，漏极接节点N6，源极接节点N10，衬底接地。NMOS管M19的栅极接VOUT11端，漏极接节点N7，源极接节点N11，衬底接地。NMOS管M20的栅极接VOUT12端，漏极接节点N8，源极接节点N12，衬底接地。NMOS管M21的栅极接Vin-端，漏极接节点N9，源极接节点N13，衬底接地。NMOS管M22的栅极接Vref+端，漏极接节点N9，源极接节点N13，衬底接地。NMOS管M23的栅极接Vref+端，漏极接节点N10，源极接节点N13，衬底接地。NMOS管M24的栅极接Vin+端，漏极接节点N10，源极接节点N13，衬底接地。NMOS管M25的栅极接Vin-端，漏极接节点N11，源极接节点N13，衬底接地。NMOS管M26的栅极接Vref+端，漏极接节点N11，源极接节点N14，衬底接地。NMOS管M27的栅极接Vref-端，漏极接节点N12，源极接节点N14，衬底接地。NMOS管M28的栅极接Vin+端，漏极接节点N12，源极接节点N14，衬底接地。NMOS管M29的栅极接CLK端，漏极接节点N13，源极和衬底接地。NMOS管M30的栅极接CLK端，漏极接节点N14，源极和衬底接地。

输出锁存电路的电路结构如图3所示，该电路由四个相同结构组成，包括：16个NMOS管和16个PMOS管。N15、N16、N17、N18、N19、N20、N21、N22、N23、N24、N25、N26、N27、N28、N29、N30是输出锁存电路的内部节点。连接方式为：PMOS管M31的栅极接VIN20端，漏极接节点N15，源极和衬底接电源VDD。PMOS管M32的栅极接VOUT23端，漏极接节点N16，源极和衬底接电源VDD。PMOS管M33的栅极接VIN22端，漏极接VOUT20端，源极接节点N15，衬底接电源VDD。PMOS管M34的栅极接VOUT21端，漏极接VOUT20端，源极接节点N16，衬底接电源VDD。NMOS管M35的栅极接VINB21端，漏极接VOUT20端，源极接节点N17，衬底接地。NMOS管M36的栅极接VOUT21端，漏极接VOUT20端，源极接节点N18，衬底接地。NMOS管M37的栅极接VINB23端，漏极接节点N17，源极和衬底接地。NMOS管M38的栅极接VOUT23端，漏极接节点N18，源极和衬底接地。PMOS管M39的栅极接VIN21端，漏极接节点N19，源极和衬底接电源VDD。PMOS管M40的栅极接VOUT20端，漏极接节点N20，源极和衬底接电源VDD。PMOS管M41的栅极接VIN23端，漏极接VOUT21端，源极接节点N19，衬底接电源VDD。PMOS管M42的栅极接VOUT22端，漏极接VOUT21端，源极接节点N20，衬底接电源VDD。NMOS管M43的栅极接VINB20端，漏极接VOUT21端，源极接节点N21，衬底接地。NMOS管M44的栅极接VOUT22端，漏极接VOUT21端，源极接节点N22，衬底接地。NMOS管M45的栅极接VINB22端，漏极接节点N21，源极和衬底接地。NMOS管M46的栅极接VOUT20端，漏极接节点N22，源极和衬底接地。PMOS管M47的栅极接VIN20端，漏极接节点N23，源极和衬底接电源VDD。PMOS管M48的栅极接VOUT21端，漏极接节点N24，源极和衬底接电源VDD。PMOS管M49的栅极接VIN22端，漏极接VOUT22端，源极接节点N23，衬底接电源VDD。PMOS管M50的栅极接VOUT23端，漏极接VOUT22端，源极接节点N24，衬底接电源VDD。NMOS管M51的栅极接VINB21端，漏极接VOUT22端，源极接节点N25，衬底接地。NMOS管M52的栅极接VOUT23端，漏极接VOUT22端，源极接节点N26，衬底接地。NMOS管M53的栅极接VINB23端，漏极接节点N25，源极和衬底接地。NMOS管M54的栅极接VOUT21端，漏极接节点N26，源极和衬底接地。PMOS管M55的栅极接VIN21端，漏极接节点N27，源极和衬底接电源VDD。PMOS管M56的栅极接VOUT22端，漏极接节点N28，源极和衬底接电源VDD。PMOS管M57的栅极接VIN23端，漏极接VOUT23端，源极接节点N27，衬底接电源VDD。PMOS管M58的栅极接VOUT20端，漏极接VOUT23端，源极接节点N28，衬底接电源VDD。NMOS管M59的栅极接VINB20端，漏极接VOUT23端，源极接节点N29，衬底接地。NMOS管M60的栅极接VOUT20端，漏极接VOUT23端，源极接节点N30，衬底接地。NMOS管M61的栅极接VINB22端，漏极接节点N29，源极和衬底接地。NMOS管M62的栅极接VOUT22端，漏极接节点N30，源极和衬底接地。

本发明的运用不限于上述比较器，可运用于其它灵敏放大器相关结构中。传统动态比较器的输出锁存电路为SR锁存器，输出信号Q和QB(即输出信号是Q0、Q2和Q1、Q3)中的一个比另一个延时大。同时Q端和QB端本征负载不同，驱动能力也不同。本发明延时更小且Q端和QB端(即输出信号是Q0、Q2和Q1、Q3)完全对称，具有相同的延时，本征负载及驱动能力。与抗单粒子瞬态脉冲加固的时间采样技术和保护门电路相比，本发明在具有抗单粒子瞬态脉冲加固性能的同时，省去了延时单元，缩短了传输时间，更适用于高速系统。Weizhong Wang和Haiyan Gong提出的采用DICE技术的抗辐射加固灵敏放大器结构，不具有多位翻转加固能力且该电路中DICE结构发生单粒子效应时，电源和地瞬时导通，将产生短路电流，容易出现“1100”或“0011”的亚稳态。同时脉冲产生电路产生的翻转仍将对输出锁存电路存储节点产生影响，且与非门器件尺寸和延迟的减小将削弱加固效果。本发明采用GDICE技术(A.Balasubramanian，B.L.Bhuva，J.D.Black，et al.RHBD Techniques for Mitigating Effects of Single-Event Hits Using Guard-Gates[J].IEEE Trans.Nucl.Sci.，2005，vol.52，no.6.)，具有更好的抗多位翻转能力，在单粒子翻转时，切断输出与电源和地的连接，避免短路电流。同时省去或非门电路，且脉冲产生电路任一输出节点发生翻转，对输出锁存电路各存储节点均无影响，且该性能与器件尺寸无关，从而具有更强的抗辐射加固能力。

图4是本发明所述比较器在差分输入信号峰-峰值为2V的正弦波时模拟结果。可见比较器可以正确的判决输入电压与±0.3V电压的大小关系，并且比较器的输出值可以在一个周期内保持不变。

图5是本发明所述比较器在差分输入信号峰-峰值为100mV正弦波时的模拟结果，由图可见，本比较器失调电压不超过100mV。

图6是本发明所提出比较器从时钟上升沿到输出数字码的延迟时间，可见本比较器最迟在196ps内可正确输出数字码。

图7是采用普通SR锁存器的动态比较器，从时钟上升沿到输出数字码的延迟时间，由图可见，比较器最迟在254ps内可正确输出数字码。

由上结果表明，本发明所提出的比较器比普通动态比较器延时小约23％。

Claims

1.一种抗单粒子翻转和单粒子瞬态脉冲的动态比较器，其特征在于：包括基于灵敏放大器结构的脉冲产生电路(100)和输出锁存电路(200)，整个比较器顶层对外有五个输入端口和四个输出端口，五个输入端口分别接时钟信号(CLK)、输入信号(Vin⁺和Vin^-)和参考电压信号(Vref⁺和Vref^-)，输出端口接数据输出信号(Q0、Q1、Q2、Q3)，其中：脉冲产生电路100和时钟信号、输入信号、参考电压信号、输出锁存电路(200)连接；输出锁存电路(200)和脉冲产生电路(100)、数据输出信号连接。

2.根据权利要求1所述的抗单粒子翻转和单粒子瞬态脉冲的动态比较器，其特征在于：所述脉冲产生电路(100)包括与时钟信号(CLK)连接的时钟信号输入端(CLK)、与输入信号(Vin⁺)相连接的Vin⁺端、与输入信号(Vin^-)相连接的Vin^-端、与参考电压信号(Vref⁺)相连接的Vref⁺端、与参考电压信号(Vref^-)相连接的Vref^-端；

所述的脉冲产生电路(100)的第一、第二、第三、第四输出端(VOUT10、VOUT11、VOUT12、VOUT13)分别与输出锁存电路200的第一、第二、第三和第四输入端(VIN20、VUN21、VIN22和VIN23)相连。

3.根据权利要求1所述的抗单粒子翻转和单粒子瞬态脉冲的动态比较器，其特征在于：所述输出锁存电路(200)的第一、第二、第三和第四输出端(VOUT20、VOUT21、VOUT22、VOUT23)分别与第一、第二、第三和第四数据输出信号(Q0、Q1、Q2、Q3)相连，输出Q0、Q2端即Q端；输出Q1、Q3端即QB端。