CN101499788A - 抗单粒子翻转和单粒子瞬态脉冲的d触发器 - Google Patents

Abstract

本发明涉及一种用于集成电路技术领域的抗单粒子翻转和单粒子瞬态脉冲的D触发器，包括两个多路开关、两个延迟电路、两个保护门电路和三个反相器。多路开关用于构成锁存数据的反馈环。延迟电路用于产生延迟形式的信号。保护门电路用于过滤输入信号上的电压瞬态波动。在D触发器的反馈环中，数据输入信号D和它被延迟的形式一起进入保护门电路，保护门电路输出的信号过滤了数据输入信号D上的宽度不大于延迟电路延迟的电压瞬态波动。本发明能应用在需要较高抗辐射性能的应用场合，使D触发器的抗单粒子翻转和单粒子瞬态脉冲性能达到和时间采样D触发器同样的水平，同时单元面积增加少于时间采样D触发器且工作速度优于时间采样D触发器。

Description

抗单粒子翻转和单粒子瞬态脉冲的D触发器

技术领域

本发明涉及的是一种用于集成电路技术领域的D触发器，特别是一种抗单粒子翻转和单粒子瞬态脉冲的D触发器。

背景技术

使用在航空、航天等领域的集成电路，单粒子效应是一种主要的辐射效应。D触发器是时序逻辑电路中最常见的单元之一，D触发器占ASIC(专用集成电路)芯片总面积的比例可以达到20-40％。对于当代的集成电路，影响D触发器的单粒子效应主要有单粒子翻转和单粒子瞬态脉冲。因此，对D触发器进行抗单粒子翻转和单粒子瞬态脉冲加固，能够有效的提高整个芯片和系统的抗辐射性能。

经对现有技术的文献检索发现，J.M.Rabaey等在《Digital IntegratedCircuits：A Design Perspective，Second Edition》(数字集成电路——电路、系统与设计(第二版))(2004年10月出版，第243页)一书中提出主从型正沿触发D触发器电路。该电路使用多路开关和反馈环构成。其不足在于没有进行任何抗辐射加固设计，对于单粒子翻转和单粒子瞬态脉冲的抵御能力很弱。检索中还发现，D.G.Mavis等在《Proc.IEEE Reliability Physics Symp.》(IEEE可靠性物理年会论文集)(2002年第216-225页)上发表的“Soft error ratemitigation techniques for modern microcircuits”(当代微电子电路的软错误率消除技术)，该文中提出时间采样D触发器电路。该电路在锁存数据的反馈环中引入了延迟和表决电路，因而具备强于未经抗辐射加固D触发器数倍的抗单粒子翻转和单粒子瞬态脉冲性能。其不足在于：使用了较多的延迟和表决电路，造成单元面积有较大的增加。

发明内容

本发明的目的在于针对现有技术的不足，提供一种抗单粒子翻转和单粒子瞬态脉冲的D触发器，它能够在需要较高抗辐射性能的应用场合替代未经抗辐射加固的D触发器，使D触发器的抗单粒子翻转和单粒子瞬态脉冲性能达到和时间采样D触发器同样的水平，同时单元面积增加少于时间采样D触发器且工作速度优于时间采样D触发器。

本发明是通过以下技术方案实现的，本发明包括：两个多路开关、两个延迟电路、两个保护门电路和三个反相器。

本发明提出的D触发器顶层对外有两个输入端子和一个输出端子。两个输入端子依次为时钟输入信号CLK和数据输入信号D，输出端子为数据输出信号Q。

多路开关有三个输入端子和一个输出端子，三个输入端子依次为VIN0，VIN1和VSELECT，输出端子为VOUT。VSELECT是选择信号，选择两个输入信号VINO和VIN1之一输出到VOUT。多路开关用于构成锁存数据的反馈环。

延迟电路有三个输入端子和一个输出端子，三个输入端子依次为VIN，VBIASP和VBIASN，输出端子为VOUT。VBIASP和VBIASN是偏置电压信号，决定了从VIN到VOUT的延迟。延迟电路用于产生延迟形式的信号。

保护门电路有两个输入端子和一个输出端子，两个输入端子依次为VINO和VIN1，输出端子为VOUT。VINO和VIN1两个输入信号经过类似表决的机制产生输出信号VOUT。保护门电路用于过滤输入信号上的电压瞬态波动。

在D触发器的反馈环中，数据输入信号D和它被延迟的形式一起进入保护门电路，保护门电路输出的信号过滤了数据输入信号D上的宽度不大于延迟电路延迟的电压瞬态波动。

本发明时钟输入信号CLK接第一个反相器的输入端子，第一个反相器的输出端子接第一个多路开关的输入端子VSELECT，数据输入信号D接第一个多路开关的输入端子VIN1，第一个多路开关的输出端子VOUT接第一个延迟电路的输入端子VIN和第一个保护门电路的输入端子VINO，偏置电压输入信号VBIASP接第一个延迟电路的输入端子VBIASP，偏置电压输入信号VBIASN接第一个延迟电路的输入端子VBIASN，第一个延迟电路的输出端子VOUT接第一个保护门电路的输入端子VIN1，第一个保护门电路的输出端子VOUT接第二个反相器的输入端子，第二个反相器的输出端子接第一个多路开关的输入端子VINO和第二个多路开关的输入端子VIN1，时钟输入信号CLK接第二个多路开关的输入端子VSELECT，第二个多路开关的输出端子VOUT接第二个延迟电路的输入端子VIN和第二个保护门电路的输入端子VINO，偏置电压输入信号VBIASP接第二个延迟电路的输入端子VBIASP，偏置电压输入信号VBIASN接第二个延迟电路的输入端子VBIASN，第二个延迟电路的输出端子VOUT接第二个保护门电路的输入端子VIN1，第二个保护门电路的输出端子VOUT接第三个反相器的输入端子，第三个反相器的输出端子接第二个多路开关的输入端子VINO和数据输出信号Q。

所述的两个多路开关具有相同结构，该结构包括：两个NMOS(N型金属-氧化物-半导体场效应管)管、两个PMOS(P型金属-氧化物-半导体场效应管)管和一个反相器。NODE1是多路开关内部的节点。连接方式为：第一个NMOS管和第一个PMOS管源、漏极相连，相连的源极接VIN1端子，相连的漏极接VOUT端子。第一个NMOS管的栅极接VSELECT端子，衬底接地。第一个PMOS管的栅极接节点NODE1，衬底接电源VDD。第二个NMOS管和第二个PMOS管源、漏极相连，相连的源极接VINO端子，相连的漏极接VOUT端子。第二个NMOS管的栅极接节点NODE1，衬底接地。第二个PMOS管的栅极接VSELECT端子，衬底接电源VDD。反相器的输入接VSELECT端子，输出接节点NODE1。

所述的两个延迟电路具有相同结构，该结构包括：六个NMOS管和六个PMOS管。NODE1、NODE2、NODE3、NODE4、NODE5、NODE6和NODE7是延迟电路内部的节点。连接方式为：第一个NMOS管的漏极接节点NODE1，栅极接VBIASN端子，源极和衬底接地。第二个NMOS管的漏极接节点NODE2，栅极接VIN端子，源极接节点NODE1，衬底接地。第三个NMOS管的漏极接节点NODE4，栅极接节点NODE2，源极接节点NODE1，衬底接地。第一个PMOS管的漏极接节点NODE3，栅极接VBIASP端子，源极和衬底接电源VDD。第二个PMOS管的漏极接节点NODE2，栅极接VIN端子，源极接节点NODE3，衬底接电源VDD。第三个PMOS管的漏极接节点NODE4，栅极接节点NODE2，源极接节点NODE3，衬底接电源VDD。第四个NMOS管的漏极接节点NODE5，栅极接VBIASN端子，源极和衬底接地。第五个NMOS管的漏极接节点NODE6，栅极接节点NODE4，源极接节点NODE5，衬底接地。第六个NMOS管的漏极接VOUT端子，栅极接节点NODE6，源极接节点NODE5，衬底接地。第四个PMOS管的漏极接节点NODE7，栅极接VBIASP端子，源极和衬底接电源VDD。第五个PMOS管的漏极接节点NODE6，栅极接节点NODE4，源极接节点NODE7，衬底接电源VDD。第六个PMOS管的漏极接VOUT端子，栅极接节点NODE6，源极接节点NODE7，衬底接电源VDD。

所述的两个保护门电路具有相同结构，该结构包括：两个NMOS管和两个PMOS管。NODE1和NODE2是保护门电路内部的节点。连接方式为：第一个NMOS管的漏极接节点NODE1，栅极接VIN1端子，源极和衬底接地。第二个NMOS管的漏极接端子VOUT，栅极接VINO端子，源极接节点NODE1，衬底接地。第一个PMOS管的漏极接节点NODE2，栅极接VIN1端子，源极和衬底接电源VDD。第二个PMOS管的漏极接端子VOUT，栅极接VINO端子，源极接节点NODE2，衬底接电源VDD。

本发明的优点在于：与传统的主从型正沿触发D触发器和时间采样D触发器相比，本发明所述的D触发器具有如下优势：它具备和时间采样D触发器相当的抗单粒子翻转和单粒子瞬态脉冲性能，抗辐射能力远好于未经加固的传统的主从型正沿触发D触发器；它的单元面积是时间采样D触发器的43.86％，建立时间是时间采样D触发器的85.71％，传播延迟是时间采样D触发器的69.47％。本发明所提出的D触发器适合作为数字电路标准单元，代替传统的主从型正沿触发D触发器，应用于需要较高抗辐射性能的场合中。

附图说明

图1为本发明所述的D触发器单元示意图；

其中：D为数据输入信号，CLK为时钟输入信号，VBIASP和VBIASN为偏置电压输入信号，Q为数据输出信号。

图2为本发明所述的D触发器单元的电路结构图；

其中：D为数据输入信号，CLK为时钟输入信号，VBIASP和VBIASN为偏置电压输入信号，Q为数据输出信号。

图3为本发明所述的D触发器单元的电路结构中的多路开关的电路结构。

图4为本发明所述的D触发器单元的电路结构中的延迟电路的电路结构。

图5为本发明所述的D触发器单元的电路结构中的保护门电路的电路结构。

图6为传统的主从型正沿触发D触发器、时间采样D触发器和本发明所述的D触发器的单粒子翻转测试的HSPICE仿真波形图。

图7为传统的主从型正沿触发D触发器、时间采样D触发器和本发明所述的D触发器的D信号上单粒子瞬态脉冲测试的HSPICE仿真波形图。

图8为传统的主从型正沿触发D触发器、时间采样D触发器和本发明所述的D触发器的CLK信号上单粒子瞬态脉冲测试的HSPICE仿真波形图。

具体实施方式

下面结合附图对本发明的实施例作详细说明：本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

本实施例提出的抗单粒子翻转和单粒子瞬态脉冲的D触发器，它能够在需要较高抗辐射性能的应用场合替代未经抗辐射加固的D触发器，使D触发器的抗单粒子翻转和单粒子瞬态脉冲性能达到和时间采样D触发器同样的水平，同时单元面积增加少于时间采样D触发器且工作速度优于时间采样D触发器。

如图1、2所示，D触发器包括：两个多路开关、两个延迟电路、两个保护门电路和三个反相器，所述D触发器顶层对外有两个输入端子和一个输出端子。两个输入端子依次为时钟输入信号CLK和数据输入信号D，输出端子为数据输出信号Q，多路开关有三个输入端子和一个输出端子，三个输入端子依次为VINO，VIN1和VSELECT，输出端子为VOUT。VSELECT是选择信号，选择两个输入信号VINO和VIN1之一输出到VOUT，延迟电路有三个输入端子和一个输出端子，三个输入端子依次为VIN，VBIASP和VBIASN，输出端子为VOUT。VBIASP和VBIASN是偏置电压信号，决定了从VIN到VOUT的延迟，保护门电路有两个输入端子和一个输出端子，两个输入端子依次为VINO和VIN1，输出端子为VOUT。VINO和VIN1两个输入信号经过类似表决的机制产生输出信号VOUT。

时钟输入信号CLK接第一个反相器的输入端子。第一个反相器的输出端子接第一个多路开关的VSELECT端子。数据输入信号D接第一个多路开关的VIN1端子。第一个多路开关的VOUT端子接第一个延迟电路的VIN端子和第一个保护门电路的VINO端子。偏置电压输入信号VBIASP接第一个延迟电路的VBIASP端子，偏置电压输入信号VBIASN接第一个延迟电路的VBIASN端子。第一个延迟电路的VOUT端子接第一个保护门电路的VIN1端子。第一个保护门电路的VOUT端子接第二个反相器的输入端子，第二个反相器的输出端子接第一个多路开关的VINO端子和第二个多路开关的VIN1端子。时钟输入信号CLK接第二个多路开关的VSELECT端子。第二个多路开关的VOUT端子接第二个延迟电路的VIN端子和第二个保护门电路的VINO端子。偏置电压输入信号VBIASP接第二个延迟电路的VBIASP端子，偏置电压输入信号VBIASN接第二个延迟电路的VBIASN端子。第二个延迟电路的VOUT端子接第二个保护门电路的VIN1端子。第二个保护门电路的VOUT端子接第三个反相器的输入端子，第三个反相器的输出端子接第二个多路开关的VINO端子和数据输出信号Q。

如图3所示，所述的两个多路开关具有相同结构，该结构包括：两个NMOS管、两个PMOS管和一个反相器。NODE1是多路开关内部的节点。连接方式为：第一个NMOS管和第一个PMOS管源、漏极相连，相连的源极接VIN1端子，相连的漏极接VOUT端子。第一个NMOS管的栅极接VSELECT端子，衬底接地。第一个PMOS管的栅极接节点NODE1，衬底接电源VDD。第二个NMOS管和第二个PMOS管源、漏极相连，相连的源极接VINO端子，相连的漏极接VOUT端子。第二个NMOS管的栅极接节点NODE1，衬底接地。第二个PMOS管的栅极接VSELECT端子，衬底接电源VDD。反相器的输入接VSELECT端子，输出接节点NODE1。

如图4所示，所述的两个延迟电路具有相同结构，该结构包括：六个NMOS管和六个PMOS管。NODE1、NODE2、NODE3、NODE4、NODE5、NODE6和NODE7是延迟电路内部的节点。连接方式为：第一个NMOS管的漏极接节点NODE1，栅极接VBIASN端子，源极和衬底接地。第二个NMOS管的漏极接节点NODE2，栅极接VIN端子，源极接节点NODE1，衬底接地。第三个NMOS管的漏极接节点NODE4，栅极接节点NODE2，源极接节点NODE1，衬底接地。第一个PMOS管的漏极接节点NODE3，栅极接VBIASP端子，源极和衬底接电源VDD。第二个PMOS管的漏极接节点NODE2，栅极接VIN端子，源极接节点NODE3，衬底接电源VDD。第三个PMOS管的漏极接节点NODE4，栅极接节点NODE2，源极接节点NODE3，衬底接电源VDD。第四个NMOS管的漏极接节点NODE5，栅极接VBIASN端子，源极和衬底接地。第五个NMOS管的漏极接节点NODE6，栅极接节点NODE4，源极接节点NODE5，衬底接地。第六个NMOS管的漏极接VOUT端子，栅极接节点NODE6，源极接节点NODE5，衬底接地。第四个PMOS管的漏极接节点NODE7，栅极接VBIASP端子，源极和衬底接电源VDD。第五个PMOS管的漏极接节点NODE6，栅极接节点NODE4，源极接节点NODE7，衬底接电源VDD。第六个PMOS管的漏极接VOUT端子，栅极接节点NODE6，源极接节点NODE7，衬底接电源VDD。通过调节D触发器顶层的两个偏置电压输入信号(本实施例使用的HSPICE仿真中VBIASP＝1.56V，VBIASN＝0.8V)，可以将延迟电路的延迟时间调整到500ps。

如图5所示，所述的两个保护门电路具有相同结构，该结构包括：两个NMOS管和两个PMOS管。NODE1和NODE2是保护门电路内部的节点。连接方式为：第一个NMOS管的漏极接节点NODE1，栅极接VIN1端子，源极和衬底接地。第二个NMOS管的漏极接端子VOUT，栅极接VINO端子，源极接节点NODE1，衬底接地。第一个PMOS管的漏极接节点NODE2，栅极接VIN1端子，源极和衬底接电源VDD。第二个PMOS管的漏极接端子VOUT，栅极接VINO端子，源极接节点NODE2，衬底接电源VDD。保护门电路和延迟电路相结合，能够过滤延迟电路的输入端子VIN上宽度不大于延迟电路延迟(500ps)的电压瞬态波动。

为了比较本发明提出的抗单粒子翻转和单粒子瞬态脉冲的D触发器、传统的主从型正沿触发D触发器和时间采样D触发器的抗单粒子翻转、单粒子瞬态脉冲性能，以及建立时间、保持时间、传播延迟和单元面积，本发明采用TSMC0.25μm工艺模型参数，使用电路仿真工具HSPICE对上述三种电路结构进行了仿真和性能参数的横向定量比较。

比较抗单粒子翻转和单粒子瞬态脉冲性能需要将这两种单粒子效应引入HSPICE仿真。对于单粒子翻转，0.25μm工艺的静态锁存器反馈环的关键电荷(使存储节点发生单粒子翻转要积累的电荷)已经降到20fC以下，加固设计需要抵御更高的电荷量注入。因此采用60fC的电荷注入测试单粒子翻转，使用幅值为0.3mA，宽度为200ps的脉冲电流源完成对触发器的锁存器中反馈环的电荷注入，测试D触发器抗单粒子翻转能力。

对于单粒子瞬态脉冲，0.25μm工艺的组合逻辑电路由辐射产生的单粒子瞬态脉冲宽度有相当大的分布范围，并且和发生轰击的具体位置相关。对于电路层次的加固，过宽的单粒子瞬态脉冲和正常的工作信号是无法区别的，因此只考虑加固能够抵御明显窄于正常工作信号的单粒子瞬态脉冲即可，测试使用500ps宽度的瞬态电压波动加在输入信号D和CLK上，分别测试D触发器抗单粒子瞬态脉冲能力。

对D触发器的建立时间测试采用以下形式：将D在CLK上升沿之前的变化沿不断逼近CLK的上升沿直至对D的采样失效为止。此时D的变化沿到CLK上升沿的距离即为建立时间。测试保持时间时，采用类似的逼近方法，将D在CLK上升沿之后的变化沿不断逼近CLK的上升沿直至对D的采样失效为止，此时CLK上升沿到D的变化沿的距离即为保持时间。测试传播延迟时，首先保证D的变化沿满足对CLK的建立时间、保持时间要求。记录从CLK上升沿到Q变化沿所经历的时间，测量时使用变化沿上达到50％电源电压的点。

上述三个参数的测试，均计算D采用上升沿和下降沿得到的测试值的平均。

图6～图8中，图例“D”和“CLK”代表三种D触发器的输入数据信号D和时钟信号CLK的波形，图例“DFF”、“TSFF”和“GGFF”分别代表传统的主从型正沿触发D触发器、时间采样D触发器和本发明所述的D触发器的输出信号Q的波形。

图6中进行的是单粒子翻转的测试。在仿真进行到15ns，输出Q为高时，向各个D触发器主级的反馈环分别注入60fC的电荷，使得被注入电荷节点的电压发生反向波动，观察D触发器输出Q的变化。图6表明，三种D触发器中，只有传统的主从型正沿触发D触发器因为电荷注入发生了单粒子翻转，输出Q从高电平翻转为低电平。时间采样D触发器和本发明所述的D触发器的输出Q几乎看不到波动。这证明时间采样D触发器和本发明所述的D触发器均具备抵御60fC电荷注入而不发生单粒子翻转的性能。

图7中进行的是D信号上单粒子瞬态脉冲的测试。D信号在22.5ns时加入正向瞬态电压波动，在32.5ns时加入负向瞬态电压波动，宽度均为500ps。观察D触发器的输出是否因为错误的采样到瞬态电压波动而翻转。图7表明，传统的主从型正沿触发D触发器的输出Q两次均因为采样到错误的值而翻转。时间采样D触发器和本发明所述的D触发器只是输出小幅波动且很快恢复正常。

图8中进行的是CLK信号上单粒子瞬态脉冲的测试。CLK信号在20ns时加入正向瞬态电压波动，在26ns时加入负向瞬态电压波动，宽度均为500ps。观察D触发器的输出是否因为错误的采样到瞬态电压波动而翻转。图8表明，传统的主从型正沿触发D触发器的输出Q两次均因为采样到错误的值而翻转。时间采样D触发器和本发明所述的D触发器只是输出小幅波动且很快恢复正常。

至此证明时间采样D触发器和本发明所述的D触发器均具备抵御D和CLK上500ps瞬态电压波动而输出保持不变的性能。

对于三种D触发器的建立时间、保持时间和传播延迟测试，结果总结在表1中。

表1

 

触发器类型	传统的主从型正沿触发D触发器	时间采样D触发器	本发明所述的D触发器
				建立时间/ps	45	1330	1140
保持时间/ps	0	0	0
				传播延迟/ps	83	950	660
单元MOS管个数	26(13个NMOS管，13个PMOS管)	114(57个NMOS管，57个PMOS管)	50(25个NMOS管，25个PMOS管)
				单元面积系数	1	4.38	1.92

表1中的单元面积系数是以传统的主从型正沿触发D触发器作为1来计算的，假设PMOS管面积为NMOS管的2倍。

从表1可以得出，本发明所述的D触发器的单元面积是时间采样D触发器的43.86％，建立时间是时间采样D触发器的85.71％，传播延迟是时间采样D触发器的69.47％。

根据HSPICE仿真和性能参数的比较结果可知，与传统的主从型正沿触发D触发器和时间采样D触发器相比，本发明所述的D触发器具备和时间采样D触发器相当的抗单粒子翻转和单粒子瞬态脉冲性能，抗辐射能力远好于未经加固的传统的主从型正沿触发D触发器；同时单元面积增加少于时间采样D触发器且工作速度优于时间采样D触发器。本发明所提出的D触发器适合作为数字电路标准单元，代替传统的主从型正沿触发D触发器，应用于需要较高抗辐射性能的场合中。

Claims (4)

1、一种抗单粒子翻转和单粒子瞬态脉冲的D触发器，其特征在于包括：两个多路开关、两个延迟电路、两个保护门电路和三个反相器，整个D触发器顶层对外有两个输入端子和一个输出端子，两个输入端子依次为时钟输入信号(CLK)和数据输入信号(D)，输出端子为数据输出信号(Q)，其中：多路开关有三个输入端子(VIN0，VIN1，VSELECT)和一个输出端子(VOUT)，延迟电路有三个输入端子(VIN，VBIASP，VBIASN)和一个输出端子(VOUT)，保护门电路有两个输入端子(VINO，VIN1)和一个输出端子(VOUT)，连接方式为：时钟输入信号(CLK)接第一个反相器的输入端子，第一个反相器的输出端子接第一个多路开关的输入端子(VSELECT)，数据输入信号(D)接第一个多路开关的输入端子(VIN1)，第一个多路开关的输出端子(VOUT)接第一个延迟电路的输入端子(VIN)和第一个保护门电路的输入端子(VIN0)，偏置电压输入信号(VBIASP)接第一个延迟电路的输入端子(VBIASP)，偏置电压输入信号(VBIASN)接第一个延迟电路的输入端子(VBIASN)，第一个延迟电路的输出端子(VOUT)接第一个保护门电路的输入端子(VIN1)，第一个保护门电路的输出端子(VOUT)接第二个反相器的输入端子，第二个反相器的输出端子接第一个多路开关的输入端子(VIN0)和第二个多路开关的输入端子(VIN1)，时钟输入信号(CLK)接第二个多路开关的输入端子(VSELECT)，第二个多路开关的输出端子(VOUT)接第二个延迟电路的输入端子(VIN)和第二个保护门电路的输入端子(VIN0)，偏置电压输入信号(VBIASP)接第二个延迟电路的输入端子(VBIASP)，偏置电压输入信号(VBIASN)接第二个延迟电路的输入端子(VBIASN)，第二个延迟电路的输出端子(VOUT)接第二个保护门电路的输入端子(VIN1)，第二个保护门电路的输出端子(VOUT)接第三个反相器的输入端子，第三个反相器的输出端子接第二个多路开关的输入端子(VIN0)和数据输出信号(Q)。

2、根据权利要求1所述的抗单粒子翻转和单粒子瞬态脉冲的D触发器，其特征是，所述的两个多路开关具有相同结构，该结构包括：两个NMOS管、两个PMOS管和一个反相器，多路开关内部的节点(NODE1)，连接方式为：第一个NMOS管和第一个PMOS管源、漏极相连，相连的源极接输入端子(VIN1)，相连的漏极接输出端子(VOUT)；第一个NMOS管的栅极接输入端子(VSELECT)，衬底接地；第一个PMOS管的栅极接节点(NODE1)，衬底接电源(VDD)；第二个NMOS管和第二个PMOS管源、漏极相连，相连的源极接输入端子(VIN0)，相连的漏极接输出端子(VOUT)；第二个NMOS管的栅极接节点(NODE1)，衬底接地；第二个PMOS管的栅极接输入端子(VSELECT)，衬底接电源(VDD)；反相器的输入接输入端子(VSELECT)，输出接节点(NODE1)。

3、根据权利要求1所述的抗单粒子翻转和单粒子瞬态脉冲的D触发器，其特征是，所述的两个延迟电路具有相同结构，该结构包括：六个NMOS管和六个PMOS管，延迟电路内部的节点(NODE1、NODE2、NODE3、NODE4、NODE5、NODE6、NODE7)，连接方式为：第一个NMOS管的漏极接节点(NODE1)，栅极接输入端子(VBIASN)，源极和衬底接地；第二个NMOS管的漏极接节点(NODE2)，栅极接输入端子(VIN)，源极接节点(NODE1)，衬底接地；第三个NMOS管的漏极接节点(NODE4)，栅极接节点(NODE2)，源极接节点(NODE1)，衬底接地；第一个PMOS管的漏极接节点(NODE3)，栅极接输入端子(VBIASP)，源极和衬底接电源(VDD)；第二个PMOS管的漏极接节点(NODE2)，栅极接输入端子(VIN)，源极接节点(NODE3)，衬底接电源(VDD)；第三个PMOS管的漏极接节点(NODE4)，栅极接节点(NODE2)，源极接节点(NODE3)，衬底接电源(VDD)；第四个NMOS管的漏极接节点(NODE5)，栅极接输入端子(VBIASN)，源极和衬底接地；第五个NMOS管的漏极接节点(NODE6)，栅极接节点(NODE4)，源极接节点(NODE5)，衬底接地；第六个NMOS管的漏极接输出端子(VOUT)，栅极接节点(NODE6)，源极接节点(NODE5)，衬底接地；第四个PMOS管的漏极接节点(NODE7)，栅极接输入端子(VBIASP)，源极和衬底接电源(VDD)；第五个PMOS管的漏极接节点(NODE6)，栅极接节点(NODE4)，源极接节点(NODE7)，衬底接电源(VDD)；第六个PMOS管的漏极接输出端子(VOUT)，栅极接节点(NODE6)，源极接节点(NODE7)，衬底接电源(VDD)。

4、根据权利要求1所述的抗单粒子翻转和单粒子瞬态脉冲的D触发器，其特征是，所述的两个保护门电路具有相同结构，该结构包括：两个NMOS管和两个PMOS管，保护门电路内部的节点(NODE1、NODE2)，连接方式为：第一个NMOS管的漏极接节点(NODE1)，栅极接输入端子(VIN1)，源极和衬底接地；第二个NMOS管的漏极接输出端子(VOUT)，栅极接输入端子(VINO)，源极接节点(NODE1)，衬底接地；第一个PMOS管的漏极接节点(NODE2)，栅极接输入端子(VIN1)，源极和衬底接电源(VDD)；第二个PMOS管的漏极接端子(VOUT)，栅极接输入端子(VIN0)，源极接节点(NODE2)，衬底接电源(VDD)。

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