CN110995236A - 一种面向高频电路应用的抗电荷共享的d锁存器 - Google Patents

Abstract

一种面向高频电路应用的抗电荷共享的D锁存器，属于集成电路可靠性中的抗辐射加固领域。解决了应用在高频电路中抗电荷共享的D锁存器存在硬件开销很大、敏感节点多、功耗高、传输时间长和恢复时间长的问题。本发明将晶体管TN1的栅极连接到节点S8、将晶体管TN2的栅极连接到节点S7、晶体管TN9的栅极连接到节点S4、晶体管TN10的栅极连接到节点S3的这种连接方式可以降低翻转后的恢复时间，保证了晶体管TP3和TN1、TP4和TN2、TP9和TN9、TP10和TN10尽可能的不同时被影响，这样就保证了翻转的节点可以被很快的恢复，导致系统可以在很小的时间内就恢复正常的工作状态。因此，本发明主要应用于高频电路。

Description

一种面向高频电路应用的抗电荷共享的D锁存器

技术领域

本发明属于集成电路可靠性中的抗辐射加固领域。

背景技术

在航天航空以及地面高辐射应用中，D锁存器需要进行抗电荷共享的加固保护，主要是为了防止所保存的数据被外界辐射粒子所改变。电荷共享产生的原因是，在大尺寸集成电路工艺下，器件节点离得较远，那么在一个节点收集的辐射电荷不会与其它节点共享；但是，随着集成电路工艺的进步发展，器件的尺寸将会变的越来越小，导致两个节点之间的距离也越来越近，因此，一个节点收集的辐射电荷可以与第二个节点共享，导致这两个节点同时发生翻转。

集成电路中的D锁存器具有很重要的作用，其锁存的信息可以供下一级电路使用，但是，如果保存信息的两个节点受到外界辐射粒子的干扰而在电荷共享效应的影响下发生改变，将会影响后续电路的功能，从而导致整个电路系统发生错误。

现有技术中应用在高频电路中抗电荷共享的D锁存器，缺点是硬件开销很大、敏感节点多、功耗高、传输时间长，恢复时间长；因此，以上问题亟需解决。

发明内容

本发明是为了解决应用在高频电路中抗电荷共享的D锁存器存在硬件开销很大、敏感节点多、功耗高、传输时间长和恢复时间长的问题，本发明提供了一种面向高频电路应用的抗电荷共享的D锁存器。

一种面向高频电路应用的抗电荷共享的D锁存器，包括20个NMOS晶体管TN1至TN20和20个PMOS晶体管TP1至TP20；

晶体管TP16至TP20的源极和晶体管TN20的漏极连接后，作为锁存器的输入端D；

晶体管TP20的漏极、晶体管TN20的源极、晶体管TP15的漏极和晶体管TN17的漏极连接后，作为锁存器的输出端Q，还作为节点Q；

晶体管TP16至TP20的栅极和晶体管TN17的栅极连接后，作为锁存器的时钟信号CLK 的输入端；

晶体管TN20的栅极和晶体管TP15的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLKN的输入端输入的信号与时钟信号CLK的输入端输入的信号相反；

晶体管TP1至TP4的源极、晶体管TP7至TP10的源极和晶体管TP13的源极均与供电电源正极连接；

晶体管TP1的漏极、晶体管TP5的源极、晶体管TP2的栅极、晶体管TN8的栅极、晶体管TP9的栅极和晶体管TP17的漏极连接后，作为节点S1；

晶体管TP1的栅极、晶体管TN7的栅极、晶体管TP2的漏极、晶体管TP6的源极和晶体管TP10的栅极连接后，作为节点S2；

晶体管TP5的漏极与晶体管TN7的漏极连接，晶体管TN7的源极与晶体管TN3的漏极，晶体管TN3源极接电源地；

晶体管TP5的栅极、晶体管TN5的栅极、晶体管TN4的栅极、晶体管TP4的漏极、晶体管TN6的漏极、晶体管TN9的栅极和晶体管TP16的漏极连接后，作为节点S4；

晶体管TN3的栅极、晶体管TP3的漏极、晶体管TN5的漏极、晶体管TN6的栅极、晶体管TP6的栅极和晶体管TN10的栅极连接后，作为节点S3；

晶体管TP3的栅极、晶体管TP7的漏极、晶体管TP11的源极、晶体管TP8的栅极、晶体管TN16的栅极和晶体管TP19的漏极连接后，作为节点S5；

晶体管TN5的源极与晶体管TN1的漏极连接，晶体管TN1的源极接电源地；

晶体管TN1的栅极、晶体管TN12的栅极、晶体管TN14的漏极、晶体管TP10的漏极、晶体管TN13的栅极、晶体管TP11的栅极和晶体管TP18的漏极连接后，作为节点S8；

晶体管TP4的栅极、晶体管TP7的栅极、晶体管TP8的漏极、晶体管TP12的源极和晶体管TN15的栅极连接后，作为节点S6；

晶体管TN6的源极与晶体管TN2的漏极连接，晶体管TN2的源极接电源地；

晶体管TN2的栅极、晶体管TN11的栅极、晶体管TP9的漏极、晶体管TN13的漏极、晶体管TP12的栅极和晶体管TN14的栅极连接后，作为节点S7；晶体管TP6的漏极与晶体管TN8的漏极连接，晶体管TN8的源极与晶体管TN4的漏极连接，晶体管TN4的源极接电源地；

晶体管TP11的漏极与晶体管TN15的漏极连接，晶体管TN15的源极与晶体管TN11的漏极连接，晶体管TN11的源极接电源地；

晶体管TN13的源极与晶体管TN9的漏极连接，晶体管TN9的源极接电源地；

晶体管TN14的源极与晶体管TN10的漏极连接，晶体管TN10的源极接电源地；

晶体管TP12的漏极与晶体管TN16的漏极连接，晶体管TN16的源极与晶体管TN12的漏极连接，晶体管TN12的源极接电源地；

晶体管TP13的栅极和晶体管TN19的栅极均作为节点S3；

晶体管TP14的栅极和晶体管TN18的栅极均作为节点S7；

晶体管TP13的漏极与晶体管TP14的源极连接，晶体管TP14的漏极与晶体管TP15的源极连接；

晶体管TN17的源极与晶体管TN18的漏极连接，晶体管TN18的源极与晶体管TN19的漏极连接，晶体管TN19的源极接电源地。

优选的是，时钟信号CLK为低电平“0”时，锁存器导通；时钟信号CLK为高电平“1”时，锁存器锁存。

优选的是，当时钟信号CLK为高电平“1”，且锁存器锁存高电平“1”时，根据辐射翻转机制，节点S1和S5只能收集正电荷并产生正脉冲电压，该正脉冲电压并不能使节点S1和S5翻转，故锁存器的敏感节点为S2、S3、S4、S6、S7、S8和Q；

当时钟信号CLK为高电平“1”，且锁存器锁存低电平“0”时，根据辐射翻转机制，节点S2和S6只能收集正电荷并产生正脉冲电压，该正脉冲电压并不能使节点S2和S6 翻转，故锁存器的敏感节点为S1、S3、S4、S5、S7、S8及Q。

优选的是，所述的一种面向高频电路应用的抗电荷共享的D锁存器，包括正常工作状态和容错工作状态。

优选的是，正常工作状态包括如下情况：

情况一：当CLK＝0时，CLKN＝1，锁存器处于传输模式，由于晶体管TP20和晶体管TN20均是打开的，故，当D＝0时，Q＝0；当D＝1时，Q＝1；

情况二：当CLK＝1时，CLKN＝0，锁存器处于保存模式，由于晶体管TP20和晶体管TN20均是关闭的，故，Q的输出被锁存，与D的值无关；

其中，

当S3＝S7＝0，晶体管TP13至TP15均是打开的，Q将被连接到供电电源正极，此时Q＝1；

当S3＝S7＝1，晶体管TN17至TN19均是打开的，Q将被连接到电源地，此时 Q＝0。

优选的是，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当锁存器锁存低电平“0”时，其敏感节点为S1、S3、S4、S5、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S2、S6以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当锁存器锁存高电平“1”时，其敏感节点为S2、S3、S4、S6、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S1、S5以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

原理分析：

容错工作状态与锁存器的数据输入端D接收的数据信号无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，本发明所述一种面向高频电路应用的抗电荷共享的D锁存器容错工作状态分析如下：当时钟信号CLK＝1,S1＝S4＝S5＝S8＝1,S2＝S3＝S6＝S7＝0,且Q＝1，此时该锁存器的内部敏感节点有7个，为S2～S4、 S6～S8、以及Q，上述7个敏感节点中的一个或两个发生翻转时的具体情形如下：

1、当节点S2被翻转的时候，TP1和TP10被关闭，并且打开TN7；节点S1，S3， S4保持原来的值，所以TP6，TN8，TN4是打开的，因此，可以快速的恢复节点S2；

2、当节点S3被翻转的时候，TN3，TN6，TN10被打开，且TP6被关闭；但是节点 S4和S8将保持它们原来的值，这将打开TN5和TN1；然后，节点S3将被快速的恢复；

3、当节点S4被翻转的时候，TN5，TN4，TN9被关闭且TP5被打开，但是由于TP4 是打开的，所以该节点S4也可以被快速的恢复；

4、当节点S6被翻转的时候，TP7和TP4被关闭，并且打开TN15；节点S7，S5， S8保持原来的值，所以TP12，TN16，TN12是打开的，因此，这可以快速的恢复节点S6；

5、当节点S7被翻转的时候，TN2，TN11，TN14被打开，且TP12被关闭；但是节点S4和S8将保持它们原来的值，这将打开TN13和TN9；然后，S7将被快速的恢复；

6、当节点S8被翻转的时候，TN13，TN12，TN1被关闭且TP11被打开，但是由于TP10是打开的，所以该节点也可以被快速的恢复；

7、当节点Q被翻转的时候，由于内部的S1～S8节点都没有发生翻转，所以TP13～TP15 是打开的，此时，该节点也可以被快速的恢复。

8、当电荷共享翻转(S2，S3)的时候，TN7、TN3、TN6、TN10被打开，TP1、 TP10、TP6被关闭；由于S4，S8保持不变，所以TN5，TN1是打开的，这可以恢复S3 的值，然后打开TP6；因为S1，S4没有被改变，所以TN8，TN4将被打开；因此，S2 将通过打开的TP6，TN8，TN4而恢复；

9、当电荷共享翻转(S2，S4)的时候，TP1，TP10，TN5，TN4，TN9被关闭，TN7， TP5被打开；S3，S7，S6保持不变，所以TN6，TN2是关闭的，而TP4是打开的，这将恢复节点S4的值；然后，TN4将被再次打开；由于S1不变，TN8将被一直打开，S2将通过打开的TP6，TN8，TN4恢复；

10、当电荷共享翻转(S3，S4)的时候，这将打开TN3，TN6，TN10，和TP5；并关闭TP6，TN5，TN4，和TN9；但是由于TP4是打开的，所以节点S4将被恢复，进而重新打开TN5；由于S8保持它原来的值，所以TN1依旧是打开的；所以节点S3将通过打开的TN1，TN5来恢复；

11、当电荷共享翻转(S6，S7)的时候，TN15，TN11，TN14，TN2被打开，TP7， TP4，TP12被关闭；由于S8，S4保持不变，所以TN13，TN9是打开的，这可以恢复 S7的值，然后打开TP12；因为S5，S8没有被改变，所以TN16，TN12将被打开；因此， S6将通过打开的TP12，TN16，TN12而恢复；

12、当电荷共享翻转(S6，S8)的时候，TP7，TP4，TN13，TN12，TN1被关闭， TN15，TP11被打开；S7，S3，S2保持不变，所以TN14，TN10是关闭的，而TP10是打开的，这将恢复节点S8的值；然后，TN12将被再次打开；由于S5不变，TN16将被一直打开，S6将通过打开的TP12，TN16，TN12恢复；

13、当电荷共享翻转(S7，S8)的时候，这将打开TN11，TN14，TN2，和TP11；并关闭TP12，TN13，TN12，和TN1；但是由于TP10是打开的，所以节点S8将被恢复，进而重新打开TN13；由于S4保持它原来的值，所以TN9依旧是打开的；所以节点S7 将通过打开的TN9，TN13来恢复；

14、当电荷共享翻转(S2，S6)的时候，TP1，TP4，TP7和TP10将被关闭，TN7， TN15将被打开；但是，这些翻转并不影响其它节点，所以TP6，TN8，TN4，TP12，TN16， TN12依旧是打开的，这将恢复(S2，S6)节点。

15、当电荷共享翻转(S2，S7)的时候，TP1，TP10，TP12被关闭，且TN7，TN2， TN11，和TN14被打开；但是由于S8，S4保持不变，所以节点S7可以通过打开的TN13， TN9来恢复；最后，由于S3，S1，S4保持原来的值，节点S2可以通过打开的TP6， TN8，TN4来恢复。

16、当电荷共享翻转(S2，S8)的时候，TP1，TP10，TN13，TN12，TN1将被关闭，TN7，TP11将被打开；TP6，TN8，TN4是一直打开的，因为节点S3，S1，S4保持原来的值，所以节点S2将被恢复；然后重新打开TP10并恢复节S8；

17、当电荷共享翻转(S3，S6)的时候，TN3，TN6，TN10，TN15被打开且TP7， TP4，TP6被关闭；但是由于TN1，TN5，TN12，TN16，TP12一直是开启的，所以这两个节点可以被恢复至原来的状态；

18、当电荷共享翻转(S3，S7)的时候，TN6，TN2，TN14，TN10被打开，使得节点S4和S8翻转到0，所以TN5，TN1，TN13和TN9被临时关闭；但是由于节点S1， S2，S5和S6仍然保持原来的值，所以TP4和TP10一直是打开的，TP3和TP9一直是关闭的；所以S4和S8被快速恢复到1，再次打开TN5，TN1，TN13和TN9；随后，S3和S7也均可以被恢复至原来的0；

19、当电荷共享翻转(S3，S8)的时候，TN3，TN6，TN10，TP11被打开且TP6， TN13，TN12，TN1被关闭；但是由于晶体管TN5，TN1，TP10一直是打开的，所以这两个节点也是可以被恢复的；

20、当电荷共享翻转(S4，S6)的时候，TN5，TN4，TN9，TP7和TP4被关闭且 TP5，TN15被打开；但是，由于晶体管TP4，TP12，TN16，TN12一直打开，所以这两个节点是可以被恢复的；

21、当电荷共享翻转(S4，S7)的时候，TN5，TN4，TN9，TP12被关闭且TP5， TN2，TN11，TN14被打开；但是，由于TP4一直打开，所以节点S4将被首先恢复；然后，重新打开TN9；通过打开的TN13和TN9，节点S7将被恢复到原来的值；

22、当电荷共享翻转(S4，S8)的时候，TN5，TN4，TN9，TN13，TN12，TN1被关闭且TP5，TP11被打开，但是由于TP4和TP10一直是打开的，所以这两个节点将被恢复。

23、当电荷共享翻转(S2，Q)的时候，TP1和TP10被关闭并且打开TN7；S1，S3， S4节点保持原来的值，所以TP6，TN8，TN4是打开的，这可以快速的恢复节点S2；节点Q的翻转将由导通的TP13～TP15所恢复；

24、当电荷共享翻转(S3，Q)的时候，TN3，TN6，TN10被打开且TP6被关闭；但是节点S4和S8将保持它们原来的值，这将打开TN5和TN1；然后，S3将被快速的恢复；节点Q的翻转将由导通的TP13～TP15所恢复；

25、当电荷共享翻转(S4，Q)的时候，TN5，TN4，TN9被关闭且TP5被打开。但是由于TP4是打开的，所以该节点也可以被快速的恢复；节点Q的翻转将由导通的 TP13～TP15所恢复；

26、当电荷共享翻转(S6，Q)的时候，TP7和TP4被关闭并且打开TN15；S7，S5，S8节点保持原来的值，所以TP12，TN16，TN12是打开的，这可以快速的恢复节点S6；节点Q的翻转将由导通的TP13～TP15所恢复；

27、当电荷共享翻转(S7，Q)的时候，TN2，TN11，TN14被打开且TP12被关闭；但是节点S4和S8将保持它们原来的值，这将打开TN13和TN9；然后，S7将被快速的恢复；节点Q的翻转将由导通的TP13～TP15所恢复；

28、当电荷共享翻转(S8，Q)的时候，TN13，TN12，TN1被关闭且TP11被打开。但是由于TP10是打开的，所以该节点也可以被快速的恢复；节点Q的翻转将由导通的 TP13～TP15所恢复；

本发明带来的有益效果是，本发明构造了一种面向高频电路应用的抗电荷共享的D 锁存器，能够实现对双节点翻转的容错，相比于现存的锁存器，本发明共有40个晶体管，结构简单、由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。

在本发明中，锁存器的内部敏感节点少，只有7个，翻转的节点可快速被恢复，且输入端的信号只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，锁存器的输入端D与输出端Q通过晶体管TP20和晶体管TN20构成的传输门直接连接)，因此，其延迟也将减少，传输时间更短。

本发明可以为高辐射环境(如航天航空以及地面核电站等)中集成电路芯片的应用提供保护。

本发明采用较多PMOS管来构造，可以保证该电路使用较低的工作功耗来操作，保证在高频电路中消耗较低的功耗。

附图说明

图1为本发明所述的一种面向高频电路应用的抗电荷共享的D锁存器的原理示意图；

图2为本发明所述的一种面向高频电路应用的抗电荷共享的D锁存器的仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图1说明本实施方式，本实施方式所述的一种面向高频电路应用的抗电荷共享的 D锁存器，包括20个NMOS晶体管TN1至TN20和20个PMOS晶体管TP1至TP20；

晶体管TP16至TP20的源极和晶体管TN20的漏极连接后，作为锁存器的输入端D；

晶体管TP20的漏极、晶体管TN20的源极、晶体管TP15的漏极和晶体管TN17的漏极连接后，作为锁存器的输出端Q，还作为节点Q；

晶体管TP16至TP20的栅极和晶体管TN17的栅极连接后，作为锁存器的时钟信号CLK 的输入端；

晶体管TN20的栅极和晶体管TP15的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLKN的输入端输入的信号与时钟信号CLK的输入端输入的信号相反；

晶体管TP1至TP4的源极、晶体管TP7至TP10的源极和晶体管TP13的源极均与供电电源正极连接；

晶体管TP1的漏极、晶体管TP5的源极、晶体管TP2的栅极、晶体管TN8的栅极、晶体管TP9的栅极和晶体管TP17的漏极连接后，作为节点S1；

晶体管TP1的栅极、晶体管TN7的栅极、晶体管TP2的漏极、晶体管TP6的源极和晶体管TP10的栅极连接后，作为节点S2；

晶体管TP5的漏极与晶体管TN7的漏极连接，晶体管TN7的源极与晶体管TN3的漏极，晶体管TN3源极接电源地；

晶体管TP5的栅极、晶体管TN5的栅极、晶体管TN4的栅极、晶体管TP4的漏极、晶体管TN6的漏极、晶体管TN9的栅极和晶体管TP16的漏极连接后，作为节点S4；

晶体管TN3的栅极、晶体管TP3的漏极、晶体管TN5的漏极、晶体管TN6的栅极、晶体管TP6的栅极和晶体管TN10的栅极连接后，作为节点S3；

晶体管TP3的栅极、晶体管TP7的漏极、晶体管TP11的源极、晶体管TP8的栅极、晶体管TN16的栅极和晶体管TP19的漏极连接后，作为节点S5；

晶体管TN5的源极与晶体管TN1的漏极连接，晶体管TN1的源极接电源地；

晶体管TN1的栅极、晶体管TN12的栅极、晶体管TN14的漏极、晶体管TP10的漏极、晶体管TN13的栅极、晶体管TP11的栅极和晶体管TP18的漏极连接后，作为节点S8；

晶体管TP4的栅极、晶体管TP7的栅极、晶体管TP8的漏极、晶体管TP12的源极和晶体管TN15的栅极连接后，作为节点S6；

晶体管TN6的源极与晶体管TN2的漏极连接，晶体管TN2的源极接电源地；

晶体管TN2的栅极、晶体管TN11的栅极、晶体管TP9的漏极、晶体管TN13的漏极、晶体管TP12的栅极和晶体管TN14的栅极连接后，作为节点S7；晶体管TP6的漏极与晶体管TN8的漏极连接，晶体管TN8的源极与晶体管TN4的漏极连接，晶体管TN4的源极接电源地；

晶体管TP11的漏极与晶体管TN15的漏极连接，晶体管TN15的源极与晶体管TN11的漏极连接，晶体管TN11的源极接电源地；

晶体管TN13的源极与晶体管TN9的漏极连接，晶体管TN9的源极接电源地；

晶体管TN14的源极与晶体管TN10的漏极连接，晶体管TN10的源极接电源地；

晶体管TP12的漏极与晶体管TN16的漏极连接，晶体管TN16的源极与晶体管TN12的漏极连接，晶体管TN12的源极接电源地；

晶体管TP13的栅极和晶体管TN19的栅极均作为节点S3；

晶体管TP14的栅极和晶体管TN18的栅极均作为节点S7；

晶体管TP13的漏极与晶体管TP14的源极连接，晶体管TP14的漏极与晶体管TP15的源极连接；

晶体管TN17的源极与晶体管TN18的漏极连接，晶体管TN18的源极与晶体管TN19的漏极连接，晶体管TN19的源极接电源地。

本实施方式将晶体管TN1的栅极连接到节点S8、将晶体管TN2的栅极连接到节点S7、晶体管TN9的栅极连接到节点S4、晶体管TN10的栅极连接到节点S3的这种连接方式可以降低翻转后的恢复时间，因为这种连接方式保证了晶体管TP3和TN1、TP4和 TN2、TP9和TN9、TP10和TN10尽可能的不同时被影响，这样就保证了翻转的节点可以被很快的恢复，导致系统可以在很小的时间内就恢复正常的工作状态，因此，本发明可被用于高频电路。然而，该连接方式需要将节点S3、S4、S7、S8连接到更远的晶体管，导致布线的困难，并略微增大版图面积。且该连接方式只能恢复较小能量粒子导致的翻转，使得一些多节点翻转并不容易被恢复，因此，具体应用时，需要增加晶体管TP3、TP4、 TP9、TP10的制作尺寸，使得多节点翻转时容易被恢复。

本发明采用较多PMOS管来构造，可以保证该电路使用较低的工作功耗来操作，保证在高频电路中消耗较低的功耗。

本实施方式所述的一种新的抗电荷共享的D锁存器，能够实现对双节点翻转的容错，相比于现存的锁存器，本发明共有40个晶体管，结构简单、由于所用器件少、体积更小、从而降低整个锁存器的功耗及拥有较低的硬件开销。

本发明所述的一种面向高频电路应用的抗电荷共享的D锁存器的电路结构对称，可以使得版图对称，面积更小。

在本发明中，输入端的信号只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，锁存器的输入端D与输出端Q通过晶体管TP20和晶体管TN20构成的传输门直接连接)，因此，其延迟也将减少，传输时间更短。进一步的，时钟信号CLK为低电平“0”时，锁存器导通；时钟信号CLK为高电平“1”时，锁存器锁存。

更进一步的，虽然本发明节点共有9个，分别为S1、S2、S3、S4、S5、S6、S7、S8 及Q，但是根据锁存的值，其敏感节点将是7个，具体为：

当时钟信号CLK为高电平“1”，且锁存器锁存高电平“1”时，根据辐射翻转机制，节点S1和S5只能收集正电荷并产生正脉冲电压，该正脉冲电压并不能使节点S1和S5 翻转，故锁存器的敏感节点为S2、S3、S4、S6、S7、S8和Q；由于该电路的对称性，所有敏感节点对称；

当时钟信号CLK为高电平“1”，且锁存器锁存低电平“0”时，根据辐射翻转机制，节点S2和S6只能收集正电荷并产生正脉冲电压，该正脉冲电压并不能使节点S2和S6 翻转，故锁存器的敏感节点为S1、S3、S4、S5、S7、S8及Q。由于该电路的对称性，所有敏感节点对称；

更进一步的，所述的一种面向高频电路应用的抗电荷共享的D锁存器，包括正常工作状态和容错工作状态。

更进一步的，正常工作状态包括如下情况：

情况一：当CLK＝0时，CLKN＝1，锁存器处于传输模式，由于晶体管TP20和晶体管TN20均是打开的，故，当D＝0时，Q＝0；当D＝1时，Q＝1；

锁存器处于传输模式，且当D＝1，Q＝1时，由于晶体管TP20和晶体管TN20均是打开的，此时，TP15和TN17是关闭的，TP16～TP19是打开的，S1＝S4＝S5＝S8＝1；S2 ＝S3＝S6＝S7＝0,所以TN1,TN4,TN5,TN8,TN9,TN12,TN13,TN16,TP1,TP4,TP6, TP7,TP10,和TP12～TP14也是打开的，剩余其它晶体管是关闭的，此时，反馈锁存环将被成功地建立起来。

锁存器处于传输模式，且当D＝0，Q＝0时，由于晶体管TP20和晶体管TN20均是打开的，此时，S1＝S4＝S5＝S8＝0；此时，TP16～TP19打开；由于，CLK＝0，同时S2＝ S3＝S6＝S7＝1，所以TN2,TN3,TN6,TN7,TN10,TN11,TN14,TN15,TP2,TP3,TP5,TP8, TP9,TP11,TN18,和TN19是打开的，剩余的晶体管处于关闭的状态。因此，当D＝0时候，反馈环也能正确的建立。

情况二：当CLK＝1时，CLKN＝0，锁存器处于保存模式，由于晶体管TP20和晶体管TN20均是关闭的，故，Q的输出被锁存，与D的值无关；

其中，

当S3＝S7＝0，晶体管TP13至TP15均是打开的，Q将被连接到供电电源正极，此时Q＝1；

当S3＝S7＝1，晶体管TN17至TN19均是打开的，Q将被连接到电源地，此时 Q＝0。

更进一步的，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当锁存器锁存低电平“0”时，其敏感节点为S1、S3、S4、S5、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S2、S6以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当锁存器锁存高电平“1”时，其敏感节点为S2、S3、S4、S6、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S1、S5以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

图2中显示了本发明所述的一种面向高频电路应用的抗电荷共享的D锁存器的仿真图，通过该仿真图，可以看出构造的一种面向高频电路应用的抗电荷共享的D锁存器的时序功能和容错功能是正确的。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。

Claims (6)

1.一种面向高频电路应用的抗电荷共享的D锁存器，其特征在于，包括20个NMOS晶体管TN1至TN20和20个PMOS晶体管TP1至TP20；

晶体管TP16至TP20的源极和晶体管TN20的漏极连接后，作为锁存器的输入端D；

晶体管TP20的漏极、晶体管TN20的源极、晶体管TP15的漏极和晶体管TN17的漏极连接后，作为锁存器的输出端Q，还作为节点Q；

晶体管TP16至TP20的栅极和晶体管TN17的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管TN20的栅极和晶体管TP15的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLKN的输入端输入的信号与时钟信号CLK的输入端输入的信号相反；

晶体管TP1至TP4的源极、晶体管TP7至TP10的源极和晶体管TP13的源极均与供电电源正极连接；

晶体管TP1的漏极、晶体管TP5的源极、晶体管TP2的栅极、晶体管TN8的栅极、晶体管TP9的栅极和晶体管TP17的漏极连接后，作为节点S1；

晶体管TP1的栅极、晶体管TN7的栅极、晶体管TP2的漏极、晶体管TP6的源极和晶体管TP10的栅极连接后，作为节点S2；

晶体管TP5的漏极与晶体管TN7的漏极连接，晶体管TN7的源极与晶体管TN3的漏极，晶体管TN3源极接电源地；

晶体管TP5的栅极、晶体管TN5的栅极、晶体管TN4的栅极、晶体管TP4的漏极、晶体管TN6的漏极、晶体管TN9的栅极和晶体管TP16的漏极连接后，作为节点S4；

晶体管TN3的栅极、晶体管TP3的漏极、晶体管TN5的漏极、晶体管TN6的栅极、晶体管TP6的栅极和晶体管TN10的栅极连接后，作为节点S3；

晶体管TP3的栅极、晶体管TP7的漏极、晶体管TP11的源极、晶体管TP8的栅极、晶体管TN16的栅极和晶体管TP19的漏极连接后，作为节点S5；

晶体管TN5的源极与晶体管TN1的漏极连接，晶体管TN1的源极接电源地；

晶体管TN1的栅极、晶体管TN12的栅极、晶体管TN14的漏极、晶体管TP10的漏极、晶体管TN13的栅极、晶体管TP11的栅极和晶体管TP18的漏极连接后，作为节点S8；

晶体管TP4的栅极、晶体管TP7的栅极、晶体管TP8的漏极、晶体管TP12的源极和晶体管TN15的栅极连接后，作为节点S6；

晶体管TN6的源极与晶体管TN2的漏极连接，晶体管TN2的源极接电源地；

晶体管TN2的栅极、晶体管TN11的栅极、晶体管TP9的漏极、晶体管TN13的漏极、晶体管TP12的栅极和晶体管TN14的栅极连接后，作为节点S7；晶体管TP6的漏极与晶体管TN8的漏极连接，晶体管TN8的源极与晶体管TN4的漏极连接，晶体管TN4的源极接电源地；

晶体管TP11的漏极与晶体管TN15的漏极连接，晶体管TN15的源极与晶体管TN11的漏极连接，晶体管TN11的源极接电源地；

晶体管TN13的源极与晶体管TN9的漏极连接，晶体管TN9的源极接电源地；

晶体管TN14的源极与晶体管TN10的漏极连接，晶体管TN10的源极接电源地；

晶体管TP12的漏极与晶体管TN16的漏极连接，晶体管TN16的源极与晶体管TN12的漏极连接，晶体管TN12的源极接电源地；

晶体管TP13的栅极和晶体管TN19的栅极均作为节点S3；

晶体管TP14的栅极和晶体管TN18的栅极均作为节点S7；

晶体管TP13的漏极与晶体管TP14的源极连接，晶体管TP14的漏极与晶体管TP15的源极连接；

晶体管TN17的源极与晶体管TN18的漏极连接，晶体管TN18的源极与晶体管TN19的漏极连接，晶体管TN19的源极接电源地。

2.根据权利要求1所述的一种面向高频电路应用的抗电荷共享的D锁存器，其特征在于，时钟信号CLK为低电平“0”时，锁存器导通；时钟信号CLK为高电平“1”时，锁存器锁存。

3.根据权利要求1所述的一种面向高频电路应用的抗电荷共享的D锁存器，其特征在于，

当时钟信号CLK为高电平“1”，且锁存器锁存高电平“1”时，根据辐射翻转机制，节点S1和S5只能收集正电荷并产生正脉冲电压，该正脉冲电压并不能使节点S1和S5翻转，故锁存器的敏感节点为S2、S3、S4、S6、S7、S8和Q；

当时钟信号CLK为高电平“1”，且锁存器锁存低电平“0”时，根据辐射翻转机制，节点S2和S6只能收集正电荷并产生正脉冲电压，该正脉冲电压并不能使节点S2和S6翻转，故锁存器的敏感节点为S1、S3、S4、S5、S7、S8及Q。

4.根据权利要求1所述的一种面向高频电路应用的抗电荷共享的D锁存器，其特征在于，包括正常工作状态和容错工作状态。

5.根据权利要求4所述的一种面向高频电路应用的抗电荷共享的D锁存器，其特征在于，正常工作状态包括如下情况：

情况一：当CLK＝0时，CLKN＝1，锁存器处于传输模式，由于晶体管TP20和晶体管TN20均是打开的，故，当D＝0时，Q＝0；当D＝1时，Q＝1；

情况二：当CLK＝1时，CLKN＝0，锁存器处于保存模式，由于晶体管TP20和晶体管TN20均是关闭的，故，Q的输出被锁存，与D的值无关；

其中，

当S3＝S7＝0，晶体管TP13至TP15均是打开的，Q将被连接到供电电源正极，此时Q＝1；

当S3＝S7＝1，晶体管TN17至TN19均是打开的，Q将被连接到电源地，此时Q＝0。

6.根据权利要求4所述的一种面向高频电路应用的抗电荷共享的D锁存器，其特征在于，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当锁存器锁存低电平“0”时，其敏感节点为S1、S3、S4、S5、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S2、S6以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当锁存器锁存高电平“1”时，其敏感节点为S2、S3、S4、S6、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S1、S5以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

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