CN101111775A - 具有差错复原电路的系统和扫描输出电路 - Google Patents

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Abstract

在一个实施例中，提供了一种带有系统电路、扫描输出电路和差错检测电路的设备。所述系统电路适于响应于数据输入信号和系统时钟信号生成第一输出信号。所述扫描输出电路适于响应于所述数据输入信号和所述系统时钟信号生成第二输出信号。所述差错检测电路连接至所述系统电路和所述扫描输出电路，其适于响应于所述第一输出信号和所述第二输出信号之间的相对条件生成差错信号。

Description

具有差错复原电路的系统和扫描输出电路
技术领域
本发明的实施例涉及电子器件领域，具体而言，涉及针对电子器件中的差错有复原能力的操作。
背景技术
单粒子翻转(Single event upset，SEU)又称为软差错(SER)，其是由高能粒子，例如，由宇宙射线生成的中子和来自包装材料的α粒子在数字系统中引起的、由辐射诱发的瞬态差错。对于在先进技术节点(130nm、90nm等)内制造的设计而言，SEU具有不断增大的重要性。因此，软差错对于那些以具有非常高的可靠性、数据完整性和可用性的企业和应用为目标的微处理器、网络处理器、高端路由器和网络存储部件而言是非常重要的。更具体地说，双稳态器件(锁存器和触发器)可能是导致系统级软差错率的主要因素。
由现代的超大规模集成(VLSI)芯片的不断提高的复杂性导致的问题之一在于，难以对其进行调试，从而使其具备满负荷生产的资格。一种扫描输出(scanout)机构可以帮助设计者在正常运行(实时)过程中通过非侵入方式观察芯片内部节点的重要内部状态。所述扫描输出机构具有俘获所观察到的信号，并使之串行输出，从而简化电路的隔离、速度、逻辑和微码隐错的能力。在大多数高端微处理器中扫描输出的实现涉及重要的电路和时钟信号，所述信号仅用于硅后调试(post-silicon debug)和生产测试过程。在正常系统运行中通常不采用这些资源，尽管它们占用了额外的面积，并导致了额外的泄漏功率。
参考图1，系统/扫描输出单元10可以具有扫描输出电路12和系统电路14。要想在诸如处理器芯片的芯片内实现扫描输出功能，可以在芯片内通过串联多个扫描输出电路12(仅示出了一个单元)设置一个或多个移位寄存器(经常称为扫描输出链)，从而在各个内部测试节点内观察关键内部状态。通常，选择这些内部节点的原因在于其在芯片运行中的战略重要性(因而对调试也是非常重要的)。将扫描输出和系统电路12和14二者均连接为从所述内部测试节点之一接收相同的数据。可以通过上游组合逻辑电路(未示出)生成这一数据。扫描输出电路12包括以主/从关系配置的第一锁存器LA和第二锁存器LB，系统电路14包括以主/从关系配置的第一锁存器PH2和第二锁存器PH1。扫描输出电路12还包括异或(XOR)门16，其具有来自两个与门18和20的输入，所述与门18以信号SHIFT和移位数据输入信号SDI为输入，与门20以信号LOAD和数据信号D为输入。参考图2中的真值表，系统/扫描输出单元10典型地具有两种扫描输出运行模式：“快照(snapshot)”模式和“标记(signature)”模式，所述两种模式由信号LOAD和SHIFT的状态决定。
附图说明
图1是常规系统/扫描输出单元的示意性电路图。
图2是图1所示的系统/扫描输出单元的真值表。
图3是由根据本发明的一个实施例的连接至芯片的内部节点的串联链结的扫描输出电路形成的移位寄存器的示意性电路图。
图4是根据本发明的一个实施例的具有差错检测的系统/扫描输出单元之一的示意性电路图。
图5是图4所示的系统/扫描输出单元的真值表。
图6是根据本发明另一实施例的具有差错捕捉的系统/扫描输出单元的示意性电路图。
图7是根据本发明另一实施例的带有由C元件实现的差错阻挡的系统/扫描输出单元的示意性电路图。
图8是图7所示的系统/扫描输出单元的真值表。
图9是根据本发明另一实施例的带有由传输门实现的差错阻挡的系统/扫描输出单元的示意性电路图。
图10是根据本发明另一实施例的具有差错检测的系统/扫描输出/扫描单元的示意性电路图。
图11是图10所示的系统/扫描输出/扫描单元的真值表。
图12是针对图10所示的系统/扫描输出/扫描单元的扫描运行模式的时序图。
图13是结合了根据本发明的各个实施例的一个或多个系统/扫描输出或系统/扫描输出/扫描单元的系统。
具体实施方式
在下述说明中，出于解释的目的，阐述了很多细节，以提供对所公开的本发明的实施例的彻底理解。但是，对于本领域技术人员而言，显然未必一定需要这些具体的细节来实践所公开的本发明的实施例。在其他实例中，以方框图的形式示出了已知的电结构和电路，以避免对所公开的本发明的实施例造成含混。
根据本发明的各个实施例涉及保护时序系统电路(例如锁存器和触发器)不受软差错的影响，更具体而言使之不受单粒子翻转(SEU)的影响。可以通过使系统电路具有针对软差错的内置复原(resilience)功能而实现这一保护，具体的手段为在某些实施例中引入差错检测(自检验)电路或者在其他实施例中引入差错阻挡电路。可以将差错检测电路和差错阻挡电路统称为“差错复原电路”，因为它们能够通过差错检测或差错阻挡提供对差错的复原或抵制。此外，在一个实施例中，所述差错检测电路还可以结合差错捕捉电路，其用于捕捉所探测的差错，以实现后续的收集。可以设置扫描输出电路，以观测集成电路(IC)芯片内的测试节点。这样的受监视内部节点可能含有对IC芯片的运行而言相当重要的关键状态，从而使对它们的保护具有更高的重要性。
根据本发明的各个实施例的片上系统/扫描输出单元的每者含有系统电路和扫描输出电路。这些系统/扫描输出单元可以通过抓住机会重复利用现有的扫描输出电路而实现上述软差错率的检测和降低，若非受到所述重复利用，所述扫描输出电路将在正常(功能)系统运行过程中保持休眠。对“扫描输出重复利用”的机会源自于这样的事实，即可以将所述扫描输出电路重新配置为为所要保护的系统电路提供冗余数据存储电路。就单粒子翻转(SEU)而言，颗粒撞击可能至多翻转系统电路或重新配置的扫描输出电路(而不是二者)中的某一双稳态器件的内容。因此，即使已经发生了软差错事件，系统数据的至少一个正确的拷贝还保留在系统/扫描输出单元内部。与没有重复利用现有的片上资源的其他设计相比，这一扫描输出再利用可以直接转化为能量和IC芯片硅面积的节约。
参考图3和4，示出了系统/扫描输出单元30，其包括系统电路32和扫描输出电路34。在一个实施例中，系统电路32可以包括系统触发器36，其具有被配置为具有主/从锁存器关系的第一系统锁存器PH2和第二系统锁存器PH1。在一个实施例中，扫描输出电路34可以包括扫描输出触发器38，其具有同样被配置为具有主/从锁存器关系的第一扫描输出锁存器LA和第二扫描输出锁存器LB。可以将锁存器PH2和LA称为主锁存器，可以将锁存器PH1和LB称为从锁存器。将数据信号D共同提供给锁存器PH2和LA，这样的数据是由受监视的内部节点之一提供的，并且其可能是由所述内部节点上游的组合电路(未示出)生成的。在另一个实施例中，系统和扫描输出电路32和34每者可以是基于锁存器的时钟系统中的单个锁存器，而不是每一电路32或34均具有主从锁存器。
出于解说的目的，将触发器36和38示为采用同一系统时钟的两个相位的正沿触发触发器，所述两个相位包括时钟信号CLK1(未反转相位)和时钟信号CLK2(反转相位)，其中反相器40提供所述反转相位。但是，在另一个实施例中，可以采用两个不同的时钟源生成所述时钟信号。在又一个实施例中，可以采用相同的时钟相位，其中通过级联负锁存器(主锁存器)和正锁存器(从锁存器)形成触发器的两个级。同样地，可以采用能够根据相同的原理使用和构建的负沿触发触发器构建系统/扫描输出单元。
扫描输出电路34还可以包括用于连接系统和扫描输出电路32和34，以及用于将扫描输出电路34连接至其他扫描输出电路34的接口电路。在一个实施例中，这样的接口电路可以包括一对与门42和44、异或门46和具有多路分配器(开关)48的形式的时钟开关电路。与门42可以具有连接至锁存器LB的输出和信号SHIFT的两个输入以及连接至异或门46的第一输入的输出。与门44可以具有连接至锁存器PH1的输出和信号LOAD的两个输入以及连接至异或门46的第二输入的输出。异或门46可以在其SDO输出端子上提供移位的(shifted)数据输出信号SDO，所述信号为扫描输出电路34的输出。锁存器PH1在其Q输出端子上提供系统数据输出信号Q，所述信号是系统电路32的输出。多路分配器48可以以反转时钟信号CLK2作为输入，并且可以基于扫描输出启动信号SCANOUT_EN，通过切换向锁存器LA的C1或C2时钟输入提供反转的时钟信号CLK2。因此，与图1所示的时钟构造相比，可以通过在锁存器LA的前面添加多路分配器48(时钟开关电路)而重新配置反转时钟信号CLK2。在将反转时钟CLK2提供至锁存器LA的输入C1时，可以通过锁存器LA捕捉来自上游系统/扫描输出单元30的移位数据输入信号SDI，在将反转时钟CLK2提供至锁存器LA的输入C2时，可以由锁存器LA捕捉数据信号D。可以将非反转时钟信号CLK1连接至从锁存器PH1和LB的输入。如图3所示，可以将SHIFT、LOAD和CLK1信号提供至所有的扫描输出电路34，上游扫描输出电路34的移位数据输出信号SDO可以将移位数据输入信号SDI提供给下游扫描输出电路34。由于信号SDO和SDI是指直接连接的系统/扫描输出单元30之间的同一信号，因此可以将其统称为“移位数据信号(shifted datasignal)”。可以将图4所示的系统电路32嵌入到正在被观测的图3所示的内部节点50内。
尽管在扫描输出电路34的末端示出了逻辑门(与门42和44以及随后的异或门46)的群集，但是在这一群集(cluster)的另一实施例中，可如图1所示将其设置在主锁存器LA前面的扫描输出电路34的起始位置。这一实施例可以执行与图4所示的实施例相同的功能。但是，其可能适用于速度相对较低的应用，因为将逻辑门群集放在主锁存器LA的前面可能影响触发器38的建立时间(setup time)。
从到这一点为止对系统/扫描输出单元30说明的程度，所述电路说明还适用于图5-10所示的其他系统/扫描输出单元实施例；因而将不再针对接下来描述的系统/扫描输出单元实施例重复这一说明。接下来，将讨论系统/扫描输出单元30的差错检测功能。参考图5，示出了描述四种运行模式的真值表：自检验模式、非保护模式、快照模式和标记模式。自检验运行模式是第一种功能性运行模式，其中，在系统/扫描输出单元30处于自检验配置下时，启动差错检测功能。非保护运行模式是第二种功能性运行模式，其中，当系统/扫描输出单元30处于非保护配置下时，停用差错检测功能。可以将快照和标记模式称为扫描输出运行模式，其用于在系统/扫描输出单元处于扫描输出配置下时，承担扫描输出功能。可以通过信号SHIFT、LOAD和SCANOUT EN启动或停用所述四种运行模式。所述快照模式利用了三种子模式或阶段：清除、加载和移位(shift)。应当注意，所述扫描输出运行(快照和标记模式)在所述系统/扫描输出单元的各个实施例中都是一样的，并且实质上与图1所示的现有技术中的相应功能相同；因此，将只针对所有的实施例对所述扫描输出功能(模式)给出一次描述。
参考图3-5，在启动了差错检测功能时，在IC芯片的正常运行过程中采用提供差错检测功能的自检验运行模式。首先现来讨论自检验运行模式，尽管很可能在后面讨论的、在调试和生产测试中采用的、与扫描输出功能相关的模式之后才采用这一模式。在自检验模式中，重复利用(reuse)异或门46作为差错检测电路。在自检验模式中，可以通过将信号SCANOUT_EN设置为低电平而停用扫描输出功能，从而采用反转时钟信号CLK2捕捉数据信号D。可以将控制信号LOAD和SHIFT设置为高电平，从而使与门42和44将锁存器LB和PH1的第一和第二输出信号OUT2和OUT1分别传递给差错检测电路(异或门46)。可以将具有输出信号OUT2和OUT1的锁存器LB和PH1的输出端子分别称为OUT2和OUT1输出端子。异或门46将锁存器LB和PH1的输出进行比较，如果它们匹配(OUT2＝OUT1)，那么异或门46的SDO输出端子为逻辑值0(没有标志或差错信号)。假设在系统电路32或扫描输出电路34中出现了软差错，那么这两个输出可能具有不匹配(OUT2≠OUT1)的相对条件(relative condition)，异或门46的SDO输出端子可以为逻辑值1，其起着指示数据失配的相对条件的差错标志(差错信号)的作用。因此，可以在IC芯片的正常功能运行中重复采用扫描输出电路34执行自检验功能，在正常功能运行期间所述扫描输出电路34将不会得到利用。应当注意，形成差错检测电路的异或门46在扫描输出电路34已经存在了，因为在下文所述的扫描输出功能中将对其加以使用。此外，在替代实施例中，可以采用其他相对条件实践本发明。
在一个实施例中，可以在系统/扫描输出单元30内置入非保护运行模式，以实现能量节约目的或其他目的。因此，在该实施例中，既存在自检验运行模式，又存在非保护运行模式。在非保护模式中，关闭差错检验功能，从而使系统/扫描输出单元30可以消耗与系统电路32自身消耗的相当的能量。这一非保护模式提供了灵活性，尤其是就非关键应用而言。通常，可以通过减少或消除锁存器LA的时钟输入C2处或数据输入D2处的开关活动，或者通过减少或消除锁存器LA的时钟和数据输入C2和D2二者处的开关活动而实现非保护模式。如图5所示，一种实现非保护模式的方式可以是将信号SCANOUT_EN设为1，将信号LOAD和SHIFT设为0，以确保消除锁存器LA的数据输入2D处的开关活动(及其相关能耗)。另一种实施非保护模式的方式可以是在时钟信号CLK2源和复用器48之间设置与门，其中采用通往所述与门的第二输入取消进入时钟输入端子48的时钟信号(将参考图10更为更详细地讨论)。此外，还存在很多其他的方式实施所述非保护模式，以消除或减少开关活动(switching activity)。在另一实施例中，可以去除所述非保护模式。
接下来，将根据本发明的各个实施例讨论扫描输出功能(快照和标记模式)，其对于所有的系统/扫描输出单元实施例都是一样的。通过被设置为高电平的SCANOUT_EN激活扫描输出功能；由此取消了自检验功能。如图3所示，可以将扫描输出电路34(进而系统/扫描输出单元30)配置为形成通过顺序连接扫描输出电路34实现的扫描输出移位寄存器(扫描输出链)52。更具体地说，上游扫描输出电路的移位数据输出信号SDO可以变成下一下游系统/扫描输出单元34的移位数据输入信号SDI。凭借扫描输出功能的这些模式，可以将某一链52中的最后一个扫描输出电路34的SDO输出端子连接至外部测试器(未示出)。可以将每一扫描输出电路34称为扫描输出链52的一个级，其中，所述扫描输出链52定义了到达外部测试器的移位数据扫描输出路径。对于扫描输出功能而言，外部测试器还可以控制信号SHIFT和LOAD。IC芯片可以包括多个扫描输出链(scanoutchain)52。
如前所述，在一个实施例中，所述扫描输出功能可以具有两个不同的运行模式：快照模式和标记模式。在另一个实施例中，可以仅存在这些模式中的一个。可以采用快照模式进行部件调试。可以首先采用来自内部测试节点50的数据(也提供给系统电路32的数据)并行加载扫描输出链(移位寄存器)52的扫描输出电路34，由此拍摄预期时钟周期内的感兴趣的内部状态的快照。之后，可以按照每时钟周期一位的方式，通过扫描输出链52将所述数据串行移出。在外部测试器(未示出)将这一输出数据与预期结果相比较可以表明是否存在任何隐错。可以在测试的上一次捕捉点之后的一个时钟周期内返回至测试的起始部分，拍摄另一快照，由此重复这一过程。
可以采用标记模式加强在生产测试过程中对内部测试节点50的观测。在采用来自内部测试节点50的数据加载扫描输出链52之后，利用异或门46对所得的并行输入矢量与扫描输出链52中的上游扫描输出电路34的先前内容进行异或操作。因而，可以将参与信号的状态压缩为等价的串行比特流，并且可以通过每个时钟周期一位的方式，在扫描输出链52的最后一个SDO输出端子将其移出。换言之，所述压缩的、相继观察位形成了可以通过测试器从外部检验的标记。
对于扫描输出功能而言，可以采用图5所示的清除、移位和加载这几项子模式操作或阶段实现所述快照模式。对于清除模式而言，在启动信号SCANOUT_EN为高电平的情况下，可以在给定扫描输出电路34内将信号SHIFT和LOAD设置为低电平，这又对所述链中的下一扫描输出电路34进行了清除。换言之，二者均为低电平的信号CLEAR和SHIFT又迫使与门42和44变为低电平，而不管来自锁存器LB和PH1的输出信号OUT2和OUT1的值如何。因此，异或门46的SDO输出端子的电平低，可以将其作为移位数据输入信号SDI提供给扫描输出链52中的下一级，从而对其执行清除。对于移位模式而言，在启动信号SCANOUT_EN高的情况下，可以在给定扫描输出电路34中，将信号SHIFT设置为高电平，可以将信号LOAD设置为低电平，从而迫使与门44的输出为低电平，并通过与门42将锁存器LB的输出信号OUT2传递至异或门46；因此，锁存器LB的这一第二输出信号OUT2变成了异或门46的移位数据输出信号SDO，以及链52中下一扫描输出电路34的移位数据输入信号SDI。对于加载模式而言，在启动信号SCANOUT_EN高的情况下，在指定扫描输出电路34中，可以将信号SHIFT设置为低电平，可以将信号LOAD设置为高电平，从而迫使与门42的输出为低电平，迫使与门44将锁存器PH1的输出信号OUTI传递至异或门46；因此，锁存器PH1的这一第一输出信号OUTI变成了异或门46的移位数据输出信号SDO，以及链52中下一扫描输出电路34的移位数据输入信号SDI。如前所述，移位数据输出信号SDO和移位数据输入信号SDI在指在两个直接连接的扫描输出电路34之间传输的信号时是相同的，可以将其统称为“移位数据信号”。
对于标记运行模式而言，在启动信号SCANOUT_EN高的情况下，在给定扫描输出电路34中可以将信号SHIFT和LOAD设置为高电平，其使得与门42和44将锁存器LB的输出信号OUT2(上游扫描输出电路34的先前内容)和锁存器PH1的输出信号OUT1传递至异或门46；因而异或门46对两个输入信号OUT1和OUT2执行异或运算，以提供标记，所述标记可以是链52中下一扫描输出电路34的移位数据输入信号SDI。应当注意，异或门46可以通过扫描输出功能生成标记，同时也可以通过差错检验功能探测软差错。因此，已经在系统/扫描输出单元30中对预先存在于图1所示的实施例中的、用于生成标记的异或门46进行了调整，使之还在自检验模式中执行差错检测功能。
尽管已经示出了既能提供快照模式又能提供标记模式的扫描输出电路34的一个实施例，但是扫描输出电路34也可以采取很多种不同的形式。例如，可以通过去除与门42和44(以及相关的移位和加载信号)、异或门46和多路分配器48获得不带有标记模式的简化版扫描输出电路。锁存器LA可以具有单个连接至时钟CLK2的时钟输入端子和连接至复用器的输出端子的单个数据输入端子，来替代这些元件。所述复用器可以具有连接至移位数据输入信号SDI的第一输入端子和连接至系统数据输入信号D的第二输入端子，其中由信号SCANOUT_EN控制其第一和第二输入端子之间的选择。所述扫描输出电路的这一实施例仍然可以具有处于主从关系的锁存器LA和锁存器LB，其中锁存器LB的输出为信号SDO。在接下来讨论的实施例中采用的扫描输出电路也可以采用这一简化扫描输出电路。
当系统/扫描输出单元30处于其差错检验模式时，由差错检测电路(XOR 46)生成的差错信号必须是可观测的。系统/扫描输出单元30可以采用OR树或标记寄存器实现差错检测。但是，图6中示出了另一种使差错信号可观测的不同方法，其在所述系统/扫描输出单元内本地捕获差错信号，并重复利用所述扫描输出链在希望的时间点，例如在着手开始系统检验点(check-pointing)程序时，将所述差错从所述系统/扫描输出单元移出。
参考图6，根据本发明另一实施例的系统/扫描输出单元60包括差错捕捉电路(error-trapping circuit)62。除了差错捕捉电路62之外，系统/扫描输出单元60的其余部分与图3-5所示的系统/扫描输出单元30相同；因而，相同的部件仍然沿用相同的附图标记，而且将不再对其重复说明，除非对解释差错捕捉电路62有必要。在一个实施例中，差错捕捉电路62可以包括异或门64，所述异或门64的一个输入连接至异或门46的输出，一个输入连接至数据信号D。可以将异或门64的输出连接至锁存器LA的2D数据输入。这与图3-5所示的系统/扫描输出单元30相反，在系统/扫描输出单元30中，数据信号D直接连接至锁存器LA的2D数据输入。
如前所述，异或门46可以在自检验模式中变为差错检测电路，并且可以因为扫描输出电路34或系统电路32中的软差错而在系统/扫描输出单元60的SDO输出端子上生成差错信号。参考图6，所添加的差错捕捉电路62可以允许通过由差错捕捉电路62提供的反馈回路“捕捉”所述差错信号。可能会一直捕捉这一捕捉到的差错信号，直到另一软差错影响了锁存器中某一个为止，出现这一情况的可能性相对较低。更具体地说，差错捕捉电路62可以重新配置提供反转时钟信号CLK2的电路。一旦发生了软差错(OUT2≠OUT1)，将在异或门46的输出处产生差错信号。之后，可以将这一差错信号提供给异或门64的第一输入，其使得异或门64的输出信号D1与数据输入D互为补码(complementary)。在时钟信号CLK1的上升沿抵达的同时，可以将数据输出信号D1锁存到锁存器LB内。假设没有发生其他软差错，这与SEU假设一致，那么异或门46将再次报告差错信号。因而，在这一反馈回路中将等价“捕获”这一差错信号。
在预先指定的数量的时钟周期之后，可以执行系统范围内的检验点。之后，可以使沿扫描输出链52的扫描输出电路34形成移位寄存器(通过与扫描输出功能所采取的相同的方式)，并在存在差错信号的情况下，采用其移出所述差错信号。使用扫描输出移位消除了对差错信号全局路由的必要。将差错信号从扫描输出链52的这一移出可以发生在恢复点(例如，检验点)；因而，其不需要额外的检验级。之后，可以通过从先前调拨(committed)的有效检验点重新执行而实现纠错。在没有发生软差错时，差错捕捉电路62不会与系统电路32的正常运算发生干扰，因为只要信号OUT1和OUT2一致，异或门46的输出(差错标志信号)就保持为零。
参考图7，根据本发明另一实施例的系统/扫描输出单元70包括提供对软差错的阻挡的输出接合电路(output joining circuit)72。除了输出接合电路72之外，系统/扫描输出单元70的其余部分与图3-5所示的系统/扫描输出单元30相同；因此相同的部件将沿用相同的附图标记，并且不再对其重复说明，除非对解释输出接合电路72有必要。如将在下文中描述的，存在很多种不同的输出接合电路的实施例，其中，输出接合电路72只是其中的一个例子。此外，在另一个实施例中，系统和扫描输出电路32和34可以每者均包括处于基于锁存器的时钟系统中的单个锁存器，以替代图7所示的包括触发器的电路32或34。
在图7所示的一个实施例中，输出接合电路72可以包括C元件74。可以将这一实施例称为利用由C元件实现的阻挡。C元件74可以以第一和第二输出信号OUT1和OUT2作为输入，并且可以具有系统数据输出信号Q。当信号OUT1和OUT2为低电平的同时，C元件电路74的输出可以为高电平。当信号OUT1和OUT2为高电平的同时，C元件电路74的输出可以为低电平。对于所有的其他输入组合而言，C元件的输出可以保持其先前的值。在有软差错时，希望保持先前的值。除了连接至多路分配器48之外，还可以将启动信号SCANOUT_EN连接至C元件74，从而在不同的模式中启用和停用C元件74，在下文中将对此予以说明。C元件74可以包括串联的两个P沟道晶体管P1和P2以及两个N沟道晶体管N1和N2。晶体管P1的源极可以连接至外部电源电压VCC，其漏极可以连接至晶体管P2的源极。晶体管P2的漏极可以连接至用于系统数据输出信号Q的输出节点76。晶体管N1的漏极可以连接至输出节点76，其源极可以连接至晶体管N2的漏极。晶体管N2的源极可以接地。晶体管N2和P1的栅极可以共同连接至锁存器LB的输出信号OUT2。晶体管N1和P2的栅极可以共同连接至锁存器PH1的输出信号OUT1。可以将P沟道晶体管P3和N沟道晶体管N3分别与晶体管P1和晶体管N2并联，其栅极分别连接至反转版本的启动信号SCANOUT_EN(通过反相器78反转)和非反转启动信号SCANOUT_EN。
图8示出了系统/扫描输出单元70的各种运行模式。在非保护模式中，关闭差错阻挡功能，从而使系统/扫描输出单元70可以消耗与系统电路32自身消耗的相当的能量。这一非保护模式提供了灵活性，尤其是就非关键应用而言。如图8所示，一种实现非保护模式的方式可以是将信号SCANOUT_EN设为1，将信号LOAD和SHIFT设为0，以确保消除锁存器LA的数据输入2D处的开关活动(及其相关能耗)。还存在很多其他的方式实施所述非保护模式，以消除或减少开关活动。在通过启动信号SCANOUT_EN激活扫描输出功能时，停用C元件74，因为第二输出信号OUT2处的值变得对输出端子Q处的值“无关紧要”。所述扫描输出功能的快照和标记模式与相对于图3-5所示的系统/扫描输出单元30描述的相同；因此，除了在下述总结部分内将不再对其进行重复说明。当启动信号SCANOUT_EN高时，激活锁存器LA的第一数据端口，所述电路进入扫描输出配置。之后，如图8所示，通过向信号SHIFT和LOAD赋予适当值而激活快照和标记模式。
在将信号SCANOUT_EN设置为低电平(取消扫描输出功能)，将信号SHIFT和LOAD设置为高电平时，系统/扫描输出单元70处于其差错阻挡运行模式，并激活锁存器LA的第二数据端口。在采样时钟沿结束了其瞬变(transition)时，将同一数据D的两个拷贝存储在系统电路32和经过重新配置的扫描输出电路34中。即使发生了SEU，所述系统数据的至少一个正确拷贝仍然保留在系统/扫描输出单元70之内。在差错阻挡模式中，当系统电路32和扫描输出电路34的内容匹配(OUT1＝OUT2)时，可以对C元件72的输出端子Q进行有源(actively)驱动。如果粒子撞击了电路32和34中的任何双稳态器件并翻转了其内容，那么第一输出信号OUT1将不会与第二输出信号OUT2一致，并且可以保持输出端子Q处的正确状态，因为C元件74中的上拉和下拉路径都被切断了。
在一个实施例中，输出接合电路72还可以包括连接至输出节点76的弱保持器(keeper)电路80，其可以包括两个反相器82和84。在另一实施例中，未必需要所述弱保持器电路80。很多当代的多GHz设计都具有充分短的周期时间，因而可能不需要弱保持器电路80。但是，在一些实施例中，如果要在IC芯片中激活系统级节能模式，就要使系统时钟停止较长的时间。如果粒子撞击了锁存器中的一个，并反转了其状态，那么漏电流可能彻底停止，假设具有足够的时间，其将改变输出端子Q的状态。输出节点76上的弱保持器电路80可以提供对这个问题的解决方案。总之，根据系统速度和漏电流，所述弱保持器电路80可能是不必要的。添加弱保持器电路80不会改变系统/扫描输出单元70的运行。
参考图9，根据本发明另一实施例的系统/扫描输出单元90包括与图7所示的不同的输出接合电路的实施例。更具体地说，系统/扫描输出单元90所包括的输出接合电路92可以具有连接于第一和第二输出端子OUT1和OUT2之间的传输门94的形式。可以将其称为由传输门(transmission gate)实现的阻挡。将启动信号SCANOUT_EN连接至传输门94的P侧，并将其通过反相器96连接至传输门94的N侧。除了输出接合电路92之外，系统/扫描输出单元90的其余部分与图3-5所示的系统/扫描输出单元30相同；因此相同的部件将沿用相同的附图标记，并且不再对其重复说明，除非对解释输出接合电路92有必要。此外，在另一个实施例中，系统和扫描输出电路32和34每者可以包括位于基于锁存器的时钟系统中的单个锁存器，以替代如图9所示的触发器36和38。
在触发器36和38的第一和第二输出信号OUT1和OUT2利用传输门94连接到一起时，可能减轻软差错。更具体地说，输出节点处的结点电容和晶体管驱动提高，其进而导致了SER的减少。首先，电容越大，干扰受冲击的锁存器的初始状态就越难。更具体地说，在软差错粒子冲击锁存器时，其对电容充电或放电。对于锁存器的初始状态而言，存在的电容越大，干扰所述初始状态所需的时间就越长；因此，就越难以破坏所述初始状态，所述初始状态就越不可能发生变化。其次，有两个晶体管或门试图来保持所述初始状态。
在另一个实施例中(未示出)，可以对图9所示的系统/扫描输出单元90的输出接合电路92进行修改，使之包括连接于锁存器LA和PH2的输出之间的第二传输门。同样，可以将启动信号SCANOUT_EN连接至第二传输门的P侧，并将其通过反相器连接至第二传输门的N侧。换言之，在这一实施例中，第一传输门可以连接两个从锁存器LB和PH1的输出(如图9所示)，并且可以将第二传输门连接至两个主锁存器LA和PH2的输出，其中，启动信号SCANOUT_EN在阻挡运行模式中启用两个所述传输门，并在扫描输出功能的激活过程中停用所述两个传输门。
可以分别修改图4、6、7和9所示的系统/扫描输出单元30、60、70和90，使之除了扫描输出功能外还包括扫描(scan)功能。出于解说的目的，仅示出了对涉及差错检测的系统/扫描输出单元30进行修改，使之包括扫描功能；但是，可以采用相同的方式相应地修改所有其他的系统/扫描输出单元。参考图10，扫描输出/扫描单元100与图4所示的系统/扫描输出单元30相同，但是扫描输出/扫描单元100经过了修改，从而包括了扫描功能。扫描输出/扫描单元100包括系统电路102和扫描输出/扫描电路104。在一个实施例中，系统电路102可以包括系统触发器105，其具有被配置为具有主/从锁存器关系的第一系统锁存器PH2和第二系统锁存器PH1。扫描输出/扫描电路104可以包括扫描输出/扫描触发器106，其具有被配置为具有主/从锁存器关系的第一扫描输出/扫描锁存器LA和第二扫描输出/扫描锁存器LB。在一个实施例中，为了添加扫描功能，可以添加下述元件：具有与门107的形式的时钟控制电路、或门108、用于锁存器LA的另一数据端口1D和时钟端口C1以及用于锁存器PH1的另一数据端口1D和时钟端口C1。与门107可以具有连接至CAPTURE信号的输入、连接至时钟信号CLK2的另一输入和连接至多路分配器48的输入的输出。或门108具有连接至扫描时钟SCB的一个输入、连接至时钟信号CLK1的一个输入和连接至锁存器LB的时钟输入的输出。锁存器LA的1D输入接收扫描输入(scan-in)(测试矢量)信号SI，C1时钟输入接收扫描时钟SCA。可以将锁存器PH1的1D输入连接至锁存器LB的输出信号OUT2，可以将锁存器PH1的C1时钟输入连接至信号UPDATE。扫描时钟SCA和SCB可以是同一扫描时钟的两个相位，所述扫描时钟可以由外部测试器装置提供。扫描链可以包括多个被组织为移位寄存器的扫描输出/扫描电路104。用于所述扫描链的定时可以比图3所示的扫描输出链52的定时更为松弛(relaxed)。在一个实施例中，扫描输出/扫描电路104可以是扫描链和扫描输出链二者的部分。两个链未必重叠。除了如上所述添加或重新配置的、用于在扫描输出/扫描单元100内引入扫描功能的电路之外，扫描输出/扫描单元100的其余部分与图3-5所示的网络/扫描输出单元30相同。因此，相同的部件将沿用相同的附图标记，并且将不再对其重复说明，除非有必要采用其解释所添加的扫描功能。
扫描功能生成了图11所示的被称为测试模式的额外运行模式。在测试运行模式中，所述IC芯片包括多个图10所示的扫描输出/扫描单元100，可以将所述扫描输出/扫描单元100链接成一个或多个串行移位寄存器，以形成一个或多个扫描路径，其中将每一所述扫描路径连接至外部测试装置。有时又被称为扫描可测试性设计(Design-For-Testability，DFT)的测试运行模式可以通过将组合逻辑电路(未示出)的输入和输出节点处的扫描输出/扫描单元100的触发器或锁存器转化为可外部加载和读取的元件而避免序列测试问题(sequential-test problem)。在扫描输入移位操作中，将适当的测试模式(矢量)的串行数据加载到扫描输出/扫描单元100内，从而将每一扫描输出/扫描单元100设置为预定状态。一旦设定之后，所述测试模式将通过逻辑电路(未示出)传播，以生成所述测试模式的系统响应。在俘获操作中，扫描输出/扫描单元100起着锁存(俘获)所述系统响应的作用。在扫描输出移位操作中，将所述系统响应从IC芯片中移出，并通过测试装置对其进行误操作分析。在一个实施例中，所述测试装置可以向IC芯片提供扫描时钟信号SCA和SCB以及信号CAPTURE和UPDATE。
在图11中示出了各种运行模式，其中通过适当的信号设置触发既定模式。对于测试模式而言，将信号SHIFT、LOAD和SCANOUT_EN设为低电平。在图12所示的时序图中示出了时钟信号SCA和SCB以及信号CAPTURE和UPDATE。对于激活的扫描输出功能(快照或标记运行模式)或者凭借激活的自检验运行模式，可以将测试时钟SCA和SCB以及UPDATE信号设为低电平，可以将信号CAPTURE设为高电平。从自检验模式到非保护模式所需的唯一变化在于，将信号CAPTURE从1改为0，从而停用所述时钟，并将信号SHIFT和LOAD改为0，以确保在异或门46的输入处没有轮转(toggling)。可以将前面的没有扫描功能(只有扫描输出功能)的实施例修改为包括与门107，以提供实现非保护模式的另一种方式。
现在将参考图10和12描述扫描输出/扫描单元100的测试运行模式。可以轮流施加所述扫描时钟信号SCA和SCB(图12的图示的左侧)，从而将测试模式移位到形成扫描链的扫描输出/扫描单元100的锁存器LA和LB内。接下来，相对于指定的扫描输出/扫描单元100而言，可以施加信号UPDATE，从而将锁存器LB的内容移到锁存器PH1内。因而，将所述测试模式(例如，逻辑值“0”或“1”)的一部分写入到了系统触发器105内，从而允许将所述测试模式的所述部分施加至下游组合逻辑电路。应当注意，扫描路径中的(但不位于扫描链的起始和结束位置)给定扫描输出/扫描单元100可以并非只是将所述测试模式(例如，逻辑值“0”或“1”)的一部分施加至下游组合逻辑电路，所述既定扫描输出/扫描单元100还可以锁存(俘获)由施加至下游组合逻辑电路的所述测试模式的另一部分生成的系统响应(例如，逻辑值“0”或“1”)的一部分。可以将信号CAPTURE设为允许通过将所接收到的系统响应的部分直接移位到扫描输出/扫描触发器106中而俘获来自上游组合逻辑电路的系统响应的部分。更具体地说，当反转系统时钟信号CLK2为高电平时，可以通过信号CAPTURE的上升沿触发在锁存器LA的3D输入处对所接收的系统响应部分(输入信号D)采样。此后，可以通过再次轮流施加扫描时钟SCA和SCB(图12的图示的右侧)而将来自扫描输出/扫描单元100的系统响应从串联的扫描输出/扫描触发器106中扫描出(移出)。处于扫描路径的起始处的扫描输出/扫描单元100将只能施加测试模式的一部分(而不能接收系统响应的部分)，处于扫描路径的末尾处的扫描输出/扫描单元100将只能接收系统响应的一部分(而不能施加测试模式的部分)。
总之，重复利用扫描输出以实现软差错复原的机会源自于这样的事实，即存在在正常运行中未使用，但在正常系统运行中仍然占用芯片面积并消耗泄漏功率的冗余扫描输出资源(例如，锁存器LA和LB)。可以将这两个锁存器(LA和LB)配置为在正常系统运行中充当扫描输出触发器，从而实现对系统触发器内容的冗余存储。
参考图13，示出了系统110，其只是可以采用IC封装112的、很多种可能的系统中的一种。IC封装112包括具有根据本发明的各个实施例的、图4、6、7、9所示的系统/扫描输出单元30、60、70和/或90的IC芯片113和/或根据本发明的另一实施例的、图10所示的扫描输出/扫描单元100。但是，本发明的各个实施例还适用于计算机系统以外的系统，计算机系统110只是为了对某一专门应用加以说明。在系统110中，通过插座116将IC封装112安装到基板或印刷电路板(PCB)114上。IC封装112的IC芯片113可以是处理器，PCB 114可以是主板。除了插座116和IC封装112之外，PCB 114可以具有安装于其上的主存储器118和多个用于外部器件或外部总线的输入/输出(I/O)模块，所有的这些部件都通过PCB上的总线系统120相互连接。更具体地说，系统110可以包括通过I/O模块124连接至总线系统120的显示装置122，其中，I/O模块124具有图形处理器和存储器。可以将所述I/O模块124安装到PCB 114上，或者可以将其安装到独立的扩展板上。系统110还可以包括通过I/O模块128连接至总线系统120的大容量存储装置126。可以将另一I/O装置130通过I/O模块132连接至总线系统120。可以包括用于其他外部或外围装置或外部总线的额外I/O模块。主存储器118的例子包括但不局限于静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。大容量存储装置126的例子包括但不局限于硬盘驱动器、光盘驱动器(CD)、数字通用盘驱动器(DVD)、软盘、磁带系统等。
尽管这里已经对具体的实施例进行了图示和文字说明，但是本领域的普通技术人员应当认识到，可以采用任何能够实现相同目的的方案替代所给出的具体实施例。本申请的目的在于涵盖本发明的任何修改或变化。因此，其显然表明，本发明只由权利要求及其等同要件限定。

Claims (30)

1.一种设备，包括：
系统电路，其适于响应于数据输入信号和系统时钟信号生成第一输出信号；
扫描输出电路，其适于响应于所述数据输入信号和系统时钟信号生成第二输出信号；以及
差错检测电路，其连接至所述系统电路和所述扫描输出电路，从而响应于所述第一输出信号和所述第二输出信号之间的相对条件生成差错信号。
2.根据权利要求1所述的设备，其中，所述系统电路包括至少一个系统锁存器；所述扫描输出电路包括至少一个扫描输出锁存器。
3.根据权利要求1所述的设备，其中，所述系统电路包括系统触发器，所述系统触发器具有主系统锁存器和连接至所述主系统锁存器的从系统锁存器；所述扫描输出电路包括扫描输出触发器，所述扫描输出触发器具有主扫描输出锁存器和连接至所述主扫描输出锁存器的从扫描输出锁存器。
4.根据权利要求3所述的设备，还包括：
差错捕捉电路，其具有连接至所述差错检测电路的输出端子的输入端子和连接至所述扫描输出电路的输入端子的输出端子，从而将所述差错信号提供给所述扫描输出电路，以将其存储在所述扫描输出电路中。
5.根据权利要求3所述的设备，还包括：
包括逻辑门的差错捕捉电路；所述逻辑门包括连接至所述差错检测电路的输出端子的第一输入端子、连接至所述数据输入信号的第二输入端子和连接至所述扫描输出电路的输出端子；所述逻辑门适于响应于所述差错信号对提供至所述扫描输出电路的所述数据输入信号求补码。
6.根据权利要求2所述的设备，其中，所述系统电路还包括输出所述第一输出信号的第一输出端子；所述扫描输出电路还包括输出所述第二输出信号的第二输出端子；就在自检验运行模式中将所述第一和第二输出端子连接到一起这方面而言，所述差错检测电路适于是可选择的；所述扫描输出电路适于在非保护运行模式中被停用。
7.根据权利要求2所述的设备，其中，所述系统电路还包括输出所述第一输出信号的第一输出端子；所述扫描输出电路还包括输出所述第二输出信号的第二输出端子；就在自检验运行模式中将所述第一和第二输出端子连接到一起或者在快照运行模式中使所述第一和第二输出端子相互断开连接这方面而言，所述差错检测电路适于是可选择的。
8.根据权利要求2所述的设备，还包括：
系统时钟源，其适于生成所述系统时钟信号；以及
数据源，其适于生成所述数据输入信号；并且
其中，所述系统电路还包括第一系统数据输入端子和第一系统时钟输入端子；所述扫描输出电路还包括第一扫描输出数据输入端子和第一扫描输出时钟输入端子；所述第一系统数据输入端子和所述第一扫描输出数据输入端子共同连接至所述数据源以接收所述数据输入信号；所述第一系统时钟输入端子和所述第一扫描输出时钟输入端子共同连接至所述系统时钟源，以接收所述系统时钟信号。
9.根据权利要求8所述的设备，其中，所述扫描输出电路还包括连接至移位数据输入信号的第二扫描输出数据输入端子和第二扫描输出时钟输入端子；所述扫描输出电路还包括时钟开关电路，所述时钟开关电路具有连接至所述系统时钟源的开关输入端子、连接至所述第一扫描输出时钟输入端子以提供用于锁存所述数据输入信号的所述系统时钟的第一开关输出端子，以及连接至所述第二扫描输出时钟输入端子以提供用于锁存所述移位数据输入信号的所述系统时钟的第二开关输出端子；所述时钟开关电路适于响应于启动信号在自检验运行模式中选择所述第一开关输出端子，或者在扫描输出运行模式中选择所述第二开关输出端子。
10.根据权利要求9所述的设备，其中，所述系统电路还包括输出所述第一输出信号的第一输出端子；所述扫描输出电路还包括输出所述第二输出信号的第二输出端子；所述扫描输出电路还包括异或门，所述异或门具有连接至所述第一输出端子的第一门输入端子、连接至所述第二输出端子的第二门输入端子和输出移位数据输出信号的门输出端子。
11.根据权利要求10所述的设备，其中
所述扫描输出电路还包括连接至扫描输入信号的第三扫描输出数据输入端子和连接至扫描时钟信号的第三扫描输出时钟输入端子；
所述设备还包括时钟控制电路，其电插置于所述系统时钟源和所述时钟开关电路之间，并响应于俘获信号将所述系统时钟信号连接至所述时钟开关电路，或与之断开连接；并且
在所述时钟控制电路使所述系统时钟与所述时钟开关电路断开连接时，所述扫描输出电路还适于接收所述扫描输入信号和所述扫描时钟信号。
12.根据权利要求2所述的设备，其中，所述差错检测电路为异或门。
13.根据权利要求12所述的设备，其中
所述系统电路还包括具有主系统锁存器和连接至所述主系统锁存器的从系统锁存器的系统触发器；并且
所述扫描输出电路还包括
扫描输出触发器，其具有主扫描输出锁存器和连接至所述主扫描输出锁存器的从扫描输出锁存器，
第一与门，其具有一对分别连接至所述从扫描输出锁存器和移位信号的输入端子以及连接至所述异或门的第一输入端子的输出端子，以及
第二与门，其具有一对分别连接至所述从系统锁存器和加载信号的输入端子以及连接至所述异或门的第二输入端子的输出端子。
14.一种设备，包括：
系统电路，其用于响应于数据输入信号和系统时钟信号生成第一输出信号；
扫描输出电路，其用于响应于所述数据输入信号和所述系统时钟信号生成第二输出信号；以及
输出接合电路，其连接至所述系统电路和所述扫描输出电路，从而响应于所述第一和第二输出信号生成系统数据输出信号。
15.根据权利要求14所述的设备，其中，所述系统电路包括至少一个系统锁存器，所述扫描输出电路包括至少一个扫描输出锁存器。
16.根据权利要求14所述的设备，其中，所述系统电路包括系统触发器，所述系统触发器具有主系统锁存器和连接至所述主系统锁存器的从系统锁存器；所述扫描输出电路包括扫描输出触发器，所述扫描输出触发器具有主扫描输出锁存器和连接至所述主扫描输出锁存器的从扫描输出锁存器。
17.根据权利要求15所述的设备，其中，所述输出接合电路包括至少一个传输门。
18.根据权利要求15所述的设备，其中，所述输出接合电路包括C元件。
19.根据权利要求18所述的设备，其中，所述C元件具有在其上生成所述系统数据输出信号的输出节点；所述输出接合电路还包括连接至所述输出节点的弱保持器电路。
20.根据权利要求15所述的设备，其中，所述系统电路还包括输出所述第一输出信号的第一输出端子；所述扫描输出电路还包括输出所述第二输出信号的第二输出端子；就在阻挡运行模式中将所述第一和第二输出端子连接到一起这方面而言，所述输出接合电路适于是可选择的；所述扫描输出电路适于在非保护运行模式中被停用。
21.根据权利要求15所述的设备，其中，所述系统电路还包括输出所述第一输出信号的第一输出端子；所述扫描输出电路还包括输出所述第二输出信号的第二输出端子；就在阻挡运行模式中将所述第一和第二输出端子连接到一起或者在扫描输出运行模式中使所述第一和第二输出端子相互断开连接这方面而言，所述输出接合电路适于是可选择的。
22.根据权利要求15所述的设备，还包括：
系统时钟源，其适于生成所述系统时钟信号；以及
数据源，其适于生成所述数据输入信号；并且
其中，所述系统电路还包括第一系统数据输入端子和第一系统时钟输入端子；所述扫描输出电路还包括第一扫描输出数据输入端子和第一扫描输出时钟输入端子；所述第一系统数据输入端子和所述第一扫描输出数据输入端子共同连接至所述数据源以接收所述数据输入信号；所述第一系统时钟输入端子和所述第一扫描输出时钟输入端子共同连接至所述系统时钟源，以接收所述系统时钟信号。
23.根据权利要求22所述的设备，其中，所述扫描输出电路还包括连接至移位数据输入信号的第二扫描输出数据输入端子和第二扫描输出时钟输入端子；所述扫描输出电路还包括时钟开关电路，所述时钟开关电路具有连接至所述系统时钟源的开关输入端子、连接至所述第一扫描输出时钟输入端子以提供用于锁存所述数据输入信号的所述系统时钟的第一开关输出端子，以及连接至所述第二扫描输出时钟输入端子以提供用于锁存所述移位数据输入信号的所述系统时钟的第二开关输出端子；所述时钟开关电路适于响应于启动信号在阻挡运行模式中选择所述第一开关输出端子，或者在扫描输出运行模式中选择所述第二开关输出端子。
24.根据权利要求23所述的设备，其中
所述系统电路还包括输出所述第一输出信号的第一输出端子；
所述扫描输出电路还包括
输出所述第二输出信号的第二输出端子，以及
异或门，其具有连接至所述第一输出端子的第一输入端子、连接至所述第二输出端子的第二输入端子以及输出移位数据输出信号的输出端子。
25.根据权利要求24所述的设备，其中
所述扫描输出电路还包括连接至扫描输入信号的第三扫描输出数据输入端子和连接至扫描时钟信号的第三扫描输出时钟输入端子；
所述设备还包括时钟控制电路，其电插置于所述系统时钟源和所述时钟开关电路之间，并响应于俘获信号将所述系统时钟信号连接至所述时钟开关电路，或使之断开连接；并且
在所述时钟控制电路使所述系统时钟与所述时钟开关电路断开连接时，所述扫描输出电路还适于接收所述扫描输入信号和所述扫描时钟信号。
26.根据权利要求14所述的设备，其中
所述系统电路还包括具有主系统锁存器和连接至所述主系统锁存器的从系统锁存器的系统触发器；并且
所述扫描输出电路还包括
扫描输出触发器，其具有主扫描输出锁存器和连接至所述主扫描输出锁存器的从扫描输出锁存器；
异或门，其具有输出移位数据输出信号的输出端子；
第一与门，其具有一对分别连接至所述从扫描输出锁存器和移位信号的输入端子以及连接至所述异或门的第一输入端子的输出端子，以及
第二与门，其具有一对连接至所述从系统锁存器和加载信号的输入端子以及连接至所述异或门的第二输入端子的输出端子。
27.一种系统，包括：
集成电路芯片，其包括多个系统/扫描输出单元和生成系统时钟信号的系统时钟源，每一所述系统/扫描输出单元包括
系统电路，其具有第一输出端子并适于响应于数据输入
信号和所述系统时钟信号在所述第一输出端子处生成第一输出信号，
扫描输出电路，其具有第二输出端子，并适于响应于所述数据输入信号和所述系统时钟信号在所述第二输出端子处生成第二输出信号，以及
输出接合电路，其连接至所述第一输出端子和所述第二输出端子，以生成系统数据输出信号；
总线，所述集成电路芯片连接至其上；以及
连接至所述总线的大容量存储装置。
28.根据权利要求27所述的系统，其中，所述系统电路还包括至少一个系统锁存器，所述扫描输出电路还包括至少一个扫描输出锁存器。
29.根据权利要求27所述的系统，其中，所述输出接合电路包括至少一个传输门。
30.根据权利要求27所述的系统，其中，所述输出接合电路包括C元件。
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