TWI476615B - 誤差偵測及誤差校正之二相時鐘失速技術 - Google Patents

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Description

誤差偵測及誤差校正之二相時鐘失速技術
大致地，本發明有關用以偵測及校正電路中之誤差的技術和系統；更特定地，本發明有關用以增大電路設計以偵測及校正時序誤差的技術和系統。
在半導體製造技術中的進步已藉由製造更小的電晶體且使該等電晶體更緊密結合在一起而導致每個半導體裝置之電晶體數目的急劇增加；然而，該等新技術的實施可使所製造出的積體電路(IC)更易損壞於會影響到IC性能的實體缺陷或寄生效應。回應於該等潛在的危機，IC常以冗餘、誤差偵測、及誤差校正來設計，而隨時可使電路更健全；然而，與該等誤差偵測及校正電路相關聯的性能和佈局架空卻會使它們在新的電路設計中價格昂貴。
尤其，在用於IC之初始設計週期的期間，所製造出的IC之時序延遲誤差常難以估計和防止；該等誤差會發生在當用於既定輸入向量之計算無法在取樣暫存器以捕獲所產生的結果之前完成時。在一些場合中，時序誤差會由於隨機製造的誤差而發生於所製造出的IC之中；此時，該缺陷的IC會被拋棄。然而，當整批所製造出的IC遭遇時序延遲誤差時，雖然可降低IC的時脈頻率以使該等IC正確地操作，但所設計出的IC會在犧牲性能位準的代價之下操作。
相反地，所製造出的IC亦能作用於比針對其電路設計所預期的頻率更高的頻率處。當設計電路及實施既定的電路時，通常將電路設計以操作於針對處理及環境變數之保守的數值組合之內(亦即，設計邊界條件)；此外，由分析算法及模型所產生之用於電路的時序預測則一直被拉長以說明其對於塑型一些實體、電性、及/或邏輯效應的無力。該等預測產生設計邊界，此設計邊界在所製造出的電路與分析結果之間係不同的，且其係該等性能如何保守以供設計處理用的措施。當所假定之最差情況的設想情形由於大的設計邊界而無法在矽中實現時，則大的設計邊界之結果將係不企望的過度設計電路。針對將被測試之所製造IC的一般實施係常在寬廣範圍的功率及時脈頻率參數下，以決定IC的實際作用參數；惟，一旦IC經歷時序誤差時，則會一直發現該IC的極限。
許多解決方法已針對偵測及校正時序誤差而發展，且若干該等解決方法係以雙資料取樣暫存器(DDSR)為基。DDSR係修正的正反器(FF)，其能藉由使用比標準暫存器稍後取樣資料之額外的“影子”閂鎖，且然後，比較該二取樣資料之差異而偵測延遲誤差。若DDSR的“影子”閂鎖取樣出與DDSR之標準閂鎖相異的值時，則DDSR決定其已偵測出誤差；一旦誤差已由DDSR所偵測出時，則將誤差信號傳送至可校正誤差之設計中的邏輯。
然而，使用DDSR以實施誤差偵測電路的現有系統常需要電路之特殊化管線組織的存在，且藉由激發管線及重放指令/資料以執行誤差校正。用以執行誤差偵測及誤差校正之二常見的DDSR解決方法包含：
‧藉由使時脈失速以給予用於以來自“影子”閂鎖之正確值置換不正確值的時間，或藉由使資料在修正的管線設計中失速，而在原處校正誤差，
‧在偵測出管線中的誤差之後，激發該電路管線，且使該電路管線重新計算結果。
該等實施會在既定的電路設計上給予大的實體架空，且當激發管線以執行誤差校正時會導致重大的性能損失。第一解決方法於當其需要簡單的管線時，會給予嚴格的限制於可以以誤差偵測及校正能力而增大的電路等級之上；再者，由於其之誤差校正機制及修正之電路管線，其亦給予大的電路架空。典型地，第一解決方法係使用於訂製的電路設計，其中在該處，誤差偵測及誤差校正係施加至設計的特定部分；第二解決方法並未廣泛地使用於以誤差偵測及校正能力來增大一般的ASIC設計，因為無論何時當偵測出誤差時，其會給予大的性能架空。
本發明之一實施例提供以用於偵測及校正時序誤差之機制來增大電路設計的方法及設備。此系統先將電路畫分成為由獨立的時脈源所計時之一組區塊，且使誤差信號傳送電路集成於該組區塊之間；針對個別的區塊，該系統決定將被實施成為雙資料取樣暫存器之一組內部暫存器，且以雙資料取樣暫存器置換所決定之該組內部暫存器，其中既定的雙資料取樣暫存器係組構以當偵測出時序誤差時產生誤差信號。然後，該系統使二相誤差校正電路集成於該個別的區塊中，其中當由雙資料取樣暫存器通知時序誤差時，該二相誤差校正電路係組構使該個別的區塊中之暫存器失速；該系統亦使時序電路集成於該個別的區塊中，而從總體時脈信號及誤差信號來產生局部時脈信號。
在此實施例之上的變化例中，該系統藉由以下而使二相誤差校正電路集成於個別的區塊中：組構該個別的區塊之內部暫存器，使在二相誤差校正電路的第一或第二失速相位期間失速。再者，該系統組構輸入緩衝器，以在該第一失速相位期間取樣及保持用於該個別的區塊之輸入信號源的信號值；該系統組構輸入多工器，以在該第二失速相位期間選擇輸入緩衝器的輸出信號，及在其他期間選擇用於該個別的區塊之輸入信號源，使得輸入多工器的輸出信號耦接至該個別的區塊之主輸入信號；該系統亦組構第一輸出暫存器，使在二相誤差校正電路的第二失速相位期間失速，其中在該處，第一輸出暫存器的輸出信號耦接至該個別的區塊之主輸出信號；同樣地，該系統組構第二輸出暫存器，使在二相誤差校正電路的第一或第二失速相位期間失速，其中在該處，第二輸出暫存器的輸出信號耦接至第一輸出暫存器之輸入信號。
在進一步的變化例中，二相誤差校正電路在由雙資料取樣暫存器通知的時序誤差之後，啟動用於時脈循環之第一失速相位。
在進一步的變化例中，二相誤差校正電路在該第一失速相位之後，啟動用於時脈循環之第二失速相位。
在此實施例之上的變化例中，該系統藉由以下而決定將被實施成為雙資料取樣暫存器之一組暫存器：先選擇誤差偵測的作用範圍，該作用範圍指明將被實施成為雙資料取樣暫存器之個別的區塊中之暫存器的百分數；然後，該系統決定其係難以在所需頻率處設計之該個別的區塊中之臨界路徑，以及自所決定之該等臨界路徑選擇一數目之暫存器，使得所選擇的暫存器之百分數落在選擇之誤差偵測的作用範圍之內。
在此實施例之上的變化例中，該系統藉由以下而使誤差信號傳送電路集成於該組區塊之間：藉由結合由使用第一邏輯電路之該個別的區塊之雙資料取樣暫存器所產生的誤差信號而產生區塊位準誤差信號，以供該個別的區塊之用，其中當由該等雙資料取樣暫存器所產生之誤差信號的其中至少之一者的信號值係誤差值時，則第一邏輯電路傳送誤差值至該區塊位準誤差信號之上。再者，該誤差信號傳送電路藉由結合來自使用第二邏輯電路之該組區塊的區塊位準信號而產生總體誤差信號，其中當區塊位準誤差信號的其中至少之一者的信號值係誤差值時，則第二邏輯電路傳送誤差值至該總體誤差信號之上。
在進一步的變化例中，該個別的區塊之時序電路根據區塊位準誤差信號、總體誤差信號、及總體時脈信號的信號值以產生該局部時脈信號。為執行此，當區塊位準誤差信號及總體誤差信號的信號值並非誤差值時，時序電路傳送總體時脈信號至該局部時脈信號之上。再者，當區塊位準誤差信號或總體誤差信號的其中之一者係誤差值時，時序電路阻斷總體時脈信號的時脈信號躍遷被傳送至該局部時脈信號之上。
以下說明係陳述以使熟習於本項技藝之任一人士能作成及使用本發明，且係以特殊應用及其要件之情況而提供。對於所揭示之實施例的各式各樣之修正將立即呈現明顯於熟習本項技藝之該等人士，且本文中所界定之一般原理亦可應用於其他的實施例及應用例，而不會背離本發明之精神及範疇。因此，本發明並未受限於所顯示的實施例，而是應與依據本文中所揭示之該等原理及特徵的最廣義之範圍一致。
在此詳細說明中所敍述之資料結構及碼係典型地儲存於電腦可讀取儲存媒體上，該電腦可讀取儲存媒體可為能藉由電腦系統來儲存碼及/或資料以供使用的任何裝置或媒體。該電腦可讀取儲存媒體包含，但未受限於揮發性記憶體、非揮發性記憶體、諸如碟片驅動器之磁性及光學儲存裝置、磁帶、CD(小型碟片)、DVD(數位多功能碟片或數位視頻碟片)、或目前已知或日後將發展出之能儲存電腦可讀取媒體的其他媒體。
在詳細說明部分中所揭示之方法和處理可實施成為能儲存於如上述之電腦可讀取儲存媒體中的碼及/或資料，當電腦系統讀取及執行電腦可讀取儲存媒體上所儲存的碼及/或資料時，該電腦系統將實行實施成為資料結構及碼且儲存於該電腦可讀取儲存媒體內之方法和處理。
再者，下文所敍述之方法和處理可包含於硬體模組之中；例如，該等硬體模組可包含，但未受限於應用特定積體電路(ASIC)晶片、現場可編程閘陣列(FPGA)、及目前已知或日後將發展出之其他可編程邏輯裝置。當啟動硬體模組時，該等硬體模組將執行該等硬體模組內所包含的方法和處理。
綜覽
本發明的實施例提供用於以執行誤差偵測及誤差校正操作之邏輯架構來增大電路設計的方法及系統。該等方法係可修正成為電子設計自動化(EDA)工具及流程，且可由包含處理器、記憶體、及用以儲存指令之儲存裝置的電腦系統來予以實施。當該等指令係由電腦系統所執行時，可使電腦系統實行用於以執行誤差偵測及誤差校正操作之邏輯來增大電路設計的方法於電路設計上。在下文中，用於以誤差偵測及誤差校正功能來增大電路設計的方法及系統稱為增大系統；再者，在下文中，由該增大系統所修正以執行誤差偵測及校正功能的電路稱為增大之電路。
在本發明的一些實施例中，增大之電路能以在電路行為上之最小影響來校正某些類型的時序引起之誤差；再者，增大系統打算克服與以誤差偵測及校正功能來增大電路設計相關聯的一些複雜情況，例如誤差恢復操作可使電路的一部分變成與電路的其餘部分不同步(亦即，較遲一時脈循環)；而且，在電性信號可多快地跨越微晶片而傳送上的實體限制會使得以誤差偵測及誤差校正功能來增大快速且大型之電路設計的任務複雜，此係因為一切均必須在隨後的時脈躍遷之前偵測出誤差，以及產生誤差信號且跨越微晶片而傳送，以防止所偵測出的誤差被傳送。當施加誤差校正於整個電路之上時，自時脈源至DDSR的傳送潛時可防止DDSR及時產生誤差信號而阻擋時脈源之隨後上升的時脈源。
在本發明的一些實施例中，增大系統結合時脈失速(閘控)及在原處之誤差校正電路至電路設計內，以管理與以誤差偵測及校正功能來增大整個設計相關聯的複雜情況。該等實施例將電路設計畫分成為一數目之獨立計時的電路區塊，其中在該處，各個電路區塊實施二相時脈失速技術以使電路自任一數目或連續之局部延遲誤差恢復，且執行隱性之再同步操作橫跨該等電路區塊，做為對該等電路區塊之任一者的誤差校正操作之回應。
第1圖描繪依據本發明實施例之其係以誤差偵測及誤差校正功能所增大的代表性電路100。增大之電路100係由增大系統所產生，而以誤差偵測及誤差校正功能來增大電路設計；且該增大之電路包含一數目之電路區塊102～106，以及耦接至電路區塊102～106之一數目的區塊間通訊信號(例如，區塊間之通訊信號108)。
在本發明的一步實施例中，增大系統以在誤差恢復操作之後再同步該等電路區塊的機制提供該增大之電路100，其中在該處，時脈延遲朝向電路邊界而傳送，此電路邊界包含交握機制110～112，其能與電子系統的其他電路組件通訊該等電路延遲；因此，當來自獨立計時之電路區塊內的誤差恢復操作造成時脈失速朝向增大之電路100的電路邊界而傳送時，電路100的交握機制110～112會通知其他的電路組件該電路邊界是否正在接受或提供新的資料。
增大之電路的架構
在本發明的一些實施例中，增大電路設計包含結合以下組件至增大之電路內：用以執行誤差偵測的DDSR，用以傳送誤差信號跨越電路區塊的電路，用以自所偵測出之誤恢復且用以使該等獨立計時之電路區塊同步的電路，以及在電路設計之電路邊界處的交握機制。在該等實施例的一些變化例中，增大之電路採用早已存在於電路設計的非同步IO中之交握機制。在其他變化例中，增大之電路可擴展存在於電路設計的內部區塊之內的交握協定至該電路設計之邊界處的交握機制之上。
在一些實施例中，可使用增大系統以增大寬廣種類的管線電路設計，且並未受限於可激發的管線。再者，可使用增大系統以增大比其他的誤差偵測/校正技術能管理之電路設計更大的電路設計。由增大系統所提供的性能應歸給電路係如何畫分成為區塊，其中各個區塊具有獨立閘控的時脈源於該處。當增大之電路偵測出電路區塊內的誤差時，其觸發誤差校正操作於同一電路區塊之內，且使用隨後的時脈循環以執行電路區塊之間的再同步。
在一些實施例中，以誤差偵測及校正功能來增大電路設計會影響到用於該電路設計的面積、功率、性能、及方法論，影響的層次將根據若干高階設計決定而定，第一決定需選擇DDSR作用範圍：轉換成為DDSR以執行誤差偵測之暫存器的百分數。用於電路設計之較大的DDSR作用範圍可導致更大的功率/面積架空，而依次地，可妨礙藉由以誤差偵測及校正功能來增大電路設計所提供的優點；相反地，較小的DDSR作用範圍需要先進的工具和方法，用以準確地決定應轉換成為DDSR之理想的暫存器候選者，以供執行誤差偵測之用。
第二決定需要選擇插入DDSR至電路設計之內的方法。存在有二基本的DDSR插入型式：藉由在使電路設計最佳化之前畫分電路成為區塊而計劃於前，或稍後在設計過程中改變電路電施的工程變更命令(ECO)型式。前者能使用電路最佳化結果以偵測可於誤差偵測獲益最大之電路區塊中的最壞情況路徑，且然後，增大畫分的電路設計以插入DDSR至該等最壞情況路徑之內。在本發明的一些實施例，增大系統執行結合的方法，該結合的方法在設計過程中的早期執行與以誤差偵測及校正功能來增大電路設計相關聯的一些決定(例如，在電路最佳程序之前執行時脈閘控及/或電路區塊分隔)，以及在設計過程中之稍後執行一些實施操作(亦即，在電路合成之後執行DDSR插入及/或電路增大操作)。
第三決定需要決定用於以誤差偵測及校正功能來增大電路設計的目的。在本發明的一些實施例中，可增大電路以實施可易於偏移至動態頻率及/或本體偏壓的動態電源供應變化，此可造成增大之電路遭遇到跨越很多電路路徑的時序誤差，且因此，需要增大之電路實施大的DDSR作用範圍。在本發明的其他實施例中，可增大電路以保證合適的功能性跨越難以在所需頻率處設計的一些電路路徑。
在本發明的一些實施例中，電路設計者可使典型設計邊界的電路設計最佳化，且依賴藉由增大系統而結合於電路設計內之誤差偵測及校正功能以操縱可在最壞情況運轉時間的設想情形中經歷時序誤差之電路路徑。此方法僅需少許的DDSR而供最多的應用之用，且因此，在電路功率和面積上具有很小的影響。此方式可使用以降低第一代電路設計之上市的時間，或使用以適度地增加電路設計的性能。
電路區塊管線
電路設計常使用管線的架構於當邏輯區塊的功能無法執行於時脈週期之內時；一般所熟知的是，電路管線係由一些連續的元件所組成，而由計時的暫存器耦接成為序列，其中該等連續的元件可並聯地或串聯地執行。在信號與一連續元件之間的管線距離係必須橫越在該信號與上述該連續元件間的任一可行路徑上之最小數目的連續元件，透過管線之距離的此界定可使用以決定電路區塊之輸入接腳與獲得的暫存器之間、或獲得的暫存器與區塊之輸出接腳之間的距離。在下文中，記號FFi,j 意指具有對電路區塊的輸入接腳之任一者的最小距離i，及對電路區塊的輸出接腳之任一者的最小距離j之暫存器；同樣地，記號FFi,- 意指具有對輸入接腳的最小距離i，而不管對輸出接腳的距離之暫存器組；再者，記號FF-,j 意指具有對輸出接腳的最小距離j，而不管對輸入接腳的距離之暫存器組。
第2圖描繪依據本發明實施例的增大之電路區塊200。電路區塊200實施獨立計時區塊的增大之電路，且包含電路區塊202、輸入多工器204、輸入緩衝器205、第一輸入暫存器206、在電路區塊202中之一數目的DDSR(例如，DDSR208)及暫存器(例如，暫存器210)、第一輸出暫存器214、及第二輸出暫存器212。電路區塊200之暫存器206～214形成具有最小之三級的管線。在此管線中，第一輸入暫存器206係FF0,- 之構件，且可實施成為標準的暫存器或DDSR；再者，第一輸出暫存器214係FF-,0 之構件，第二輸出暫存器212係FF-,1 之構件，且輸出暫存器212～214並不實施成為DDSR。在一些實施例中，暫存器212～214可為來自電路區塊202之最初的暫存器管線。在一些其他的實施例中，當電路區塊202之最初的電路設計並未實施具有最小之三級的暫存器管線時，暫存器212～214可為增大至電路區塊202上的暫存器。
電路區塊200接受總體時脈信號220及總體誤差信號236，且當執行誤差校正時，產生一數目的時脈信號以控制暫存器206～214的時序，第一輸出暫存器214係由局部時脈221所觸發，第二輸出暫存器212及暫存器206～210係由時脈222所觸發，以及輸入緩衝器205係偶爾由時脈223所觸發；再者，電路區塊200在誤差校正操作之期間，產生區塊位準誤差信號，增大之電路的其他區塊可使用該信號而使它們與電路區塊200同步。以下段落將敍述由增大系統所使用之產生電路組件以供產生時脈信號221～223、供控制輸入多工器204的選擇信號226、及供產生區塊位準誤差信號234之用的技術。
二相時脈失速技術
在本發明的一些實施例中，增大系統將二相時脈失速技術結合之增大之電路內，其中該增大之電路實施可獨立時脈閘控之一數目的電路區塊200。在一些實施例中，二時脈失速相位如下地指示電路區塊200如何回應於所偵測的誤差：相位I：偵測出誤差之所有的電路區塊200獲得立即失速於緊隨誤差偵測的時脈循環；以及相位II：並未偵測出誤差之其餘的電路區塊200獲得時脈失速於緊隨該立即失速的時脈循環。
該第一時脈失速相位確保誤差不會在執行誤差校正之前被傳送(誤差校正開始於誤差被偵測出的同一時脈循環)，校正值可取得直至一額外的傳送時脈循環為止，此需時脈失速於某些暫存器處，以確保誤差值不被閂鎖。第二相位需在電路區塊執行誤差校正操作之後，使個別計時的區塊再同步。
在下文中，與誤差偵測及誤差校正操作相關聯的時脈循環係標記如下：E1表示當第一誤差由電路區塊200所偵測出時的時脈循環，以及E2至E4表示由增大之電路使用以執行誤差校正的時脈循環。類似地，並未偵測出誤差(以及並未執行誤差校正操作)的增大之電路具有以下一對應順序所標記之對應時脈循環：NE1，NE2，NE3，及NE4；例如若在第二增大之電路上並未發現誤差時，則用於第一增大之電路的NE1將等量於用於第二增大之電路的E1。
再者，時脈循環在下文中表示成為以時脈之取樣躍遷開始，且正好在隨後的取樣躍遷之前結束。在既定之時脈循環期間由暫存器所閂鎖之信號係在相同的時脈循環期間傳送至一些其他之暫存器的輸入，且該等輸入係在隨後的時脈循環期間被閂鎖。就功率、面積、及性能而言，將DDSR插入至電路區塊200之內以取代標準暫存器會引入架空。在一些應用中，針對特定暫存器而插入誤差偵測及誤差校正的益處不可能大到足以使架空正當化。因此，本發明之實施例並不主張在既定的電路設計上到處以DDSR來置換暫存器；取代地，DDSR係以用於電路區塊200之臨界部分做為目標。在增大系統的一些應用中，若干區塊可無需任何DDSR而存在；然而，即使當電路區塊200並不需要DDSR以供誤差偵測之用時，仍應以二相時脈失速技術而實施，以便可以與增大之電路的其他電路區塊再同步。
增大之電路的行為
在本發明的一些實施例中，用以增大電路設計的方法可施加若干條件至增大之電路的電路區塊200如何以DDSR實施及增大之上，該等條件可包含：
‧C1-驅動電路區塊200的時脈信號222係與驅動增大之電路中之其他區塊的時脈信號分開，且可予以阻擋一時脈循環(雖然如此，但電路區塊200仍可使用輸入緩衝器205上的時脈信號223以接收及緩衝進入之輸入向量；
‧C2-DDSR置換不屬於FF-,0 或FF-,1 的暫存器；
‧C3-對FF0,- 的輸入向量係緩衝至輸入緩衝器205之內，且輸入多工器204在目前的輸入信號源228與輸入緩衝器205之間選擇；在對該等實施例的變化例中，輸入緩衝器205可由總體時脈220所計時；在另一變化例中，輸入緩衝器205係由時脈信號223所計時，其可降低僅針對緊隨誤差偵測之時脈循環而產生時脈脈波的功率消耗；
‧C4-在相位I之失速中(在E2的期間)，針對可應用的電路區塊，除了FF-,0 及輸入緩衝器之外，整個電路區塊200係失速的(亦即，使時脈信號222失速，但並不使時脈信號221及223失速)；
‧C5-在相位II之失速中(在E3的期間)，針對可應用的區塊，整個電路區塊200係失速的；在對此實施例的一些變化例中，此係藉由使總體時脈信號220失速而達成；在其他的變化例中，此係由使電路區塊200的時脈信號221～223失速而達成。
‧C6-將來自電路區塊200之DDSR的誤差信號(例如，DDSR誤差224)結合以形成區塊位準誤差信號234，且將來自增大之電路的電路區塊組的區塊位準誤差信號結合以形成總體誤差信號236；在本發明的一些實施例中，總體誤差信號236係傳送回到總體時脈信號220的來源，以在相位II之失速期間使每個獨立計時的區塊失速；以及
‧C7-在緊隨失速操作的時脈循環期間，輸入多工器204在經歷相位I之失速操作的電路區塊中選擇輸入緩衝器205之輸出；而在其他期間，輸入多工器204選擇用於所有其他電路區塊的輸入信號源228。
在一些實施例中，電路區塊200的行為可由若干性質所影響，該等性質係與由增大系統所實施的誤差偵測及校正功能相關聯。該等性質包含：
‧P1-當暫存器失速時，誤差並不由該暫存器所閂鎖。
‧P2-若誤差係無法偵測時，則誤差不存在(例如，其中不使用DDSR於該處的暫存器)；以及
‧P3-時序誤差不在直接跟隨失速操作的時脈循環期間被偵測(例如，失速使信號2T於當需要1.5×T時停息，T係時脈週期)。
該三個區塊性質P1～P3指示的是，增大之電路區塊200並不在E1至E3之期間以大於一時脈循環而經歷誤差，且電路區塊200不在E3之期間經歷誤差。以下段落將建立的是，增大之電路藉由證明在E3的結束處之系統的穩定狀態係與在NE2的結束處之穩定狀態相同，而正確地自所偵測的誤差恢復。本質上，系統會在偵測出誤差之後的三個時脈循環之內從誤差完全地恢復，且在僅一時脈循環會失去恢復處理；此證明描繪出區塊的信號如何針對緊隨著誤差偵測之時脈循環而行動，且然後，對照該等信號值與對應之無誤差情況的信號值。
第1表描繪當二電路區塊於隨後的總體時脈週期中偵測出誤差時之代表性的誤差校正程序。此實例係與包含輸入交握機制H1，三個電路區塊(亦即，B1～B3)，以及輸出交握機制H2的增大之電路相關聯。在此實例中，電路區塊B2在時脈週期T1期間偵測出時序誤差，且初始化誤差校正程序。
該誤差校正程序的相位I發生於時脈週期T2之期間，其中電路區塊B2係失速於該處，以執行局部誤差校正操作；此失速操作以電路區塊B2自時序誤差恢復所需的額外時間來提供電路區塊B2。該誤差校正程序的相位II發生於時脈週期T3之期間，其中電路區塊B1及B3以及交握機制H1～H2係失速於該處，以使它們與電路區塊B2同步。該誤差校正程序之結果係電路區塊B2的暫存器閂鎖正確值於總體時脈週期T2的結束時，且電路區塊B2在總體時脈週期T3的結束時再一次與增大之電路的其餘者同步。
而且，在此實例中，電路區塊B3在時脈週期T2之期間經歷時序誤差；然而，因為電路區塊B3失速於時脈週期T3之期間，所以被提供有充分的時間自該時序誤差恢復。此失速操作將防止電路區塊B3偵測該時序誤差(亦即，性質P3)，且防止其初始化新的誤差校正程序。
在一些實施例中，以下類型之區塊係可在增大之電路中碰到之符合區塊性質P1～P3的最佳類型之區塊：
‧類型I-在E1期間偵測誤差的電路區塊(例如，第1表的電路區塊B2)，
‧類型II-在E2期間偵測誤差的電路區塊(例如，第1表的電路區塊B3)，
‧類型III-在E1、E2或E3期間不偵測任何誤差的電路區塊(例如，第1表的電路區塊B1)，
電路區塊在E1期間操作如下：
‧類型I電路區塊：
-區塊係閂鎖對應於NE1值的相同值，且閂鎖一些誤差；以及
-區塊並不在最後二層之暫存器經歷誤差。
‧類型II及III電路區塊：
-所有信號值對應於NE1值，所以所有的操作在此點係正確，且所有的暫存器被正常地計時。
電路區塊在E2期間操作如下：
‧類型I電路區塊：
-除了暫存器FF-,0 之外，所有的暫存器均失速；
-所有誤差被局部地校正，所以所有失速的暫存器保存對應於NE1的校正值；
-沒有誤差被傳送(亦即，沒有誤差受到目標暫存器所閂鎖)，因為沒有DDSR供給計時的暫存器，且沒有DDSR直接地供給輸出(亦即，DDSR供給可失速的FF-,1 及FF-,0 )；
-FF-,0 閂鎖對應於NE2值的校正值，該等校正值係由FF-,1 暫存器於前一時脈滴答時所傳送；
-區塊輸入值對應於NE2值；然而，FF0,- 並不接受輸入向量(亦即，FF0,- 係失速的)；以及
-該等輸入值係由輸入緩衝器所閂鎖(亦即，該輸入緩衝器保持對應於NE2的輸入信號)。
‧類型II電路區塊：
-獨立計時之區塊係以一些誤差而閂鎖對應於NE2的相同值；以及
-獨立計時之區塊並不經歷誤差於區塊的輸出(亦即，輸出信號值對應於NE2)。
‧類型III電路區塊：
-所有信號值對應於NE2信號值，所以所有的操作在此點係正確，且所有的暫存器被正常地計時。
電路區塊在E3期間操作如下：
‧類型I電路區塊：
-所有的暫存器被計時；
-FF-,0 閂鎖對應於NE2值的值，因為其之輸入並未改變(亦即，FF-,1 持續閂鎖來自前一時脈循環的值)；
-區塊輸入值改變至對應於NE3值的值(亦即，所有區塊的輸出在前一時脈滴答時送出NE2信號值)；
-已在E1期間失速而閂鎖對應於NE1值之值的所有暫存器現因為該失速而閂鎖對應於NE2值的值；以及
-當特別情況時，FF0,- 藉由閂鎖輸入緩衝器的輸出而閂鎖對應於NE2的值。
‧類型II電路區塊：
-所有的暫存器(包含FF-,0 )係失速，而使所閂鎖的值對應於正確的NE2值；以及-區塊輸入值對應於NE3值，但它們不被處理。
．類型III電路區塊：-所有的暫存器係失速，而使所閂鎖的值對應於正確的NE2值；-區塊輸出值並不改變；以及-輸入值改變至NE3信號值，但它們不被處理。
跨越時脈循環E1~E3之用於時脈失速操作所呈現的行為描繪的是，在E3之期間，類型I~III的電路區塊包含對應於正確的NE2值之信號值；再者，增大之電路會正確地傳送該等信號值至電子系統之任何其他電路組件的輸入，若交握機制可保證該等其他電路組件的輸入係對應於正確的NE2值之預期的輸入值時。
誤差信號之傳送
第3圖描繪依據本發明實施例的增大之電路300的總體誤差傳送電路308。增大之電路300包含一數目之電路區塊(例如，電路區塊302)，該等電路區塊接收總體時脈信號304，且產生一數目之區塊位準誤差信號(例如，區塊位準誤差信號306)。該等區塊位準誤差信號傳送至總體誤差傳送電路308，該總體誤差傳送電路308使用該等區塊位準誤差信號以產生總體位準誤差信號310，且傳送總體位準誤差信號310至該等電路區塊。
在一些情勢中，多重獨立計時的電路區塊可同時地 (亦即，在跨越該等多重獨立計時的區塊之對應時脈循環之內)，或可跨越一數目之時脈循環地經歷誤差。在該二情況的各者中，增大之電路自所有正經歷誤差之電路區塊及時地傳送誤差信號至所有其他的電路區塊，以使時脈信號之緊隨的取樣躍遷失速。
第4A圖描繪依據本發明實施例之局部誤差傳送電路400。局部誤差傳送電路400存在於獨立計時的電路區塊之內，且可藉由以布林(Boolean)AND(及)邏輯閘402結合一數目之DDSR誤差信號404~406而產生區塊位準誤差信號408，以供電路區塊之用。在此實施例中，對局部誤差傳送電路400，DDSR誤差信號404~406係活性低之輸入信號，以及區塊位準誤差信號408亦係活性低之輸出信號。為了要適應產生活性高之誤差信號的DDSR，可藉由反相該活性高之誤差信號以產生活性低之誤差信號，而將來自該DDSR之誤差信號耦接至局部誤差傳送電路400的輸入。
第4B圖描繪依據本發明實施例之總體誤差傳送電路420。總體誤差傳送電路420存在於增大之電路內，且可藉由以布林AND邏輯閘422結合一數目之區塊位準誤差信號424~426而產生總體位準誤差信號428，以供該增大之電路的獨立計時的電路區塊之用。在此實施例中，對總體誤差傳送電路420，區塊位準誤差信號424~426係活性低之輸入信號，以及總體位準誤差信號428亦係活性低之輸出信號。
第4C圖描繪依據本發明實施例之時序電路440。增大之電路藉由產生用於個別電路區塊的局部時脈信號448，以閘控獨立計時的電路區塊內之總體時脈信號444。時序電路440存在於獨立計時的電路區塊之內，且藉由以布林AND邏輯閘442結合總體時脈信號444、總體誤差信號445、及區塊位準誤差信號446，而產生用於電路區塊的局部時脈信號448。在此實施例中，總體誤差信號445及區塊位準誤差信號446對時序電路440係活性低之輸入信號，且當DDSR偵測出誤差時，使局部時脈信號448維持低。閘控輸入值於上升時脈緣處的DDSR產生誤差信號於下降時脈緣之後，而輸入時脈維持低；因此，當總體時脈444係低時，時序電路440接收誤差信號445～446，且當DDSR正確定誤差信號時，防止在總體時脈444上的上升時脈緣傳送成為局部時脈信號448。為了要適應閘控輸入信號於下降時脈緣之暫存器(例如，產生誤差信號於上升時脈緣之後的DDSR)，可將DDSR的時脈輸入耦接至藉由反相局部時脈信號448所產生的時脈信號。
第4D圖描繪依據本發明實施例之局部誤差傳送電路450。局部誤差傳送電路450存在於獨立計時的電路區塊之內且可藉由以布林(Boolean)OR(或)邏輯閘452結合一數目之DDSR誤差信號454～456，而產生用於電路區塊之區塊位準誤差信號458。在此實施例中，對局部誤差傳送電路450，DDSR誤差信號454～456係活性高之輸入信號，以及區塊位準誤差信號458亦係活性高之輸出信號。為了要適應產生活性低之誤差信號的DDSR，可藉反相該活性低之誤差信號以產生活性高之誤差信號，而將來自該DDSR之誤差信號耦接至局部誤差傳送電路450的輸入。
第4E圖描繪依據本發明實施例之總體誤差傳送電路460。總體誤差傳送電路460存在於增大之電路內，且可藉由以布林OR邏輯閘462結合一數目之區塊位準誤差信號464～466，而產生用於增大之電路的獨立計時的電路區塊之總體位準誤差信號468。在此實施例中，對總體誤差傳送電路460，區塊位準誤差信號464～466係活性高之輸入信號，以及總體位準誤差信號468亦係活性高之輸出信號。
第4F圖描繪依據本發明實施例之時序電路470。增大之電路藉由產生用於個別電路區塊的局部時脈信號478，以閘控獨立計時的電路區塊內之總體時脈信號474。時序電路470存在於獨立計時的電路區塊之內，且藉由以布林OR邏輯閘472結合總體時脈信號474、總體誤差信號475、及區塊位準誤差信號476，而產生用於電路區塊的局部時脈信號478。在此實施例中，總體誤差信號475及區塊位準誤差信號476對時序電路470係活性高之輸入信號，且當DDSR偵測出誤差時，使局部時脈信號478維持高。閘控輸入值於下降時脈緣處的DDSR產生誤差信號於上升時脈緣之後，而輸入時脈維持低；因此，當總體時脈474高時，時序電路470接收誤差信號475～476，且當DDSR正確定誤差信號時，防止在總體時脈474上的下降時脈緣傳送成為局部時脈信號478。為了要適應閘控輸入信號於上升時脈緣之暫存器(例如，產生誤差信號於下降時脈緣之後的DDSR)，可將DDSR的時脈輸入耦接至藉由反相局部時脈信號478所產生的時脈信號。
第5A圖描繪依據本發明實施例之四層布林(Boolean)AND(及)運算500。布林AND運算500係由多層之NAND-NOR(反及-反或)組態的布林邏輯閘(例如，邏輯閘502至504)所實施。在此實施例上之一些變化例中，可將布林AND運算500實施成為具有很少層之邏輯的張開之邏輯閘；此實施例提供最佳的性能，因為邏輯閘的電晶體具有具備一邏輯閘之典型扇出(fanout)的恆定輸出負載，且用於1至0輸入信號躍遷的臨界路徑可透過NAND(反及)及NOR(反或)邏輯閘的並聯電晶體(例如，第5B圖之電路532至534)而傳送。在布林AND運算500的四層之實施例中，第一層的邏輯閘接受對應於用於布林AND運算500的輸入的一數目之輸入信號(例如，輸入信號506)，以及第四層係實施成為單一布林NOR邏輯閘，其產生對應於布林AND運算500的輸出信號508。
第5B圖描繪依據本發明實施例之實施四層布林AND運算500的電晶體電路520。上拉電路530和下拉電路532一起實施布林AND邏輯閘502；同樣地，上拉電路534和下拉電路536一起實施布林NOR邏輯閘504。
在本發明的一些實施例中，用於布林AND運算500之CMOS(互補型金屬氧化物半導體)的實施係最佳以供傳送誤差信號的致能躍遷之用。針對發生於當信號自邏輯值1躍遷至邏輯值0時的致能躍遷，穿過電晶體電路520的時間臨界路徑會透過上拉電路530和下拉電路536以傳送；換言之，時間臨界路徑透過邏輯閘502～504中之並聯電晶體的其中之一者而傳送，藉以避免一般會更緩慢的電晶體堆疊，因此，用於邏輯閘502～504之CMOS的實施可藉由使CMOS電路偏壓而最佳化，以供致能輸入躍遷之用。為達成此，可將堆疊之電晶體網絡(例如，下拉電路532及上拉電路534)組構以具有比並聯之電晶體網絡(例如，上拉電路530和下拉電路536)更弱的拉持；此最佳化係可行的，因為實施布林AND運算的邏輯閘並不要需要對稱延遲。
在本發明的一些實施例中，四層之布林OR運算可根據用以實施布林AND運算500之相似技術來加以實施；例如，二層之布林OR運算可藉由將第一層之布林NOR邏輯閘的輸出信號耦接成為第二層之布林NAND邏輯閘的輸入信號而實施。再者，用於四層之布林OR運算的布林NAND及布林NOR邏輯閘之CMOS的實施可根據用以實施布林NAND邏輯閘502及布林NOR邏輯閘504所描述的技術而建構。藉由執行此，可使用於布林OR運算之CMOS的實施最佳化，用以傳送當誤差信號自邏輯值0躍遷至邏輯1時所發生的活性高之誤差信號的致能躍遷。
在下文中，將依據四(FO4)延遲之扇出以述說透過閘及互連的延遲，該FO4延遲係由四個相同尺寸的反相器所裝載之反相器的延遲。在邏輯閘係以不對稱的上拉及下拉電路所實施之情況中，該延遲係針對0至1及1至0之信號躍遷的延遲之平均值。
用於誤差偵測及校正電路的實體約束
第6圖描繪依據本發明實施例之用於增大之電路600的一數目之傳送路徑602～604。誤差信號傳送路徑604反映出當DDSR誤差信號622傳送回到DDSR620時所通過的路徑，誤差信號傳送路徑604通過區塊位準誤差信號624和局部時脈信號628，且所傳送的值亦受到增大之電路600的總體時脈信號626所影響。當信號透過暫存器606～612而傳送時，邏輯傳送路徑602會反映出穿過邏輯614～618的延遲。
該等傳送路徑施加二時序約束至增大之電路上，第一約束係施加至電路設計的增大之電路區塊，且非至整個晶片。在此組態之下，局部誤差信號會運行至局部獨立閘控的時脈源，以停止接著的取樣躍遷；在下文中，該約束之設想情況係稱為“區塊內”約束。第二約束包含產生總體誤差信號於增大之電路區塊，以及在一時脈週期之內傳送該總體誤差信號回到增大之電路的獨立計時區塊；而且，該第二約束在下文中係稱為“區塊間”約束。
在以下的段落中，傳送約束係衍生用於時脈及誤差信號，該等傳送約束對應於一數目之電路設計假定，且所衍生的約束值可針對具有不同假定之電路設計而變化。該等傳送約束可影響到用於電路區塊之可能尺寸，因而當電路設計正以誤差偵測及校正功能增大時，會影響電路設計如何畫分成為一數目之獨立計時區塊。
區塊內之約束遵循以下的觀察結果，因為局部計時的電路區塊之最後二層的暫存器無法使用DDSR以實施，所以該區塊需要至少三個管線級以包含DDSR至區塊管線之內；因此，該區塊必須具有具備大於3T(T係時脈週期)之理想傳送延遲的足夠複雜度，以支援三層的管線。
將電路的時序約束鏈接至該電路的實體尺寸約束需考慮信號傳送速度可如何透過不同類別之電路而變化；例如，以下的假定允許透過相對密集的邏輯以計算信號傳送速度：
1.邏輯閘係以直線而配向，
2.某一空白區對胞格之比例(例如，33%)，及
3.成為FO4延遲之平均的閘延遲。
該等假定適合於透過以CW單位(通常係微米)所表示的邏輯來計算信號傳送速度於FO4之上：
S邏輯 =1.33×CW
同樣地，本發明的一些實施例可透過來自實際的時脈樹資訊之時脈分佈以計算信號傳送的速度，雖然其他的實施例可根據一些預定的假定來計算信號傳送的速度；例如，透過時脈分佈的信號傳送速度可根據透過另一類別之電路：具有反相器插入以供接近最佳延遲之用的傳輸線之速度而使近似。
任意的管線級之延遲係一般熟知地存在於16與40個FO4延遲之間，其中更小的延遲可提供更積極的電路設計(亦即，更接近訂製設計的性能)於該處。為了要適應具有具備該等延遲之管線級的電路設計，所遵循的是，用於誤差信號傳送的延遲加上時脈分配延遲應小於8至20個FO4延遲。依據上述的段落，誤差信號傳送可安全地視為小於4個FO4延遲，因此，區塊應小到足以使時脈分佈可在4至16個FO4延遲之內傳送。換言之，當考慮使用具有時脈源於中心之曼哈頓(Manhattan)路由法所實施的方形區塊時，時脈信號必須以小於4至16個FO4時間而跨越該區塊的寬度；同時，通過邏輯的信號可經歷大於48至120個FO4延遲之延遲(亦即，至少三個管線級)。實體約束可依照由信號在所允許的時間中透過個別的電路類別所跨越的距離而寫成；在代表性的電路中，時脈信號具有大約4至16個FO4時間以跨越大於通過邏輯之信號可在48至120個FO4時間中跨越的距離，此意指：
距離時脈 >距離邏輯 。
此處，時脈信號傳送的速度係使用“S時脈 ”之記法以寫成，以及用於時脈信號之4至16個FO4時間的近似之延遲係使用“4…16(FO4)”之記法以寫成；同樣地，透過邏輯而傳送邏輯信號的速度在此係使用“S邏輯 ”之記法以寫成，以及用以傳送該信號的48至120個FO4時間的近似之延遲係使用“48…120(FO4)”之記法以寫成。當使用此記法時，在時脈信號之間所行進的距離與由信號通過邏輯所行進的距離之間的關係可表示為：
S時脈 ×4…16(FO4)>S邏輯 ×48…120(FO4)。
當觀察到更需要高性能的設計時，則用於時脈信號的傳送速度與用於邏輯信號的傳送速度之間的約束可採取以下形式：
方法論之影響
在本發明的一些實施例中，增大系統提供能執行誤差偵測及誤差校正的增大之電路，該增大之電路可使用於許多的應用：
1.可將電路設計以便操作於既定的功率/性能邊界之內，且能在最壞情況的設計邊界參數之下可靠地作用；因此，增大系統使電路能獲得比未增大有誤差偵測及校正功能之電路更佳的功率/性能平衡；再者，電路設計之製造產能將藉由使用增大系統結合於電路設計內的自行校正性能之所製造電路而改善。
2.電路設計的上市時間可藉由更早地終結電路最佳化處理而改善；時間可藉由以誤差偵測及誤差校正功能來增大電路設計的臨界路徑，而取代執行設計最佳化於該等臨界路徑上以使它們能操作於設計邊界之內，而得以節省。當臨界路徑不僅可由實際的遲緩值，而且可由變成臨界的機率所排序時，此方式變得引人注意；例如針對重大延遲係由信號雜訊所引起的長路徑而言，可以以誤差偵測及誤差校正功能來將其增大，而使由於干擾源所引起的雜訊位準最小化，以取代執行干擾源對齊。當以誤差偵測及校正功能來增大時，可使所有的晶片進入到成為操作之正常模式的誤差偵測/校正循環。
3.增大之電路可以與可變電源供應、頻體、及基體偏壓結合，以使做為電路設計之基礎的性能最大化。在對該等實施例的一些變化例中，增大系統可藉由產生可獨立調整的島狀物於電路設計中，以增大電路設計，而使所製造出之電路的功率消耗最小化；此擴展係可行的，因為誤差位置可予以預定，且用於各式各樣性能參數的調整可預編程至增大之電路內。在進一步的變化例中，可使用此設計方式以對抗增大之電路的老化。
4.針對可致力多重產品製造的公司，增大系統可增大電路設計以使初始產品製造的風險最小化，且可在已確認性能或已使電路設計最佳化之後的稍後製造中予以去除。
在本發明的一些實施例中，增大系統可存在以成為可增大既定之電路設計的一數目之EDA工具功能。在對該等實施例的一些實施例中，第一工具功能允許電路最佳化程序插入DDSR至電路設計之內，以取代必須擴大電路設計的尺寸或必須重新調整電路設計的時間。從功率/性能透視的觀點而言，所製造出的電路應工作於最小的誤差率；然而，結合太多DDSR且依賴其之誤差校正功能的電路設計具有經歷太多誤差以獲得最佳功率或性能額定值之高度可能性；再者，若相較於標準暫存器，DDSR具有較大的尺寸及功率消耗時，若一些電路的實施亦將需要最小延遲緩衝器時，以及若增大之電路將需要額外的邏輯時，則以DDSR來增大電路設計會增加電路的製造及執行時間之成本。因此，選擇最佳組合之暫存器而使用DDSR以實施，需要能就電路路徑變成臨界之機率而給予其優先序的靜態時序分析工具。
第一工具功能係有關既定電路的產能(亦能，可能會受到既定的臨界路徑所影響之所製造出的晶片之百分數)，與邏輯機率相關聯的功效(亦即，當相乘兩數時，最大有效位元(MSB)切換幾次)，以及干擾源對齊機率(亦即，若僅當5或更多個干擾源對齊時，既定的路徑才會變成臨界時，則可決定該既定的路徑具有低的權重)。在對該等實施例的一些變化例之中，並不一定需要此工具功能來產生準確的路徑優先序以增進有效率的工具執行時間，雖然在其他的實施例中，此工具係組構以產生準確的路徑優先序而保證誤差偵測及校正功能的最佳性能。
在本發明的一些實施例中，第二工具功能以遵循上述之時序約束C1～C7的方式而自動畫分電路設計成為獨立計時的區塊。在該等實施例的一些變化例中，第二工具功能使用體系電路設計之模組界限做為當畫分電路設計時的製導。
在本發明的一些實施例中，增大之電路的區塊位準獨立閘控的時脈及時序約束配置進一步的約束至時脈樹合成工具之上以及至配置及繞線工具之上。重要的是，該二工具可使既定區塊內之時脈傳送延遲最小化，且使胞格配置最佳化以使區塊面積最小化。
第7圖顯示流程圖，其描繪依據本發明實施例之由電腦系統所執行之用以增大電路以偵測及校正時序誤差的方法。該系統藉由畫分該電路成為一組區塊而開始(操作702)；接著，該系統使誤差信號傳送電路集成於增大之電路內，以耦接來自該組區塊的誤差信號(操作704)；然後，針對個別的電路區塊(操作706)，該系統決定將被實施成為DDSR一組暫存器(操作708)，且以DDSR置換該組暫存器(操作710)。該系統亦使二相誤差校正電路集成於個別的電路區塊之內(操作712)，且使時序電路集成於個別的電路區塊之內(操作714)。注意的是，操作708至714可同時地執行，或可以以任何順序而執行。
第8圖顯示流程圖，其描繪依據本發明實施例之由電腦系統所執行之用以組構增大之電路的電路區塊以偵測及校正時序誤差的方法。該系統同時地執行或以任何順序而執行一數目之操作802至812；在一操作中，該系統組構電路區塊之一數目的內部暫存器，以使在第一或第二失速相位之期間失速(操作802)；在第二操作中，該系統組構電路區塊的輸入緩衝器，以在第一失速相位期間取樣及保持信號值(操作804)；在第三操作中，該系統組構輸入多工器，以在第二失速相位期間選擇輸入緩衝器的輸出(操作806)；在第四操作中，該系統組構輸入多工器，以在當電路區塊並未在第二失速相位之中時選擇輸入信號源(操作808)；在第五操作中，該系統組構第一輸出暫存器，以使在第二失速相位之期間失速(操作810)；以及在第六操作中，該系統組構第二輸出暫存器，以使在第一或第二失速相位之期間失速(操作812)。
第9圖顯示流程圖，其描繪依據本發明實施例之由增大之電路所執行之用以偵測及校正時序誤差的方法。首先，增大之電路決定第一電路區塊的DDSR是否偵測出誤差(操作902)，若無誤差被偵測出時，則增大之電路觸發第一電路區塊中之輸入多工器，以選擇用於該電路區塊的輸入信號源(操作904)；在其他期間若偵測出誤差時，則增大之電路使緊隨著誤差偵測的時脈循環之期間的第一失速相位初始化。在此第一失速相位之期間，增大之電路使第一電路區塊中的所有暫存器失速，除了第一輸出暫存器之外；以及觸發第一電路區塊中之輸入緩衝器，以閂鎖輸入信號值(操作906)。然後，增大之電路使緊隨著第一失速相位的時脈循環之期間的第二失速相位初始化。在此第二失速相位之期間，增大之電路使所有電路區塊中的所有暫存器失速，除了第一電路區塊之外；使第一電路區塊中的第一及第二輸入暫存器失速；以及觸發第一電路區塊之輸入多工器，以選擇輸入緩衝器的輸出信號(操作908)。
電腦系統
第10圖描繪依據本發明實施例之促進增大電路以偵測及校正時序誤差的代表性之電腦系統。
電腦系統1002包含處理器1004，記憶體1006，及儲存裝置1008。再者，電腦系統1002可耦接至顯示裝置1010及輸入裝置1011。
儲存裝置1008儲存作業系統1012，電路增大系統1014，電路設計1018，一數目之作用範圍目標1020，一數目之計劃組態1022，及增大之電路1024。在一實施例中，IC增大系統1014包含圖形使用者介面(GUI)模組1016。
在操作期間，IC增大系統1014係自儲存裝置1008載入至記憶體1006之內，且藉由處理器1004以執行。伴隨著一數目之作用範圍目標1020及一數目之計劃組態1022，電路增大系統1014取得電路設計1018做為輸入，且產生增大之電路1024，該增大之電路1024包含用以偵測及校正時序誤差之功能。
本發明實施例之上述說明僅針對描繪及敍述之目的而呈現，它們並不打算用盡或限制本發明於所揭示之形式；因而，許多修正及變化將呈明顯於熟習本項技藝之業者。此外，上述揭示並不打算限制本發明，本發明之範疇係由附錄的申請專利範圍所界定。
100，300，600，1024．．．增大之電路
102～106，202，302．．．電路區塊
108．．．區塊間之通訊信號
110～112．．．交握機制
200．．．增大之電路區塊
204．．．輸入多工器
205．．．輸入緩衝器
206．．．第一輸入暫存器
208，620．．．DDSR(雙資料取樣暫存器)
210．．．暫存器
212．．．第二輸出暫存器
214．．．第一輸出暫存器
220，304，626，444，474．．．總體時脈信號
236，445，475．．．總體誤差信號
222，223．．．時脈信號
221，448，478，628．．．局部時脈信號
234，306，446，458，464～466，476，624，408，424～426．．．區塊位準誤差信號
226．．．選擇信號
224，404～406，454～456，622．．．DDSR誤差信號
228．．．輸入信號源
308，420，460．．．總體誤差傳送電路
310，428，468．．．總體位準誤差信號
400，450．．．局部誤差傳送電路
402，422，442，500．．．布林AND(及)邏輯閘
440，470．．．時序電路
452，462，472．．．布林OR(或)邏輯閘
502～504．．．邏輯閘
532～534．．．電路
506．．．輸入信號
508．．．輸出信號
520．．．電晶體電路
530，534．．．上拉電路
532，536．．．下拉電路
602～604．．．傳送路徑
606～612．．．暫存器
1002．．．電腦系統
1004．．．處理器
1006．．．記憶體
1008．．．儲存裝置
1010．．．顯示裝置
1011．．．輸入裝置
1012．．．作業系統
1014．．．電路增大系統
1018．．．電路設計
1020．．．作用範圍目標
1022．．．計劃組態
702～714，802～812，902～908．．．操作
第1圖描繪依據本發明實施例之以誤差偵測及誤差校正系統所增大的電路，該電路包含一數目之電路區塊及耦接至該等電路區塊的一數目之通訊信號；
第2圖描繪依據本發明實施例之增大的電路區塊；
第3圖描繪依據本發明實施例之增大的電路的總體誤差傳送電路；
第4A圖描繪依據本發明實施例之局部誤差傳送電路；
第4B圖描繪依據本發明實施例之總體誤差傳送電路；
第4C圖描繪依據本發明實施例之時序電路；
第4D圖描繪依據本發明實施例之局部誤差傳送電路；
第4E圖描繪依據本發明實施例之總體誤差傳送電路；
第4F圖描繪依據本發明實施例之時序電路；
第5A圖描繪依據本發明實施例之四層布林(Boolean)AND(及)運算；
第5B圖描繪依據本發明實施例之用於四層布林(Boolean)AND(及)運算的電晶體電路實施；
第6圖描繪依據本發明實施例之用於增大之電路的一數目之傳送路徑；
第7圖顯示流程圖，其描繪依據本發明實施例之用以增大電路以偵測及校正時序誤差的方法；
第8圖顯示流程圖，其描繪依據本發明實施例之用以組構增大之電路的區塊以偵測及校正時序誤差的方法；
第9圖顯示流程圖，其描繪依據本發明實施例之用以偵測及校正時序誤差的方法；
第10圖描繪依據本發明實施例之促成增大電路以偵測及校正誤差的代表性之電腦系統；及
第1表描繪依據本發明實施例之代表性的誤差校正程序。

Claims (20)

  1. 一種增大電路以偵測及校正時序誤差之方法，該方法包含：畫分該電路成為一組區塊，其中個別的區塊係由局部時脈信號所計時；使一誤差信號傳送電路集成於該組區塊之間；以及針對個別的區塊：決定將被實施成為雙資料取樣暫存器之一組內部暫存器，其中一既定的雙資料取樣暫存器係組構以當偵測出時序誤差時產生誤差信號；以雙資料取樣暫存器置換所決定之該組內部暫存器；使一二相誤差校正電路集成於該個別的區塊中，其中當由雙資料取樣暫存器通知時序誤差時，該二相誤差校正電路係組構使該個別的區塊中之暫存器失速；以及使一時序電路集成於該個別的區塊中，該時序電路係從一總體時脈信號及該等誤差信號而產生該局部時脈信號。
  2. 如申請專利範圍第1項之方法，其中使該二相誤差校正電路集成於該個別的區塊中包含：組構該個別的區塊之內部暫存器，使在該二相誤差校正電路的第一或第二失速相位期間失速；組構一輸入緩衝器，以在該第一失速相位期間取樣及保持用於該個別的區塊之一輸入信號源的信號值；組構一輸入多工器，以在該第二失速相位期間選擇該輸入緩衝器的輸出信號，及在其他期間選擇用於該個別的區塊之該輸入信號源，其中該輸入多工器的輸出係耦接至該個別的區塊之主輸入信號；組構一第一輸出暫存器，使在該二相誤差校正電路的該第二失速相位期間失速，其中該第一輸出暫存器的輸出信號係耦接至該個別的區塊之主輸出信號；以及組構一第二輸出暫存器，使在該二相誤差校正電路的該第一或第二失速相位期間失速，其中該第二輸出暫存器的輸出信號係耦接至該第一輸出暫存器之輸入信號。
  3. 如申請專利範圍第2項之方法，其中該二相誤差校正電路在由一雙資料取樣暫存器通知時序誤差之後，啟動用於時脈循環之該第一失速相位。
  4. 如申請專利範圍第3項之方法，其中該二相誤差校正電路在該第一失速相位之後，啟動用於時脈循環之該第二失速相位。
  5. 如申請專利範圍第1項之方法，其中決定將被實施成為雙資料取樣暫存器之一組內部暫存器包含：選擇誤差偵測的作用範圍，該作用範圍指明將被實施成為雙資料取樣暫存器之個別的區塊中之暫存器的百分數；決定其係難以在所需頻率下設計之該個別的區塊中之臨界路徑；以及自所決定之該等臨界路徑選擇一數目之暫存器，使得所選擇的暫存器之百分數落在選擇之該誤差偵測的作用範圍之內。
  6. 如申請專利範圍第1項之方法，其中使一誤差信號傳送電路集成於該組區塊之間包含：藉由使用一第一邏輯電路結合由該個別的區塊之雙資料取樣暫存器所產生的誤差信號而產生一區塊位準誤差信號，以供該個別的區塊之用，其中當由該等雙資料取樣暫存器所產生之誤差信號的其中至少之一者的信號值係誤差值時，則該第一邏輯電路傳送誤差值至該區塊位準誤差信號之上；以及藉由使用一第二邏輯電路結合來自該組區塊的該等區塊位準誤差信號而產生一總體誤差信號，其中當該等區塊位準誤差信號的其中至少之一者的信號值係誤差值時，則該第二邏輯電路傳送誤差值至該總體誤差信號之上。
  7. 如申請專利範圍第6項之方法，其中該個別的區塊之該時序電路根據該區塊位準誤差信號、該總體誤差信號、及該總體時脈信號以產生該局部時脈信號；其中當該區塊位準誤差信號及該總體誤差信號的信號值並非誤差值時，該時序電路傳送該總體時脈信號至該局部時脈信號之上；以及其中當該區塊位準誤差信號或該總體誤差信號的其中至少之一者係誤差值時，該時序電路阻斷該總體時脈信號的時脈信號躍遷被傳送至該局部時脈信號之上。
  8. 一種儲存指令之電腦可讀取儲存媒體，當由電腦所執行時，該等指令使該電腦執行增大電路以偵測及校正時序誤差之方法，該方法包含：畫分該電路成為一組區塊，其中個別的區塊係由局部時脈信號所計時；使一誤差信號傳送電路集成於該組區塊之間；以及針對個別的區塊：決定將被實施成為雙資料取樣暫存器之一組內部暫存器，其中一既定的雙資料取樣暫存器係組構以當偵測出時序誤差時產生誤差信號；以雙資料取樣暫存器置換所決定之該組內部暫存器；使一二相誤差校正電路集成於該個別的區塊中，其中當由雙資料取樣暫存器通知時序誤差時，該二相誤差校正電路係組構使該個別的區塊中之暫存器失速；以及使一時序電路集成於該個別的區塊中，該時序電路藉一總體時脈信號及該等誤差信號來產生該局部時脈信號。
  9. 如申請專利範圍第8項之電腦可讀取儲存媒體，其中使該二相誤差校正電路集成於該個別的區塊中包含：組構該個別的區塊之內部暫存器，使在該二相誤差校正電路的第一或第二失速相位期間失速；組構一輸入緩衝器，以在該第一失速相位期間取樣及保持用於該個別的區塊之一輸入信號源的信號值；組構一輸入多工器，以在該第二失速相位期間選擇該輸入緩衝器的輸出信號，及在其他期間選擇用於該個別的區塊之該輸入信號源，其中該輸入多工器的輸出係耦接至該個別的區塊之主輸入信號；組構一第一輸出暫存器，使在該二相誤差校正電路的該第二失速相位期間失速，其中該第一輸出暫存器的輸出信號係耦接至該個別的區塊之主輸出信號；以及組構一第二輸出暫存器，使在該二相誤差校正電路的該第一或第二失速相位期間失速，其中該第一輸出暫存器的輸出信號係耦接至該第一輸出暫存器之輸入信號。
  10. 如申請專利範圍第9項之電腦可讀取儲存媒體，其中該二相誤差校正電路在由一雙資料取樣暫存器通知時序誤差之後，啟動用於時脈循環之該第一失速相位。
  11. 如申請專利範圍第10項之電腦可讀取儲存媒體，其中該二相誤差校正電路在該第一失速相位之後，啟動用於時脈循環之該第二失速相位。
  12. 如申請專利範圍第8項之電腦可讀取儲存媒體，其中決定將被實施成為雙資料取樣暫存器之一組內部暫存器包含：選擇誤差偵測的作用範圍，該作用範圍指明將被實施成為雙資料取樣暫存器之個別的區塊中之暫存器的百分數；決定其係難以在所需頻率下設計之該個別的區塊中之臨界路徑；以及自所決定之該等臨界路徑選擇一數目之暫存器，使得所選擇的暫存器之百分數落在選擇之該誤差偵測的作用範圍之內。
  13. 如申請專利範圍第8項之電腦可讀取儲存媒體，其中使一誤差信號傳送電路集成於該組區塊之間包含：藉由使用一第一邏輯電路結合由該個別的區塊之雙資料取樣暫存器所產生的誤差信號而產生一區塊位準誤差信號，以供該個別的區塊之用，其中當由該等雙資料取樣暫存器所產生之誤差信號的其中至少之一者的信號值係誤差值時，則該第一邏輯電路傳送誤差值至該區塊位準誤差信號之上；以及藉由使用一第二邏輯電路結合來自該組區塊的該等區塊位準誤差信號而產生一總體誤差信號，其中當該等區塊位準誤差信號的其中至少之一者的信號值係誤差值時，則該第二邏輯電路傳送誤差值至該總體誤差信號之上。
  14. 如申請專利範圍第13項之電腦可讀取儲存媒體，其中該個別的區塊之該時序電路根據該區塊位準誤差信號、該總體誤差信號、及該總體時脈信號以產生該局部時脈信號；其中當該區塊位準誤差信號及該總體誤差信號的信號值並非誤差值時，該時序電路傳送該總體時脈信號至該局部時脈信號之上；以及其中當該區塊位準誤差信號或該總體誤差信號的其中至少之一者係誤差值時，該時序電路阻斷該總體時脈信號的時脈信號躍遷被傳送至該局部時脈信號之上。
  15. 一種用以偵測及校正電路中的時序誤差之設備，包含：一誤差信號傳送電路，係組構以產生總體誤差信號；以及一組區塊，係畫分自該電路，其中個別的區塊係由局部時脈信號所計時，且其中該個別的區塊包含：一組內部暫存器，其係實施成為雙資料取樣暫存器，其中一既定的雙資料取樣暫存器係組構以當偵測出時序誤差時產生誤差信號；一二相誤差校正電路，其中當由雙資料取樣暫存器通知時序誤差時，該二相誤差校正電路係組構使該個別的區塊中之暫存器失速；以及一時序電路，其係從一總體時脈信號及該等誤差信號來產生該局部時脈信號。
  16. 如申請專利範圍第15項之設備，其中該二相誤差校正電路係組構以：使該個別的區塊之內部暫存器在該二相誤差校正電路的第一或第二失速相位期間失速；觸發一輸入緩衝器，以在該第一失速相位期間取樣及保持用於該個別的區塊之一輸入信號源的信號值；觸發一輸入多工器，以在該第二失速相位期間選擇該輸入緩衝器的輸出信號，及在其他期間選擇用於該個別的區塊之該輸入信號源，其中該輸入多工器的輸出係耦接至該個別的區塊之主輸入信號；使一第一輸出暫存器在該二相誤差校正電路的該第二失速相位期間失速，其中該第一輸出暫存器的輸出信號係耦接至該個別的區塊之主輸出信號；以及使一第二輸出暫存器在該二相誤差校正電路的該第一或第二失速相位期間失速，其中該第二輸出暫存器的輸出信號係耦接至該第一輸出暫存器之輸入信號。
  17. 如申請專利範圍第16項之設備，其中該二相誤差校正電路在由一雙資料取樣暫存器通知時序誤差之後，啟動用於時脈循環之該第一失速相位。
  18. 如申請專利範圍第17項之設備，其中該二相誤差校正電路在該第一失速相位之後，啟動用於時脈循環之該第二失速相位。
  19. 如申請專利範圍第15項之設備，其中該誤差信號傳送電路包含：一第一電路，係組構以產生用於個別的區塊之區塊位準誤差信號，其中該第一電路之輸入信號係耦接至由該個別的區塊之雙資料取樣暫存器所產生的誤差信號；以及一第二電路，係組構以產生一總體誤差信號，其中該第二電路之輸入信號係耦接至來自該組區塊之該等區塊位準誤差信號。
  20. 如申請專利範圍第19項之設備，其中該個別的區塊之該時序電路包含一第三電路，該第三電路係組構以產生該局部時脈信號，其中該第三電路之輸入信號係耦接至該區塊位準誤差信號、該總體誤差信號、及該總體時脈信號。
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