TWI629689B - 低功率閂鎖電路 - Google Patents

Abstract

本發明提供一種用於接收及保留資料值之閂鎖電路，該閂鎖電路包括：具有兩個反相裝置之反饋迴路。閂鎖電路具有：輸入，用於接收資料值；輸出，用於輸出指示資料值之值；時鐘訊號輸入，用於接收時鐘訊號；及通道閘。反饋迴路具有兩個切換裝置，該等裝置經並聯佈置在反相裝置之兩者之間，兩個切換電路中之第一者經配置以回應於具有預定控制值之控制訊號而關閉及不傳導，及兩個切換電路中之第二者經配置以回應於含有預定控制值之控制訊號而開啟及傳導，以便回應於控制訊號而使兩個切換電路中之一者開啟及在反相裝置之間提供連接及使兩個切換電路中之另一者關閉。控制兩個切換電路之控制訊號鏈接至資料值，使得回應於與儲存之資料值不同之輸入資料值，該兩個切換裝置進行切換，使得當前開啟之切換裝置變更，及使開啟之切換裝置及存取控制裝置共同操作以更新反饋迴路內之資料值。

Description

低功率閂鎖電路

本技術領域係關於資料處理之領域，及特定而言，係關於用於儲存資料值之閂鎖電路。

在同步資料處理系統中，時控閂鎖電路用以接收及保留資料值長達時鐘週期之一部分，使得資料值可以同步及確定性之方式通過系統。閂鎖電路習知地係由具有時控通道閘之反饋迴路所形成，該等通道閘用於將資料輸入連接至反饋迴路或將資料輸入隔離於反饋迴路。以此方式，反饋迴路回應於時鐘訊號而得以更新。

反饋迴路應能可靠地保留資料值，且反饋迴路又能由新資料值覆寫。習知閂鎖具有在該等閂鎖之輸入處之傳輸閘及反饋迴路，該等反饋迴路由時鐘訊號進行時控。此舉允許反饋迴路在時鐘訊號變更相位時斷路，從而有助於資料值隨時鐘訊號而及時覆寫。此方法之一缺點為當資料值未變更時，裝置回應於時鐘訊號之變更而在反饋迴路內發生一些切換，此舉浪費功率。而且，傳輸閘及反饋迴路之時控同時需要時鐘訊號及反相時鐘訊號以進行該傳輸閘及反饋迴路之時 控的控制，而反相時鐘訊號之產生需要時鐘樹上之緩衝，此舉再次浪費功率。

就此點而言，在諸多處理系統內，由兩個閂鎖元件形成的正反器通常消耗大部分功率及佔用大部分邏輯區域。由此，需要降低該等正反器之功率消耗。然而，正反器之任何面積增加將對電路面積具有顯著之影響。

已經研究之一解決方案是將傳輸閘替換為簡單電晶體通道閘及將差分裝置用於資料及互補資料輸入，以便無需反相時鐘訊號。此種解決方案之一問題是用新資料值覆寫反饋迴路是較難的，及此種系統之良率可能並不高。Toshiba在由Chen Kong The等人於《2011年IEEE國際固態電路會議之技術論文摘要》，第338-340頁上出版之論文「在40毫微米CMOS中具有適應性耦接配置之77%省能之22電晶體單相時控D型正反器(A 77% Energy-Saving 22- Transistor Single-Phase-Clocking D-Flip-Flop with Adaptive-Coupling Configuration in 40nm CMOS)」中慮及此問題，並發現對於主從式正反器而言，具有PMOS通道閘之主閂鎖在未設計有時控反饋迴路之情況下無法可靠地被新資料所覆寫。使主閂鎖在反饋迴路之各側並聯佈置PMOS及NMOS電晶體則為此問題提供解決方案。該等PMOS及NMOS電晶體受資料訊號之控制，使得當該資料訊號變更值時，反饋迴路受干擾及狀態保持耦接在轉變期間減弱。特定而言，該論文說明，在將要放電之迴路之側供應開啟之NMOS電晶體有助於此側之放電。

此解決方案之一缺點是主閂鎖需要額外之電晶體，儘管此需要曾在一些方面經由已將傳輸閘替換為簡單電晶體之通道閘所需要之已減少數目的電晶體而得以補償。

將需要擁有具有可接收之良率且功率消耗較低(尤其在低資料活動期間)之閂鎖電路。

第一態樣提供一種用於接收及保留資料值之閂鎖電路，該閂鎖電路包括：反饋迴路，包括兩個反相裝置，該兩個反相裝置經並聯佈置在反饋迴路中；第一反相裝置之輸出在該反饋迴路之第一部分處經連接至第二反相裝置之輸入，該第一部分保留該資料值；且該第二反相裝置之輸出在該反饋迴路之第二部分處經連接至該第一反相裝置之輸入，該第二部分保持互補資料值；第一輸入，用於接收資料值；輸出，用於輸出指示來自該反饋迴路之該資料值之值；時鐘訊號輸入，用於接收時鐘訊號；存取控制裝置，經配置以依據該時鐘訊號之值而連接該第一輸入或將該第一輸入隔離於該反饋迴路之該第一部分；其中該反饋迴路包括兩個切換電路，該兩個切換電路經並聯佈置在該反饋迴路之該第一或該第二部分中之一者處；該等切換電路經配置使得該等切換電路之一者在該反饋迴路 之該第一或第二部分中之該一者處在該等反相裝置之間提供連接，而該第二或第一部分中之另一者則包含傳導元件，該傳導元件在該等反相裝置之間提供永久連接；該閂鎖電路包含控制訊號電路系統，該電路系統經配置以提供至少一個控制訊號以控制該兩個切換電路，該兩個切換電路及該控制訊號電路系統經配置，以便回應於該至少一個控制訊號而使該兩個切換電路中之一者開啟及在該等反相裝置之間提供連接，及該兩個切換電路中之該另一者關閉；其中該控制訊號電路系統經配置以依據該資料值提供該至少一個控制訊號，以便回應於該資料值之變更而使該至少一個控制訊號變更，及該兩個切換裝置中之當前開啟之一者變更至該兩個切換裝置中之該另一者，及該開啟之切換裝置及該存取控制裝置共同操作以更新該反饋迴路內之該資料值。

本文所述之技術認為，儘管典型反饋迴路之時控有利於已儲存之資料值之覆寫，但在資料值未變更之情況下，此時控消耗功率且無益處。此技術亦認為，在反饋迴路中供應回應於資料值之變更而進行切換之開關，允許在無需對每一時鐘週期消耗不必要功率之情況下，反饋迴路僅在資料值變更時受干擾及有助於在此時反饋迴路之覆寫。

儘管東芝已提出該想法，即提供受控於反饋迴路內之資料訊號之切換電路，但此舉用於具有PMOS通道閘之主閂鎖之特定情況，及需要四個額外裝置，反饋迴路之每一側 各具有其中兩個裝置，以便在無關於已寫入值及已儲存值之情況下提供通過NMOS電晶體之放電路徑。

本技術已認可，具有NMOS通道閘之閂鎖元件在現代設計中亦可能具有低良率。而且，本技術已發現，在閂鎖中使用對稱設計，即將兩個電晶體並聯佈置在反饋迴路中之反相裝置之各側既浪費面積亦無必要。僅將一對切換裝置配置在反饋迴路之一部分上，該兩個切換裝置具有永久連接，該永久連接無需用以開啟另一切換裝置之有效裝置，此一不對稱設計經發現可提供充足之額外干擾以允許反饋迴路得以覆寫。

儘管輸出可連接至反饋迴路之第二部分及輸出互補資料值，但在一些實施例中，輸出連接至反饋迴路之第一部分，及經配置以輸出該資料值。大體而言，閂鎖元件閂鎖通過該等元件之資料值，及因此將輸出已接收之資料值，然而，在一些情況下，有利的是輸出資料值之反相版本，在此情況下，輸出連接至反饋迴路之第二部分。

在一些實施例中，該閂鎖電路包含至少一個反相器以用於反相該已接收資料值，該閂鎖電路經配置以在該資料值經由該至少一個反相器中之至少一者反相之前，將該資料值作為該控制訊號傳輸至該兩個切換電路，使得在該資料值在第一輸入處被接收之前，該資料值在該兩個切換裝置處被接收。

閂鎖電路可能需要至少一個反相器以反相資料訊號，特定而言，在控制訊號將資料值之反相值用作一控制訊 號之情況下可能如此。在此種情況下，有利的是將反相器用於通向資料輸入之路徑上，而非通向控制訊號之路徑上。以此方式，該兩個切換裝置將在資料值在輸入處被接收之前接收到該兩個切換裝置之控制訊號。此舉可為有利的，因為在切換裝置上有負載之前該等切換裝置開始開啟常常更為有效，及由此，如若在值在輸入處被接收之前該等切換裝置接收訊號，則電路之定時及所消耗之功率可得到改良。應注意，訊號由反饋迴路接收之時間亦將視控制存取控制裝置之時鐘而定。然而，減少訊號到達切換裝置所需之時間將改良效能。

在一些實施例中，該兩個切換裝置中之該第一者經配置以在開啟時自該反饋迴路中放電，及該兩個切換裝置中之該第二者經配置以在開啟時驅動電荷進入該反饋迴路。

可能有利的是兩個切換裝置為不同之裝置，其中一者經配置以在開啟時自反饋迴路放電，及另一者經配置以在開啟時驅動電荷進入反饋迴路。倘若控制訊號經適當選擇，則此行為將有助於變更已儲存之資料值。

在一些實施例中，該第一及第二切換裝置為互補裝置，以便回應於同一控制訊號而使其中一者開啟而另一者則關閉，其中，該控制訊號電路系統經配置以提供具有與該互補資料值相同之值的控制訊號以輸入該反饋迴路，在該反饋迴路中，該兩個切換電路經佈置在該第一部分上，及提供具有與該資料值相同之值的控制訊號以輸入該第一輸入，在該第一輸入中，該兩個切換電路經佈置在該第二部分上。

儘管第一及第二裝置無需為不同之裝置，但倘若控 制訊號經佈置使得該兩個裝置之其中一者為開啟而另一者為關閉，則在一些實施例中，該兩個裝置即為不同之裝置。在此種情況下，該兩個裝置可接收相同之控制訊號，及控制訊號電路系統可僅為傳導元件，以用於將資料訊號或互補資料訊號傳導至切換裝置或傳導元件及反相器(在將要傳輸之訊號需要反相之情況下)。

在一些實施例中，該第一切換裝置包括NMOS電晶體，及該第二切換裝置包括PMOS電晶體。

NMOS及PMOS裝置在此情況中充當尤為有效之切換裝置，其中NMOS裝置提供良好放電途徑，而PMOS裝置則將電荷提供至系統內。應注意，在其他實施例中，兩種切換裝置可能皆使用相同之裝置，其中在該裝置之輸入之一者上有反相器，使得在無論控制訊號之值為何時永遠開啟之裝置中之一者堅持其所需行為。

在一些實施例中，該存取控制裝置包括PMOS或NMOS電晶體中之一者，及傳輸閘。

存取控制裝置可由PMOS或NMOS電晶體形成。此形成之優勢是允許選擇適當之裝置以依據時鐘訊號而開啟，無需反相時鐘訊號。如前所述，位於時鐘樹路徑上之反相器增大功率消耗。

在其他實施例中，該存取控制裝置包括傳輸閘。

儘管可能有利的是分別使用PMOS及NMOS電晶體以便無需時鐘訊號之反相，但在其他實施例中可使用傳輸閘，及在此情況下將需要反相時鐘訊號。時鐘訊號上之反相 器將有助於控制此時鐘訊號上所見之電容，因此在一些情況下該反相器是有利的。儘管功率消耗將藉由使用此反相器而增大，但此功率消耗仍將顯著少於典型閂鎖電路之功率消耗，該典型閂鎖電路在該電路之反饋迴路上具有三態反相器(tristatable inverter)，因而該典型閂鎖電路具有回應於時鐘訊號變更相位而進行切換之裝置。

在一些實施例中，該閂鎖電路進一步包括第二輸入以用於接收互補資料值及第二資料輸出以用於輸出由該資料輸出所輸出之值的互補版本，及包括又一存取控制裝置，該裝置經配置以依據該時鐘訊號之值而連接該互補資料或將其隔離於該反饋迴路。

儘管在一些實施例中，閂鎖電路可具有單一輸入及輸出，但在其他實施例中，該電路可為具有輸入及互補資料輸入之差分閂鎖電路。應注意，在沒有時鐘樹反相器之情況下，一般需要差分閂鎖電路。然而，已反相之資料訊號不可在外部經接收，但可在閂鎖電路自身之內產生，及在此情況下，閂鎖電路將僅具有單一輸入。

本發明之第二態樣提供一種正反器，該正反器包含根據本發明之第一態樣之第一閂鎖元件，在該第一閂鎖元件中，該輸出連接至該反饋迴路之該第一部分及經配置以輸出該資料；及包括根據本發明之第一態樣之第二閂鎖電路，其中第二閂鎖電路之該存取控制裝置連接至該第一閂鎖電路之該輸出，及該第一閂鎖電路之該存取控制裝置及該第二閂鎖電路之該存取控制裝置經配置以在該時鐘週期之不同相位上 操作，使得其中之一存取控制裝置在其中另一存取控制裝置關閉時開啟。

本發明之第一態樣之閂鎖電路可連接在一起以形成正反器。

在一些實施例中，該第一及第二閂鎖電路中之該等切換電路位於該等閂鎖電路之同一部分上，且用於控制該第二閂鎖電路中之該等切換裝置之該控制訊號包含該控制訊號以用於控制該第一閂鎖電路中之該等切換裝置，該正反器進一步包含連接器以用於將來自該第一閂鎖電路之該控制訊號連接至該第二閂鎖電路。

當閂鎖電路經合併以形成正反器之時，此舉經發現對控制訊號很有利，該控制訊號控制第一閂鎖電路之兩個切換電路，及將被傳輸以控制第二閂鎖電路。以此方式，第二閂鎖電路可得以預先準備，因為該第二閂鎖電路在所儲存至值變更之前有時間對內部節點進行放電。此舉使轉變平滑，從而減少所消耗之電流。

在一些實施例中，該正反器包括至少一個反相器以用於反相該已接收之資料值，該正反器經配置以在該資料值經由該至少一個反相器之至少一者反相之前，將該資料值傳輸至該控制訊號電路系統，使得在該資料值在第一輸入處被接收之前，該資料值在該兩個切換裝置被接收。

如前所述，當存在反相資料訊號之反相器時，較佳之情況為該等反相器位於資料輸入路徑之上，而非位於控制訊號路徑之上，使得反饋迴路中之切換裝置在週期中較早受 控制，從而允許電流在轉變中之平滑化，由此獲得降低之電流及因此獲得減少之功率消耗及更快之轉變。

在一些實施例中，該等存取控制裝置包含PMOS或NMOS電晶體，該第一及該第二閂鎖電路之該等存取控制裝置包含不同類型之電晶體。

在存取控制裝置為PMOS或NMOS電晶體且對於第一及第二閂鎖電路為不同電晶體之情況下，無需反相時鐘訊號，但兩個閂鎖電路仍可在時鐘週期之不同相位上操作。

或者，該等存取控制裝置皆包括傳輸閘或NMOS電晶體。將PMOS電晶體用作存取控制裝置產生其自身之問題，因為PMOS電晶體為弱裝置，因此通過此裝置傳輸之訊號難以變更反饋迴路中儲存之值。在一些情況下可能有利的是不將PMOS裝置用作存取控制裝置，而是使用傳輸閘，或當存在面積問題時使用NMOS裝置。在此情況下，時鐘訊號上將需要反相器以賦能閂鎖電路以在時鐘週期之不同相位上操作及提供正反器。此舉將具有功率消耗，但正反器所消耗之功率仍將顯著少於習知正反器，該習知正反器具有三態閂鎖裝置，該等三態閂鎖裝置具有利用時鐘訊號而進行切換之裝置。

本發明之第三態樣提供一種正反器，該正反器包括：經串聯佈置之第一及第二閂鎖電路，該等閂鎖電路中之每一者包含：反饋迴路，包含兩個反相裝置，第一反相裝置之輸出在該反饋迴路之第一部分處連接至第二反相裝置之輸入，該第一部分儲存該資料值及該第二反相裝置之輸出在該反饋 迴路之第二部分處連接至該第一反相裝置之輸入，該第二部分儲存互補資料值；第一輸入，用於接收該資料值；輸出，用於輸出來自該反饋迴路之該資料值；時鐘訊號輸入，用於接收時鐘訊號；存取控制裝置，經配置以依據該時鐘訊號之值而連接該第一輸入或將該第一輸入隔離於該反饋迴路之該第一部分；其中該反饋迴路包含兩組之兩個切換電路，該等切換電路經並聯佈置在該反饋迴路之該第一部分及該第二部分處，該等切換電路經配置使得該等切換電路中之一者在該第一及第二部分處在該等反相裝置之間提供連接；及該閂鎖電路包含控制訊號電路系統，該電路系統經配置以提供至少一個控制訊號以控制該兩組切換電路，該兩組切換電路及該控制訊號電路系統經配置，以便回應於自該控制訊號電路系統傳輸之該至少一個控制訊號，在該兩組之每一組中使該兩個切換電路中之一者開啟及在該等反相裝置之間提供該連接，及使該兩個切換電路中之該另一者關閉；及該控制訊號電路系統經配置以依據該資料值而提供該至少一個控制訊號，以便回應於該資料值之變更而使該至少一個控制訊號變更，及在每一組中，該兩個切換裝置中當前開啟之該一者變更為該兩個切換裝置中之該另一者，及該等開啟之切換裝置與該存取控制裝置共同操作以更新該反饋 迴路內之該資料值；及該正反器包含一連接以用於將控制該第一閂鎖電路中之該兩組切換電路的該等控制訊號傳輸至該第二閂鎖電路，使得該等各組切換電路受相同控制訊號之控制；其中，該第二閂鎖電路之該存取控制裝置連接至該第一閂鎖電路之該輸出，及該第一閂鎖電路之該存取控制裝置與該第二閂鎖電路之該存取控制裝置經配置以在該時鐘週期之不同相位上操作，使得其中之一存取控制裝置在其中另一存取控制裝置關閉時開啟。

在本發明之第三態樣中，揭示了一種對稱正反器，該正反器在主閂鎖電路及從屬閂鎖電路中之反饋迴路之各側具有兩個切換裝置。藉由在正反器之第一及第二閂鎖電路中提供切換裝置，具有高良率之正反器得以產生。此外，與僅有主閂鎖在反饋迴路中具有切換電路之正反器比較，該正反器將具有改良之效能，因為切換電路有助於改良閂鎖之定時。先前，曾認為正反器中僅具有PMOS通道閘之閂鎖電路將需要切換電路以幫助該閂鎖電路更新，然而，已發現兩個閂鎖在諸多情況下皆需要協助，及在兩個閂鎖電路中提供切換電路可增大良率及具有增加效能之額外效用。

而且，因為用於控制切換裝置之控制訊號自主閂鎖直接發送至從屬閂鎖，因此從屬閂鎖先接收其控制訊號，然後，資料輸入在從屬元件處被接收，此舉允許閂鎖電路藉由對節點進行放電而得以準備，及因而使轉變平滑化，從而減少電流消耗及增加效能。

在一些實施例中，該第一及第二閂鎖電路中之每一 者包含：第二輸入，用於接收互補資料值；及兩個輸出，即該輸出及互補輸出，分別用於輸出該資料值及該互補資料值；其中，該第二輸入包含存取控制裝置，該存取控制裝置經配置以依據該時鐘訊號之值而連接該互補資料輸入或將該互補資料輸入隔離於該反饋迴路；其中該第一閂鎖電路之該輸出及互補輸出分別連接至該第一及第二輸入之該等存取控制裝置。

儘管構成正反器之閂鎖電路可具有單一輸入及單一輸出，但在諸多情況下，該等閂鎖電路可為具有資料及互補資料輸入與資料及互補資料輸出之差分閂鎖電路。

在一些實施例中，該正反器包含至少一個反相器以用於反相該已接收之資料值，該正反器經配置以在該資料值藉由該至少一個反相器之至少一者反相之前將該資料值作為該控制訊號傳輸至該兩組之兩個切換電路中之一組，使得在該資料值被該等輸入中之至少一者接收之前，該資料值在該組之兩個切換裝置處被接收。

如前所述，在資料值需要被反相之情況下，有利的是在通向資料輸入之路徑上而非在控制訊號路徑上完成此舉。此舉使得控制訊號在在第一閂鎖處能夠較早及在資料訊號之前接收，及允許該閂鎖得以準備。

本發明之第四態樣提供一種更新主從式正反器中儲存之值的方法，該主從式正反器包含主閂鎖及從屬閂鎖，其 中每一閂鎖具有：反饋迴路，用於保留該資料值，每一反饋迴路包含一組之兩個切換裝置，該兩個切換裝置經並聯佈置在該反饋迴路上，及經配置使得該兩個切換裝置中之任一者在任一時間為開啟及完成該反饋迴路；及存取控制裝置，該等存取控制裝置用於控制對該等反饋迴路之存取，該等存取控制裝置經配置以在時鐘週期之不同相位上提供該存取，該方法包括以下步驟：接收與當前儲存之資料值不同之資料值；提供來自該資料值之至少一個控制訊號，及將該至少一個控制訊號傳輸至該組之兩個切換裝置，該兩個切換裝置經佈置在該主閂鎖及該從屬閂鎖之反饋迴路上；回應於該至少一個控制訊號，將每一組中該等切換裝置中之一者切換為開啟及將另一者切換為關閉；回應於該時鐘訊號而經由存取控制裝置將該資料值傳輸至該主閂鎖之該反饋迴路；更新儲存在該主閂鎖中之該資料值；回應於該時鐘訊號之變更相位，將來自該主閂鎖之該已更新資料值傳輸至該從屬閂鎖；及更新保留在該從屬閂鎖中之該資料值。

本發明之第五態樣提供一種用於接收及保留資料值之閂鎖電路，該閂鎖電路包含：反饋迴路，包括兩個反相手段，該兩個反相手段用於反相經佈置在反饋迴路中之訊號，第一反相手段之輸出在該反饋迴路之第一部分處連接至第二反相手段之輸入，該第 一部分保留該資料值，及該第二反相手段之輸出在該反饋迴路之第二部分處連接至該第一反相手段之輸入，該第二部分保留互補資料值；第一輸入手段，用於接收資料值；輸出手段，用於輸出指示來自該反饋迴路之該資料值之值；時鐘訊號輸入手段，用於接收時鐘訊號；存取控制手段，用於依據該時鐘訊號之值連接該第一輸入手段或將該第一輸入手段隔絕於該反饋迴路之該第一部分；其中該反饋迴路包含兩個切換手段，該兩個切換手段經並聯佈置在該反饋迴路之該第一或該第二部分中之一者處，該等切換電路在該反饋迴路之該第一或第二部分中之該一者處在該等反相手段之間提供連接，而該第二或第一部分中之另一者則包括傳導手段，該傳導手段用於在該等反相手段之間提供永久連接；該閂鎖電路包含控制訊號手段，該控制訊號手段用於提供至少一個控制訊號以用於控制該兩個切換手段，該兩個切換手段及該控制訊號手段經配置，以便回應於自該控制訊號手段傳輸之該至少一個控制訊號，使該兩個切換手段中之一者開啟及在該等反相手段之間提供連接，及使該兩個切換手段中之該另一者關閉；其中該控制訊號手段用於依據該資料值而提供該至少一個控制訊號，以便回應於該資料值之變更，使該至少一個控 制訊號變更及該兩個切換手段中當前開啟之一者變更為該兩個切換手段中之該另一者，及使該開啟之切換手段與該存取控制手段共同操作以更新該反饋迴路內之該資料值。

本發明之上述及其他目的、特徵及優勢將經由下文中對說明性實施例之詳細描述而顯而易見，此詳細描述將結合附圖閱讀。

10‧‧‧閂鎖電路

12‧‧‧輸入

13‧‧‧互補資料輸入

14‧‧‧存取控制裝置

15‧‧‧存取控制閘

16‧‧‧反饋迴路

17‧‧‧反相器

18‧‧‧反相器

20‧‧‧第一部分

22‧‧‧切換裝置

24‧‧‧切換裝置

25‧‧‧輸入節點

26‧‧‧第二部分

27‧‧‧輸出節點

28‧‧‧輸入節點

30‧‧‧反相器

31‧‧‧反相器

32‧‧‧傳輸閘

33‧‧‧反相器裝置

40‧‧‧主閂鎖

42‧‧‧從屬閂鎖

50‧‧‧對稱閂鎖電路

52‧‧‧對稱閂鎖電路

54‧‧‧切換電路

56‧‧‧切換電路

57‧‧‧切換電路

58‧‧‧切換電路

60‧‧‧反相器

62‧‧‧反相器

70‧‧‧反相器

第1圖圖示根據第一發明之實施例之不對稱閂鎖訊號；第2圖圖示根據本發明之實施例之不對稱閂鎖電路的替代性實施例；第3圖圖示根據本發明之實施例之具有單一輸入的不對稱閂鎖電路；第4圖圖示根據本發明之實施例之其中傳輸閘為輸入的不對稱閂鎖電路；第5圖圖示根據本發明之實施例之經佈置為正反器的兩個不對稱閂鎖電路；第6圖圖示根據本發明之實施例之經佈置為正反器之對稱閂鎖電路；第7圖圖示在本發明之實施例中經佈置之兩個不對稱閂鎖電路之替代性實施例；及第8圖圖示一流程圖，該圖圖示根據本發明之實施例之方法中之步驟。

第1圖圖示根據本技術之不對稱閂鎖電路10。該閂鎖電路具有輸入12，資料通過該輸入12經由存取控制裝置14而得以輸入，該存取控制裝置14受時鐘訊號CLK時控。又有另一互補資料輸入13，互補資料值通過該互補資料輸入13經由存取控制閘15而得以輸入，該存取控制閘15亦受時鐘訊號CLK時控。閂鎖電路具有經佈置在反饋迴路16中之兩個反相器17及18。反饋迴路16之第一部分20具有經並聯佈置之兩個切換裝置22及24。反饋迴路16之第二部分26包含在反相裝置17之輸出與反相裝置18之輸入之間的簡單連接。反饋迴路之第一部分20將保留在輸入12處輸入之資料值，而反饋迴路之第二部分26則將保留在輸入13處輸入之互補資料值。

切換裝置22及24係由控制訊號控制，該控制訊號鏈接至已接收的資料輸入訊號。在此情況下，控制訊號鏈接至由反相器裝置33所輸入之資料，由此提供一控制訊號，該控制訊號具有與控制該等切換裝置之互補資料值相等之值。由於在此情況下，切換裝置22為NMOS裝置而裝置24為PMOS裝置，因此在任一時間，該兩個切換裝置中之一者開啟而另一者關閉。由此，如若互補資料值較低，即數位0，則PMOS電晶體24開啟而NMOS電晶體22關閉；而如若該數位為1，則正好相反。

參看閂鎖電路10之操作且特定而言，向當前儲存有1之閂鎖電路寫入0，則發生以下情況。當儲存有1時，第一部分20中之值在初始時處於1，因此，在電晶體22及24之 各側有1。在初始時，控制訊號將為資料值之倒數0，且PMOS電晶體將開啟及NMOS電晶體將關閉。當輸入資料值D_in自1變更至0時，控制訊號將自0變更至1，且PMOS電晶體將關閉及NMOS電晶體將開啟。

此控制訊號在該等切換裝置處被接收，然後在輸入處被接收至受存取裝置14控制之反饋迴路。當時鐘訊號降低時，存取閘14開啟及輸入資料0出現在此輸入節點處，該輸入節點在本圖中圖示為25。保留在25處之電荷將藉由經由PMOS電晶體14及經由NMOS電晶體22放電而減少。由於存取控制裝置14為PMOS電晶體，因此較弱而無法放電，故已開啟之NMOS電晶體22將幫助放電，且反饋迴路16將能夠切換值。以此方式，在無需對反饋迴路進行時控之情況下，所儲存至值可變更。此舉係藉由具有切換裝置而實現的，該等切換裝置中之一者或另一者總是為反饋迴路提供某一連接，但當資料值變更時，提供此連接之一者變更，且此舉允許反饋迴路受干擾及允許更新發生。

第2圖圖示一替代性實施例，在該實施例中，切換裝置位於反饋迴路之第二部分26上，與第一部分20相對。在此情況下，控制訊號與在輸入12處輸入之資料值相等。此配置以與第1圖之閂鎖電路類似之方式操作。應注意，用於提供互補輸出值之輸出節點27佈置在切換裝置22及24之前的反相器17之輸出處。此佈置避免該等切換裝置在輸出上出現額外之電容，並增大在輸出處之切換速度。在前一實例中，輸出節點直接位於反相裝置18上方，且因此而由此反相裝置 而驅動，及切換裝置22及24未影響值。

第3圖圖示本技術之一替代性實施例，在該實施例中，閂鎖電路10在輸入節點28處具有單一輸入，及單一存取控制裝置14。閂鎖電路仍為差分閂鎖電路，但具有在閂鎖電路10內提供互補資料值之反相器30。在此實施例中，切換裝置22及24位於反饋迴路16之第二部分26上，及惟一輸出為單一輸出，該單一輸出為互補資料輸出。由此，在此情況下，閂鎖電路10將充當反相閂鎖電路。

第4圖圖示一替代性實施例，在該實施例中，通道閘14由傳輸閘32替代。在此情況下，僅存在一資料輸入，該資料輸入在本圖中圖示為互補資料輸入。傳輸閘為比簡單電晶體更強之如同通道閘之裝置，且由此，傳輸閘將在變更所儲存之資料值時更為有效。然而，傳輸閘具有缺點，該缺點為需要反相時鐘訊號以控制該閘，使得具有對在時鐘樹上之反相器之需要，從而增大功率消耗。然而，在此實施例中，反饋迴路16本身並不受時控，因此，並未由於反饋迴路內之裝置切換而產生功率損耗。儘管傳輸閘比簡單電晶體通道閘更強，但切換裝置22及24仍提供於反饋迴路上以協助資料值之更新。藉由促進對保留在反饋迴路內之資料值的切換，該等舉措不僅提高閂鎖之良率，亦提高定時。

在此實施例中，已接收之資料訊號經直接傳輸至切換裝置22及24，因此，用於切換該等切換裝置之控制訊號被較早接收。反相器31位於資料路徑上以經由傳輸閘32向反饋迴路提供所需值。

第5圖圖示一正反器，該正反器包含兩個不對稱閂鎖電路。此正反器具有充當主閂鎖40之第一閂鎖電路及充當從屬閂鎖42之第二閂鎖電路。該兩個閂鎖皆在反饋迴路之第一部分上具有第一及第二切換裝置22及24。該兩個切換電路由同一訊號，即互補資料值所控制。藉由利用與主閂鎖相同之訊號控制從屬閂鎖，從屬閂鎖上之切換裝置在資料值到達從屬閂鎖之前經切換。此舉允許從屬閂鎖得以準備及內部節點開始放電，使得切換之定時減少及功率消耗亦減少。

第6圖圖示根據本技術之一正反器，該正反器具有兩個對稱閂鎖電路50及52。此電路亦包含用於反相輸入資料值之反相器60及62及用於反相輸出資料值之反相器70。如可見，位於同一反饋迴路之相對側上之切換電路54、56、57、58由相對之訊號所控制。主閂鎖及從屬閂鎖之切換電路由用於相同各側上之切換電路之同一訊號所控制。

在此圖中，圖示在閂鎖電路頂部之切換電路54、56由等於資料值D之值所控制。應注意，此值可為原始資料值D或藉由兩個反相器反相兩次之資料值INTD。較佳之情況為使用原始資料值，因為此舉允許切換電路在週期中較早切換，從而改良效能及減少功率消耗。在此種情況下，提供此訊號之控制訊號電路系統僅為資料輸入與切換電路之間的傳導元件，該等切換電路在此情況下為PMOS及NMOS電晶體。位於閂鎖電路50及52之較低一半上之切換電路57、58由互補資料值INTDN所切換。由此，在此情況下，提供此控制訊號之控制訊號電路系統包括反相器60。

在此實施例中，進入正反器之輸入已經兩次反相，及因此成為訊號INTD。進入互補資料輸入之輸入已經一次反相。

位於從屬閂鎖之反饋迴路上之切換電路54、56、57、58與主閂鎖上之彼等切換電路受同一訊號之控制，此舉意謂著該等切換電路接收到該等切換電路之控制訊號，及如若此訊號不同於所儲存之值，則在此值差之前的切換橫跨該等切換電路之所有端子可見，此舉改良正在開啟之切換電路的效能。而且，對於將要放電之節點而言，切換電路將開始對帶電節點進行放電，然後在輸入處可見新的值，如此使轉變平滑化，減少所消耗之電流，及提高轉變之速度。

第7圖圖示根據本發明之實施例之正反器，該正反器具有如第5圖所示之不對稱閂鎖電路。在第6圖之情況下，用於切換電路之控制訊號較佳為已接收之資料值，而輸入正反器之資料值則為經反相兩次之此值。而且，控制主閂鎖之切換電路的控制訊號與控制從屬閂鎖之切換電路之控制訊號相同。

應注意，由於主電路及從屬電路皆在該等電路之反饋迴路中具有切換裝置，因此與主電路及從屬電路中僅有一者具有該等切換裝置之情況相比，前一情況具有大體更佳之良率，定時效能亦有改良。

針對根據本技術之正反器的測試已顯示，儘管調定時間增多約三倍，與典型正反器之定時相比，上升轉變之改良約為20%，及下降轉變之改良約為10%。諸如第6圖所示 之對稱正反器與諸如第5圖及第7圖所示之不對稱正反器相比，具有更長之調定時間及更高之功率消耗，但具有更低之轉變時間。可藉由將進入切換電路之控制訊號直接與資料訊號緊密結合來減少調定時間，使得閂鎖元件在資料出現在輸入處之前得以準備。

就面積而言，與典型正反器使用24個電晶體不同，對稱正反器使用26個電晶體，而不對稱正反器則使用22個電晶體。例如，與典型正反器在低活動下相比，不對稱正反器在50%活動之情況下之功率消耗減少約35至40%，而在100%之活動下仍減少6%至12%。活動水平係資料值變更之頻次之量度。某些電路可能未有效用於處理達極長之時間，而在具有時控反饋迴路之典型正反器有效用於處理之情況下，儘管在低活動下，所使用之功率消耗仍相當高。在反饋迴路上具有當前技術裝置之正反器僅在資料值變更時切換，由此，在資料值不常變更之情況下，功率消耗得以減少。

第8圖圖示一流程圖，該圖圖示根據本發明之一實施例之一方法之步驟。在初始步驟中，輸入值在正反器處被接收，及依據此值之控制訊號經傳輸至兩個切換電路，該兩個切換電路並聯佈置在主閂鎖及從屬閂鎖中之反饋迴路上。如若用作控制訊號之值應不同於資料值，則該值可在主閂鎖之反饋迴路之資料輸入之前或在切換裝置之前，在路徑之一者上經反相。如若資料值在進入主閂鎖之輸入之前得以反相，則該值可稍後在閂鎖鏈中經反相以產生正確之輸出值。

如若已接收之資料輸入值不同於當前所儲存之值， 則切換裝置將在控制訊號將變更時進行切換。在此情況下，先前關閉及未傳導之裝置將開啟，而先前開啟之切換裝置則將關閉。如若輸入值並非不同，則將不發生切換。由於控制訊號經發送至主閂鎖及從屬閂鎖，因此此舉將在該兩個閂鎖處發生。

回應於時鐘訊號之切換，資料值被輸入主閂鎖之反饋迴路，及如若此資料值為不同於所儲存之值的值，則該所儲存之值將更新，切換裝置之切換幫助反饋迴路切換所儲存之值。如若該值並非不同值，則反饋迴路將僅保持其原始值。在此情況下，由於反饋迴路中之該等裝置中無一者經時控，及未發生狀態變更，因此功率消耗將極低。

由於訊號已經輸入主從式正反器而非獨立閂鎖電路，因此從屬閂鎖亦接收到控制訊號，及如若所輸入之資料值不同於所儲存之值，則從屬閂鎖之切換電路亦將切換，及當時鐘相位變更時，來自主閂鎖之值將被輸入從屬閂鎖，及所儲存之值將依據該來自主閂鎖之值是否已變更而更新或保持。

然後，將重複此過程。就此點而言，在資料輸入未變更之情況下，首批步驟將為無效，因為已提供控制訊號，且將繼續提供相同訊號，及切換電路將不發生切換。首個有效步驟將為時鐘訊號之變更及因此存取控制裝置向主閂鎖提供存取。然而，由於資料值尚未變更，因此儘管存取控制裝置切換，但並無其他裝置將切換。此舉意謂著對於低活動之時間而言，在資料值保持不變之情況下，正反器之功率消耗 極低。

儘管說明性實施例已在本文中以參考附圖之方式經詳細描述，但將理解，專利申請範圍並非限定於彼等精確之實施例，且可由熟習該項技術者在不脫離所附專利申請範圍之範疇及精神之情況下對本文進行各種變更及潤飾。例如，可將下文中之附屬項之特徵與獨立項之特徵進行各種組合。

Claims (14)

1. 一種包含一第一閂鎖電路與一第二閂鎖電路的正反器，該第一閂鎖電路與該第二閂鎖電路之每一者用於接收及保留一資料值，且該第一閂鎖電路與該第二閂鎖電路之每一者包含：一反饋迴路，包含兩個反相裝置，該兩個反相裝置經並聯佈置在一反饋迴路中，一第一反相裝置之一輸出在該反饋迴路之一第一部分處連接至一第二反相裝置之一輸入，該第一部分保留該資料值；及該第二反相裝置之一輸出在該反饋迴路之一第二部分處連接至該第一反相裝置之一輸入，該第二部分保持一互補資料值；一第一輸入，用於接收一資料值；一輸出，用於輸出指示來自該反饋迴路之該資料值之一值；一時鐘訊號輸入，用於接收一時鐘訊號；一存取控制裝置，經配置以依據該時鐘訊號之一值而連接該第一輸入或將該第一輸入隔離於該反饋迴路之該第一部分；其中該反饋迴路包含兩個切換電路，該兩個切換電路經並聯佈置在該反饋迴路之該第一或該第二部分中之一者處；該等切換電路經配置使得該等切換電路之一者在該反饋迴路之該第一或第二部分中之該一者處在該等反相裝置之間提供一連接，而該第二或第一部分中之一另一者則包括一傳導元件，該傳導元件在該等反相裝置之間提供一永久連接； 該等閂鎖電路之每一者包含控制訊號電路系統，該電路系統經配置以提供至少一個控制訊號以控制該兩個切換電路，該兩個切換電路及該控制訊號電路系統經配置，以便回應於該至少一個控制訊號而使該兩個切換電路中之一者開啟及在該等反相裝置之間提供該連接，及使該兩個切換電路中之該另一者關閉；其中該控制訊號電路系統經配置以依據該資料值提供該至少一個控制訊號，以便回應於該資料值之變更而使該至少一個控制訊號變更，及使該兩個切換裝置中之當前開啟之一者變更至該兩個切換裝置中之該另一者，及使該開啟之切換裝置及該存取控制裝置共同操作以更新該反饋迴路內之該資料值；其中該第一閂鎖電路之該輸出連接至該反饋迴路之該第一部分及經配置以輸出該資料值；及該第二閂鎖電路之該存取控制裝置連接至該第一閂鎖電路之該輸出，及該第一閂鎖電路之該存取控制裝置及該第二閂鎖電路之該存取控制裝置經配置以在該時鐘週期之不同相位上操作，使得其中之一存取控制裝置在其中該另一存取控制裝置關閉時開啟。
2. 如請求項1所述之正反器，其中在該第一閂鎖電路與該第二閂鎖電路之每一者中，該輸出連接至該反饋迴路之該第一部分及經配置以輸出該資料值。
3. 如請求項1所述之正反器，其中在該第一閂鎖電路與該第二閂鎖電路之每一者中，該第二閂鎖電路包含至少一個反 相器以用於反相該已接收資料值，該控制訊號電路系統經配置以在該資料值藉由該至少一個反相器中之至少一者反相之前接收該資料值以用於產生該控制訊號，使得在該資料值在該第一輸入處被接收之前，該資料值在該兩個切換裝置處被接收。
4. 如請求項1所述之正反器，其中在該第一閂鎖電路與該第二閂鎖電路之每一者中，該兩個切換裝置中之該第一者經配置以在開啟時自該反饋迴路中放電，及該兩個切換裝置中之該第二者經配置以在開啟時驅動一電荷進入該反饋迴路。
5. 如請求項1所述之正反器，其中在該第一閂鎖電路與該第二閂鎖電路之每一者中，該第一及第二切換裝置為互補裝置，以便回應於一同一控制訊號而使其中一者開啟而該另一者則關閉，其中該控制訊號電路系統經配置以提供具有與該互補資料值相同之一值的一控制訊號以輸入該反饋迴路，在該反饋迴路中，該兩個切換電路經佈置在該第一部分上，及提供具有與該資料值相同之一值的一控制訊號以輸入該第一輸入，在該第一輸入中，該兩個切換電路經佈置在該第二部分上。
6. 如請求項5所述之正反器，其中在該第一閂鎖電路與該第二閂鎖電路之每一者中，該第一切換裝置包含一NMOS電晶體及該第二切換裝置包含一PMOS電晶體。
7. 如請求項1所述之正反器，其中在該第一閂鎖電路與該第二閂鎖電路之每一者中，該存取控制裝置包含一PMOS電晶體、一NMOS電晶體及一傳輸閘中之一者。
8. 如請求項2所述之正反器，其中在該第一閂鎖電路與該第二閂鎖電路之每一者中，該第二閂鎖電路進一步包含一第二輸入以用於接收一互補資料值及一第二資料輸出以用於輸出由該資料輸出所輸出之一值的一互補版本，及包括一又一存取控制裝置，該裝置經配置以依據該時鐘訊號之一值而連接該互補資料輸入或將該互補資料輸入隔離於該反饋迴路。
9. 如請求項1所述之正反器，其中，該第一及第二閂鎖電路中之該等切換電路位於該等閂鎖電路之一同一部分上，及用於控制該第二閂鎖電路中之該等切換裝置之該控制訊號包含該控制訊號以用於控制該第一閂鎖電路中之該等切換裝置，該正反器進一步包含一連接器，用於將來自該第一閂鎖電路之該控制訊號連接至該第二閂鎖電路。
10. 如請求項9所述之正反器，其中該正反器包含至少一個反相器以用於反相該已接收之資料值，該正反器經配置以在該資料值藉由該至少一個反相器之至少一者反相之前，將該資料值傳輸至該控制訊號電路系 統，使得在該資料值在該第一輸入處被接收之前，該控制訊號在該兩個切換裝置處被接收。
11. 如請求項1所述之正反器，其中該等存取控制裝置包含PMOS或NMOS電晶體，該第一及該第二閂鎖電路之該等存取控制裝置包含不同類型之電晶體。
12. 如請求項1所述之正反器，其中該等存取控制裝置包含傳輸閘及NMOS電晶體中之至少一者。
13. 一種更新一主從式正反器中所儲存之一值之方法，該主從式正反器包含一主閂鎖及一從屬閂鎖，其中每一閂鎖具有：反饋迴路，用於保留該資料值，每一反饋迴路包含一組之兩個切換裝置，該兩個切換裝置經並聯佈置在該反饋迴路上，及經配置使得該兩個切換裝置中之任一者在任一時間為開啟及完成該反饋迴路；及存取控制裝置，該等存取控制裝置用於控制對該等反饋迴路之存取，該等存取控制裝置經配置以在一時鐘週期之不同相位上提供該存取，該方法包含以下步驟：接收與當前儲存之一資料值不同之一新資料值；提供來自該新資料值之至少一個控制訊號，及將該至少一個控制訊號傳輸至該組之兩個切換裝置，該兩個切換裝置經佈置在該主閂鎖及該從屬閂鎖之一反饋迴路上； 回應於該至少一個控制訊號，將每一組中該等切換裝置中之一者切換為開啟及將一另一者切換為關閉；回應於該時鐘訊號而經由一存取控制裝置將該資料值傳輸至該主閂鎖之該反饋迴路；更新儲存在該主閂鎖中之該資料值；回應於該時鐘訊號之變更相位，將來自該主閂鎖之該已更新資料值傳輸至該從屬閂鎖；及更新保留在該從屬閂鎖中之該資料值。
14. 如請求項13所述之方法，該方法進一步包含以下步驟在將該資料值傳輸至該主閂鎖之該存取控制裝置之前，反相該已接收之資料值至少一次。