JP3607197B2 - 表示駆動装置および表示装置モジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、回路規模を小さく抑え、回路の消費電力を低減する事を目的とした表示駆動装置および表示装置モジュールに関するものである。
【０００２】
【従来の技術】
図９は、アクティブマトリクス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置のブロック構成を示している。
【０００３】
この液晶表示装置は、液晶表示部とそれを駆動する液晶駆動装置（液晶駆動回路）とで構成されている。上記液晶表示部は、ＴＦＴ方式の液晶パネル９０１を備え、該液晶パネル９０１内には、マトリクス状に配置された複数の表示単位素子（画素）と、対向電極（共通電極）９０６とが設けられている。
【０００４】
一方、上記液晶駆動装置は、それぞれＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップを含んでなるソースドライバ９０２およびゲートドライバ９０３と、コントローラ９０４と、液晶駆動電源９０５とを備えている。
【０００５】
ソースドライバ９０２やゲートドライバ９０３は、一般的には、所定の配線が形成されたフィルム上に上記ＩＣチップを搭載したＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）などを、液晶パネル９０１の内部から周縁部側に延設されたＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ；インジウムすず酸化物）端子上に実装し、接続したり、上記ＩＣチップをＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ ；異方性導電膜）を介して直接、液晶パネル９０１の上記ＩＴＯ端子に熱圧着して実装し、接続する方法などで構成されている。
【０００６】
また、液晶表示装置のより小型化を図るため、上記コントローラ９０４、液晶駆動電源９０５、ソースドライバ９０２、およびゲートドライバ９０３をまとめて１チップで構成したり、２ないし３チップで構成したりすることもある。図９では、これらの構成を機能別に分離した形で示している。
【０００７】
コントローラ９０４は、図中Ｄで示すデジタル化された表示データ（例えば、赤、緑、青に対応するＲＧＢの各映像信号）、およびＳ１で示す各種制御信号をソースドライバ９０２に出力するとともに、図中Ｓ２で示す各種制御信号をゲートドライバヘ９０３に出力している。ソースドライバ９０２ヘの主な制御信号は、水平同期信号（ラッチ信号Ｌｓ）、スタートパルス信号およびソースドライバ用のクロック信号等がある。一方、ゲートドライバ９０３ヘの主な制御信号は、垂直同期信号やゲートドライバ用のクロック信号等がある。なお、図中、各ＩＣチップ（ゲートドライバＩＣ、およびソースドライバＩＣ）を駆動するための電源は省略している。
【０００８】
また、液晶駆動電源９０５は、ソースドライバ９０２およびゲートドライバ９０３へ液晶パネル表示用電圧（階調表示用電圧を発生させるための参照電圧）を供給するものである。
【０００９】
外部から入力された表示データは、デジタル信号である上記表示データＤとして、コントローラ９０４を通してソースドライバ９０２へ入力される。ソースドライバ９０２は、入力された表示データＤを時分割でサンプリングして内部に記憶し、その後、コントローラ９０４から入力される水平同期信号（ラッチ信号Ｌｓとも言う）に同期するように、上記表示データＤから階調表示用電圧へのＤＡ（デジタル−アナログ）変換を行う。
【００１０】
そして、ソースドライバ９０２は、ＤＡ変換によって得られた階調表示用のアナログ電圧（階調表示用電圧）を、その液晶駆動電圧出力端子から、液晶パネル９０１内に設けられた対応するソース信号ライン１００４（図１０参照）に出力する。
【００１１】
次に、上記液晶パネル９０１の構成について、図１０に基づいて説明する。液晶パネル９０１には、画素電極１００１、画素容量１００２、画素への電圧印加をオン／オフするスイッチング素子としてのＴＦＴ１００３、ソース信号ライン１００４、ゲート信号ライン１００５、並びに、液晶パネルの対向電極１００６（図９の対向電極９０６に相当）が設けられている。なお、図中、Ａで示す領域が１画素分の表示単位素子に相当する。
【００１２】
ソース信号ライン１００４には、対象とする各画素に表示される明るさに応じた強度の階調表示用電圧が、図９に示すソースドライバ９０２から与えられる。一方、ゲート信号ライン１００５それぞれには、図９に示すゲートドライバ９０３から、縦方向（すなわち、ソース信号ライン１００４の伸長方向）に並んだ複数のＴＦＴ１００３が順次オンするように走査信号が与えられる。
【００１３】
ＴＦＴ１００３がオン状態の場合、該ＴＦＴ１００３のドレインに接続された画素電極１００１にソース信号ライン１００４から階調表示用電圧が印加されると、画素電極１００１と対向電極１００６との間の画素容量１００２に電荷が蓄積される（充電される）。次いで、ゲート信号ライン１００５による選択が終了し、ＴＦＴ１００３がオフ（非選択）状態に変化することで、画素容量１００２に書き込まれた電圧が維持される。そして、このようなオン／オフ動作を通じて、各表示単位素子（画素）の光透過率が、そこに書き込まれた階調表示用電圧のレベルに応じて変化され、所望の階調表示が実現される。
【００１４】
図１１および図１２は、図１０に示す液晶パネル９０１のソース信号ライン１００４、ゲート信号ライン１００５、並びに画素電極１００１それぞれに印加される液晶駆動電圧の波形の一例を示している。該図中、１１０１、１２０１はソースドライバ９０２からソース信号ライン１００４に出力された階調表示用電圧の波形を示し、１１０２、１２０２はゲートドライバ９０３からゲート信号ライン１００５に出力された、ＴＦＴ１００３のオン／オフを制御する走査信号の電圧波形を示す。尚、１１０２または１２０２がＨｉｇｈレベルのときＴＦＴ１００３はオン状態に、ＬｏｗレベルのときＴＦＴ１００３はオフ状態になる。
【００１５】
また、１１０３、１２０３は対向電極１００６（図１０参照）の電位を示し、１１０４、１２０４は画素電極１００１に印加される電圧波形を示す。画素電極１００１に印加される電圧波形１１０４の変化（図１１など参照）は、走査信号である１１０２がハイレベルのときＴＦＴ１００３がオンして画素容量１００２の充電（すなわち階調表示用電圧である１１０１の書き込み）が開始され、次いで画素容量１００２が所定の電圧レベルに到達したときに上記走査信号がロウレベルとなってＴＦＴ１００３がオフし、以降、走査信号が再びハイレベルとなるまでの間、画素容量１００２に充電された電荷に相当する電圧レベルが維持されることによって説明される。なお、図１２中、１２０４で示した電圧波形の変化も同様に説明される。
【００１６】
なお、図示しない液晶材料に印加される電圧は、画素電極１００１と対向電極１００６との電位差（電圧差）であり、図１１、図１２中では、斜線で示している。
【００１７】
また、図１１と図１２とでは、ソース信号ライン１００４に印加される階調表示用電圧（１１０１、１２０１）の電圧値が異なっており、これにより互いに異なる階調の表示を行っている。つまり、該階調表示用電圧の電圧値を変えることで、一画素単位に含まれる画素電極１００１と対向電極１００６との間の電位差（図１１、図１２中では、斜線で示す）を異ならせ、所望の階調表示を実現している。なお、表示可能な階調数は、液晶材料に印加される電圧値の選択肢の数（換言すれば、アナログ信号として出力される上記階調表示用電圧の電圧値の選択肢の数）により決定される。
【００１８】
ところで、本発明は、特に大きな回路規模および消費電力を占める階調表示用回路の中の出力回路に関するものであるため、以後、ソースドライバ９０２を中心に液晶駆動装置の説明を行う。
【００１９】
図１３は、上記ソースドライバ９０２のブロック構成を示しており、以下、該図などを参照しながらその基本的な部分のみ説明する。コントローラ９０４（図９参照）から転送されてきた各デジタル表示データＤＲ・ＤＧ・ＤＢ（例えば各６ビット）は、一旦、入力ラッチ回路１３０１でラッチされる。なお、各デジタル表示データＤＲ・ＤＧ・ＤＢは、それぞれ赤、緑、青色データに対応しており、図９では表示データＤとして総称されていたものである。
【００２０】
一方、上記コントローラ９０４からソースドライバ９０２に対しては、スタートパルス信号ＳＰや、ソースドライバ用のクロック信号ＣＫも入力される。このスタートパルス信号ＳＰは、上記クロック信号ＣＫに同期してシフトレジスタ回路１３０２内の各段を順次転送され、１）該シフトレジスタ回路１３０２の各段からサンプリングメモリ回路１３０３に対し出力信号を供給するとともに、２）その最終段から次段のソースドライバに対し、該ソースドライバ用のスタートパルス信号ＳＰ（カスケード出力信号Ｓ）を出力する。
【００２１】
また、上記シフトレジスタ回路１３０２の各段からサンプリングメモリ回路１３０３に供給される出力信号に同期して、入力ラッチ回路１３０１にラッチされたデジタル表示データＤＲ・ＤＧ・ＤＢは、時分割でサンプリングメモリ回路１３０３内に一旦記憶されるとともに、次のホールドメモリ回路１３０４に出力される。
【００２２】
より具体的には、１水平同期期間（図１４参照）分のデジタル表示データＤＲ・ＤＧ・ＤＢがサンプリングメモリ回路１３０３に記憶されると、コントローラ９０４（図９参照）から供給される水平同期信号（ラッチ信号Ｌｓ）に基づき、ホールドメモリ回路１３０４がサンプリングメモリ回路１３０３の各段からの出力信号を取り込み、該出力信号を次段のレベルシフタ回路１３０５に出力する。また上記ホールドメモリ回路１３０４は、この出力動作とともに、次の水平同期信号が入力されるまでそのデジタル表示データＤＲ・ＤＧ・ＤＢを維持する。
【００２３】
レベルシフタ回路１３０５は、液晶パネル９０１（図９参照）への印加電圧レベルを処理する次段のＤＡ変換回路１３０６に適合させるため、入力信号のレベルを昇圧等により変換して出力する回路である。また、基準電圧発生回路１３０９は、液晶駆動電源９０５（図９参照）からの参照電圧ＶＲに基づき、階調表示用の各種アナログ電圧を発生させ、ＤＡ変換回路１３０６に出力する。
【００２４】
ＤＡ変換回路１３０６は、基準電圧発生回路１３０９から供給される各種アナログ電圧から、レベルシフタ回路１３０５にてレベル変換されたデジタル表示データに応じたアナログ電圧を選択する。この階調表示を表すアナログ電圧は、出力回路１３０７を介して、各液晶駆動電圧出力端子（以下、単に出力端子と記載する）１３０８から液晶パネル９０１の各ソース信号ライン１００４へ出力される。出力回路１３０７は、バッファ回路として機能し、例えば差動増幅回路を用いたボルテージフォロア回路で構成されるものである。
【００２５】
なお、図１４、図１５（ａ）・（ｂ）には、図９〜図１３を用いて説明した、上記ソースドライバ９０２やゲートドライバ９０３（図９参照）の入力信号または出力信号のタイミングチャートを示している。図１４に示されるように、コントローラ９０４からゲートドライバ９０３に入力される垂直同期信号と、ソースドライバ９０２に入力される水平同期信号（ラッチ信号Ｌｓ）とは互いに所定の関係を有して出力されており、さらに、該ゲートドライバ９０３から各ゲート信号ラインＧ１ 〜Ｇｎ （図１０に示すゲート信号ライン１００５に相当）に出力される走査信号はそれぞれ、１垂直同期期間内に１度ずつ、上記水平同期信号に同期して順次選択パルス（図１２に示すＨｉｇｈレベルの電圧信号）を出力している。
【００２６】
一方、上記走査信号、ソースドライバ用のクロック信号ＣＫ、スタートパルス信号ＳＰ、デジタル表示データＤＲ・ＤＧ・ＤＢ（図中デジタル表示データ信号と記載）、並びに水平同期信号の信号波形同士は、既に説明した通り、図１５（ａ）に示す関係を有しており、ソースドライバ９０２の出力端子１３０８から各ソース信号ライン１００４へ出力される信号波形（図中、ソースドライバ出力）は、図１５（ｂ）に示す関係を有している。なお、該図に示すのは、ソースドライバ９０２側の出力端子１３０８がＸ１〜Ｘ１００、Ｙ１〜Ｙ１００、Ｚ１〜Ｚ１００（すなわち、Ｒ・Ｇ・Ｂの各色に対応して１００個ずつ）の合計３００端子備えてなる例であり、以下にも説明するように６４通りの階調表示への対応が可能なものである。
【００２７】
次に、本発明に特に関係する基準電圧発生回路１３０９、ＤＡ変換回路１３０６、並びに出力回路１３０７につき、主に図１３、図１６、図１７、並びに図１８を参照して、さらに詳細にその回路構成を説明する。
【００２８】
図１６は、基準電圧発生回路１３０９の回路構成例を示している。ＲＧＢの各色に対応するデジタル表示データＤＲ・ＤＧ・ＤＢが各々例えば６ビットで構成されている場合、基準電圧発生回路１３０９は、２６ ＝６４通りの階調表示に対応する６４種類のアナログ電圧を出力する。以下、その具体的構成について説明する。
【００２９】
基準電圧発生回路１３０９は、抵抗Ｒ０ 〜Ｒ７ が直列に接続された抵抗分割回路で構成されており、最も簡単な構成となっている。また、上記の抵抗Ｒ０ 〜Ｒ７ のそれぞれは、８本の抵抗素子が直列に接続されて構成されている。例えば、抵抗Ｒ０ について説明すれば、図１７に示すように、８本の抵抗素子Ｒ０１、Ｒ０２、・・・Ｒ０８が直列接続されて抵抗Ｒ０ が構成されている。また、他の抵抗Ｒ１ 〜Ｒ７ についても上記した抵抗Ｒ０ と同様の構成である。したがって、基準電圧発生回路１３０９は、合計６４本の抵抗素子が直列接続されて構成されていることになる。なお、抵抗Ｒ０ 〜Ｒ７ の抵抗値はそれぞれ、γ補正等を考慮して設計すればよい。
【００３０】
また、基準電圧発生回路１３０９は、９種類の参照電圧Ｖ’０ 、Ｖ’８ 、…Ｖ’５６、Ｖ’６４に対応する９つの中間調電圧入力端子を備えている。そして、抵抗Ｒ０ の一端に、参照電圧Ｖ’６４に対応する中間調電圧入力端子が接続されている一方、抵抗Ｒ０ の他端、すなわち、抵抗Ｒ０ と抵抗Ｒ１ との接続点に、参照電圧Ｖ’５６に対応する中間調電圧入力端子が接続されている。以下、隣り合う各抵抗Ｒ１ ・Ｒ２ 、Ｒ２ ・Ｒ３ 、…、Ｒ６ ・Ｒ７ の各接続点に、参照電圧Ｖ’４８、Ｖ’４０、…Ｖ’８ に対応する中間調電圧入力端子が順に接続されている。そして、抵抗Ｒ７ における抵抗Ｒ６ の接続点とは反対側に、参照電圧Ｖ’０ に対応する中間調電圧入力端子が接続されている。
【００３１】
この構成により、６４本の抵抗素子の隣り合う２抵抗素子間から電圧Ｖ１ 〜Ｖ６３を引き出すことが可能となる。そして、これらの電圧Ｖ１ 〜Ｖ６３と、参照電圧Ｖ’０ からそのまま得られる電圧Ｖ０ とを合わせて、計６４通りの階調表示用アナログ電圧（電圧Ｖ０ 〜Ｖ６３）を得ることができる。結局、基準電圧発生回路１３０９が抵抗分割回路で構成される場合、階調表示用アナログ電圧である電圧Ｖ０ 〜Ｖ６３は、抵抗比によって決まることになる。６４種類のアナログ電圧（電圧Ｖ０ 〜Ｖ６３）は、基準電圧発生回路１３０９からＤＡ変換回路１３０６に入力される。
【００３２】
なお、一般的には、両端の参照電圧Ｖ’０ とＶ’６４の２電圧は常に中間調電圧入力端子に入力されるが、残るＶ’８ 〜Ｖ’５６に対応する７本の中間調電圧入力端子は微調整用として使用され、実際にはこれらの端子に電圧が入力されない場合もある。
【００３３】
次に、ＤＡ変換回路１３０６について説明する。図１８は、ＤＡ変換回路１３０６の一構成例を示している。なお、該図には、上記出力回路１３０７の構成（ボルテージフォロワ回路）も示している。
【００３４】
ＤＡ変換回路１３０６では、６ビットのデジタル信号からなる表示データに応じて、入力された６４通りの電圧Ｖ０ 〜Ｖ６３のうちの１つが選択されて出力されるように、ＭＯＳトランジスタやトランスミッションゲートがアナログスイッチ（以下、スイッチと称する）として配置されている。すなわち、６ビットのデジタル信号からなる表示データのそれぞれ（Ｂｉｔ０〜Ｂｉｔ５）に応じて、上記スイッチがオン／オフされ、これにより、入力された６４通りの電圧のうちの１つが選択されて出力回路１３０７に出力される。以下にこの様子を説明する。
【００３５】
６ビットのデジタル信号は、Ｂｉｔ０がＬＳＢ（ｔｈｅ Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ ）であり、Ｂｉｔ５がＭＳＢ（ｔｈｅ Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）である。上記スイッチは、２個で１組のスイッチ対を構成している。Ｂｉｔ０には３２組のスイッチ対（６４個のスイッチ）が対応しており、Ｂｉｔ１には１６組のスイッチ対（３２個のスイッチ）が対応している。以下、Ｂｉｔごとに個数が２分の１になり、Ｂｉｔ５には１組のスイッチ対（２個のスイッチ）が対応することになる。したがって、合計で、２５ ＋２４ ＋２３ ＋２２ ＋２１ ＋１＝６３組のスイッチ対（１２６個のスイッチ）が存在する。
【００３６】
Ｂｉｔ０に対応するスイッチの一端は、先の電圧Ｖ０ 〜Ｖ６３が入力される端子となっている。そして、上記スイッチの他端は２個１組で接続されるとともに、さらに次のＢｉｔ１に対応するスイッチの一端に接続されている。以降、この構成がＢｉｔ５に対応するスイッチまで繰り返される。最終的には、Ｂｉｔ５に対応するスイッチから１本の線が引出され、出力回路１３０７に接続されている。
【００３７】
Ｂｉｔ０〜Ｂｉｔ５に対応するスイッチを、それぞれスイッチ群ＳＷ０ 〜ＳＷ５ と呼ぶことにする。スイッチ群ＳＷ０ 〜ＳＷ５ の各スイッチは、６ビットのデジタル表示データ（Ｂｉｔ０〜Ｂｉｔ５）により、以下のように制御される。
【００３８】
スイッチ群ＳＷ０ 〜ＳＷ５ では、対応するＢｉｔが０（Ｌｏｗレベル）のときは各２個１組のアナログスイッチの一方（同図では下側のスイッチ）がＯＮし、逆に、対応するＢｉｔが１（Ｈｉｇｈレベル）のときは別のアナログスイッチ（同図では上側のスイッチ）がＯＮする。同図では、Ｂｉｔ０〜Ｂｉｔ５が（１１１１１１）であり、全てのスイッチ対において上のスイッチがオン、下のスイッチがオフとなっている。この場合、ＤＡ変換回路１３０６からは、電圧Ｖ６３が出力回路１３０７に出力される。
【００３９】
同様に、例えば、Ｂｉｔ０〜Ｂｉｔ５が（１１１１１０）であれば、ＤＡ変換回路１３０６からは、電圧Ｖ６２が出力回路１３０７に出力され、（０００００１）であれば電圧Ｖ１ が出力され、（００００００）であれば電圧Ｖ０ が出力される。このようにして、デジタル表示に応じた階調表示用アナログ電圧（電圧Ｖ０ 〜Ｖ６３）の中から１つが選択的に出力されて、階調表示が実現される。
【００４０】
上記した基準電圧発生回路１３０９は、通常１つのソースドライバＩＣに１つ設置され、共有化して使用される。一方、ＤＡ変換回路１３０６および出力回路１３０７は、各出力端子１３０８（図１３参照）に対応してそれぞれ一つずつ設けられている。
【００４１】
また、カラー表示の場合は、上記出力端子１３０８は、各色に対応して使用されるので、その場合は、ＤＡ変換回路１３０６および出力回路１３０７は、画素ごとで、かつ、１色につき各々１回路が使用される。すなわち、液晶パネル９０１の長辺方向の画素数がＮであれば、赤、緑、青の各色用の出力端子１３０８を、それぞれＲ、Ｇ、Ｂに添え字ｎ（ｎ＝１、２、…、Ｎ）を付して表せば、この出力端子１３０８としては、Ｒ１ 、Ｇ１ 、Ｂ１ 、Ｒ２ 、Ｇ２ 、Ｂ２ 、…、ＲＮ 、ＧＮ 、ＢＮ があり、そのため、３Ｎ個のＤＡ変換回路１３０６および出力回路１３０７が必要になる。
【００４２】
続いて、図１９〜図２１を参照しながら、基準電圧発生回路１３０９、ＤＡ変換回路１３０６、並びに出力回路１３０７の様々な接続例について説明する。
【００４３】
図１９に示す接続例は、図１６および図１７に記載の接続形態をまとめたものであり、基準電圧発生回路１３０９を介して階調表示用の電圧Ｖ０ 〜Ｖ６３が入力されるＤＡ変換回路１３０６は、入力されるデジタル表示データ（レベルシフタ回路からの出力信号）に応じた階調表示用の電圧を選択して、出力回路１３０７側に出力する。
【００４４】
そして、この出力を、バッファ回路として機能する出力回路１３０７、出力端子１３０８を順に介して、液晶パネル内のソース信号ライン１００４に出力する。なお、該図中、１００８は、液晶パネルの１つの画素およびそれにつながるソース信号ライン１００４の配線容量をモデル化したものである。ここで、１００２は画素容量を、１００３はＴＦＴを、１００６は対向電極の電位を、１００７はソース信号ライン１００４の配線容量を、それぞれ示している。
【００４５】
以上のように、図１９に示す回路構成は、複数の抵抗を直列に接続してなる抵抗分割回路から互いに異なるレベルの電圧Ｖ０ 〜Ｖ６３を取得し、アナログスイッチにより該電圧Ｖ０ 〜Ｖ６３からデジタル表示データに対応した１つの電圧を選択し、次いでバッファ回路として機能する出力回路１３０７を介して該電圧を低インピーダンス化して出力し、液晶パネル内のソース信号ライン１００４の配線容量１００７や画素容量１００２を充電するものである。
【００４６】
また、図２０に示すように、図１９に示す回路構成から出力回路１３０７を省略することも可能である。この場合には、複数の抵抗を直列に接続してなる抵抗分割回路から互いに異なるレベルの電圧Ｖ０ 〜Ｖ６３を取得し、アナログスイッチにより該電圧Ｖ０ 〜Ｖ６３からデジタル表示データに対応した１つの電圧を選択し、次いで、該電圧をそのまま直接ソース信号ライン１００４に入力して、上記配線容量１００７や画素容量１００２を充電する。
【００４７】
さらに、図２１に示すように、出力回路１３０７に相当するバッファ回路１３１０を、基準電圧発生回路１３０９とＤＡ変換回路１３０６とを電気的につなぎ、電圧Ｖ０ 〜Ｖ６３がそれぞれ伝送される電圧線の各々に設けた回路構成とすることもできる。この場合、上記電圧Ｖ０ 〜Ｖ６３は、各バッファ回路１３１０を介して低インピーダンス化された後にＤＡ変換回路１３０６に入力され、次いで、アナログスイッチによりデジタル表示データに対応した１つの電圧が選択され、上記配線容量１００７や画素容量１００２が充電される。
【００４８】
【発明が解決しようとする課題】
液晶表示装置市場では、液晶表示装置のモニター用途の拡大に伴い画面サイズの大型化や、高精細化による画素数の増大が急速に進むことが予想される。このことは、特に１個当たり多数の液晶駆動電圧出力端子を有するソースドライバ９０２のさらなる多出力端子化をもたらすものとなる。また、液晶表示装置の低コスト化、軽量化からも、ソースドライバ９０２の１個当たりの液晶駆動電圧出力端子の多出力化（多出力端子化）が加速されることになる。例えば、従来技術では３００端子であったものが、１０００端子にもなるといったことが考えられる。
【００４９】
一方、上記のような多出力端子化に対応した場合、図１３に示したようなソースドライバ９０２の構成、即ち１つの液晶駆動電圧出力端子部に１つのボルテージフォロア回路等の差動増幅回路（オペアンプ回路）を用いた低インピーダンス出力変換手段（出力回路１３０７）を備えている構成では、低インピーダンス出力変換手段を構成するアナログ回路の回路素子数が一般的に多いことから、レイアウト面積が大きくなり、かつ動作点を安定させるため動作電流も大きくなる。
【００５０】
したがって、液晶駆動電圧出力端子の多出力端子化が進むと、これに伴うソースドライバ９０２の出力回路１３０７のレイアウト面積の増大および消費電力の増大により、ソースドライバＩＣ全体のチップサイズの増大および消費電力の増大を招来することになる。
【００５１】
本発明は、多端子化に伴う回路規模、即ちチップサイズの増大、および消費電力の増大を抑制することができる表示駆動装置および表示装置モジュールの提供を目的としている。
【００５２】
【課題を解決するための手段】
上記の課題を解決するために、本発明の表示駆動装置は、表示手段に表示データに応じた複数種類の駆動電圧を低インピーダンス出力手段を介して複数の出力端子から出力する表示駆動装置において、１個の前記低インピーダンス出力手段が、切替手段を介して複数の前記出力端子と接続され、前記切替手段の切替動作により複数の前記出力端子に対して使用されることを特徴としている。
【００５３】
上記の構成によれば、１個の低インピーダンス出力手段は、切替手段を介して複数の出力端子と接続され、切替手段の切替動作により複数の出力端子に対して使用される、即ち複数の出力端子において共有される。したがって、複数の各出力端子に対してそれぞれ低インピーダンス出力手段を設けた場合と比較して、出力端子数の増加に伴う、表示駆動装置の回路規模、即ち表示駆動装置がチップ形態である場合のチップサイズの大型化、および消費電力の増大を抑制することができる。
【００５４】
また、低インピーダンス出力手段の上記共有化により、低インピーダンス出力手段として使用される例えば各差動増幅回路での製造条件等のバラツキに起因して、差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差により表示ムラが発生することを抑制できる。
【００５５】
本発明の表示駆動装置は、表示データに応じて表示手段を駆動するための複数種類の駆動電圧を生成する電圧生成手段と、複数の出力端子と、表示データに応じて複数種類の前記駆動電圧から各出力端子について１つの駆動電圧を選択して出力する電圧選択手段と、出力インピーダンスが低インピーダンスである低インピーダンス出力手段と、１個の前記低インピーダンス出力手段を前記電圧選択手段と複数の前記出力端子とに断接可能に接続する切替手段と、前記低インピーダンス出力手段が複数の前記出力端子のうちの１個のみと順次接続されるように前記切替手段の断接動作を時分割制御する切替制御手段とを備えていることを特徴としている。
【００５６】
上記の構成によれば、切替手段により１個の低インピーダンス出力手段が電圧選択手段と複数の出力端子とに断接可能に接続され、切替制御手段により低インピーダンス出力手段が複数の出力端子のうちの１個のみと順次接続されるように切替手段の断接動作が時分割制御される。したがって、１個の低インピーダンス出力手段が複数の出力端子において共有されるので、複数の各出力端子に対してそれぞれ低インピーダンス出力手段を設けた場合と比較して、出力端子数の増加に伴う、表示駆動装置の回路規模、即ち表示駆動装置がチップ形態である場合のチップサイズの大型化、および消費電力の増大を抑制することができる。
【００５７】
また、低インピーダンス出力手段の上記共有化により、低インピーダンス出力手段として使用される例えば各差動増幅回路での製造条件等のバラツキに起因して、差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差により表示ムラが発生することを抑制できる。
【００５８】
上記の表示駆動装置は、１個の前記低インピーダンス出力手段と、前記切替手段と、１個の前記低インピーダンス出力手段に前記切替手段を介して接続されている複数の出力端子とからなるブロックが複数個備えられ、前記切替制御手段が、各ブロック間において前記切替手段が接続状態となるタイミングが互いにずれるように、前記切替手段を制御する構成としてもよい。
【００５９】
上記の構成によれば、各ブロック間において切替手段が接続状態となるタイミングが互いにずれるので、切替手段が接続状態となったときの消費電流のピークの集中を避けることができる。これにより、特に電池を電源としている表示駆動装置での電源電力の消耗を抑制することができる。
【００６０】
上記の表示駆動装置は、前記切替制御手段が、前記出力端子からの駆動電圧の出力が不要であるときに、切替手段の動作を停止させる構成としてもよい。
【００６１】
上記の構成によれば、切替手段によるむだな切替動作を抑制して表示駆動装置の消費電力を低減することができる。
【００６２】
上記の表示駆動装置は、前記電圧選択手段が複数の出力線により前記出力端子と直接的に接続され、前記低インピーダンス出力手段が、前記切替手段を介して前記出力線と並列に設けられ、前記出力端子に、前記低インピーダンス出力手段からの出力の有無に関わらず、前記電圧選択手段からの出力が直接的に供給される構成としてもよい。
【００６３】
上記の構成によれば、一つの出力端子において、切替制御手段による切替手段の制御により、低インピーダンス出力手段との接続が遮断状態となった場合においても、電圧選択手段からの出力が直接的に前記出力端子に供給される。したがって、前記出力端子においては、所定の駆動電圧を維持することができる。
【００６４】
上記の表示駆動装置は、前記電圧選択手段が複数の出力線により前記出力端子と直接的に接続され、前記低インピーダンス出力手段が、前記切替手段を介して前記出力線と並列に設けられ、前記出力端子に、前記低インピーダンス出力手段からの出力の遮断後にも、前記電圧選択手段からの出力が直接的に供給される構成としてもよい。
【００６５】
上記の構成によれば、一つの出力端子において、切替制御手段による切替手段の制御により、低インピーダンス出力手段との接続が遮断状態となった場合においても、電圧選択手段からの出力が直接的に前記出力端子に供給される。したがって、前記出力端子においては、所定の駆動電圧を維持することができる。
【００６６】
上記の表示駆動装置は、前記低インピーダンス出力手段が、非動作時に、内部の動作電流を遮断する構成としてもよい。
【００６７】
上記の構成によれば、低インピーダンス出力手段の非動作時のむだな動作電流を遮断し、さらなる消費電力の低減を図り得る。
【００６８】
表示装置モジュールは、上記の何れかの表示駆動装置を備えた構成とすることができ、これにより、表示装置モジュールにおいては、出端子数の増加に伴う、表示駆動装置の回路規模、即ち表示駆動装置がチップ形態である場合のチップサイズの大型化、および消費電力の増大を抑制することができる。また、低インピーダンス出力手段の上記共有化により、低インピーダンス出力手段として使用される例えば各差動増幅回路での製造条件等のバラツキに起因して、差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差により表示ムラが発生することを抑制できる。
【００６９】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態を図１ないし図６に基づいて以下に説明する。
本実施の形態のＴＦＴ方式の液晶表示装置（液晶表示モジュール）は、図２に示すように、対向電極６を有する液晶パネル（表示手段）１、ソースドライバ（液晶駆動装置）２、ゲートドライバ３、コントローラ４および液晶駆動電源５を備えている。本実施の形態の液晶表示装置は、図１３に示した従来の液晶表示装置と、基本構成、および液晶パネル１の駆動波形が同一である。したがって、それら同一部分については説明を省略する。
【００７０】
コントローラ４は、前記コントローラ９０４と同様、表示データ、および各種制御信号Ｓ１をソースドライバ２に出力するとともに、各種制御信号Ｓ２をゲートドライバヘ３に出力している。ただし、制御信号Ｓ１には、ソースドライバ２の後述する切替制御回路２０に対する制御信号Ｔが含まれている。
【００７１】
ソースドライバ２は、入力ラッチ回路１１、シフトレジスタ回路１２、サンプリングメモリ回路１３、ホールドメモリ回路１４、レベルシフタ回路１５、ＤＡ変換回路（電圧選択手段）１６、液晶駆動電圧出力端子（出力端子）１８を有する出力回路１７、基準電圧発生回路（電圧生成手段）１９および切替制御回路（切替制御手段）２０を備えている。このうち、入力ラッチ回路１１、シフトレジスタ回路１２、サンプリングメモリ回路１３、ホールドメモリ回路１４、レベルシフタ回路１５、ＤＡ変換回路１６および基準電圧発生回路１９は、図１３に示した対応する各回路と同一構成であるので、ここでの説明は省略する。
【００７２】
出力回路１７には、図３に示すように、１個の液晶駆動電圧出力端子１８当たり１個のＤＡ変換回路１６が接続されている。各ＤＡ変換回路１６は、デジタル表示データ（例えば６ビット）に応じて、６４階調表示用の電圧レベルの内の１つを選択し、出力回路１７に出力する。また、レベルシフタ回路１５も各ＤＡ変換回路１６の１個当たり１個が対応して設けられている。これらの点は、図１２に示した前記ソースドライバ９０２と同様である。
【００７３】
出力回路１７は、図４に示すように低インピーダンス出力変換手段である差動増幅回路にて構成されたボルテージフォロア回路（低インピーダンス出力手段）２１を備えている。このボルテージフォロア回路２１は、既存の技術を用いた周知の構成である。
【００７４】
ここでは説明を簡単にするため、ボルテージフォロア回路２１が、Ｒ、Ｇ、Ｂの各信号に対応する液晶駆動電圧出力端子１８（Ｘ、Ｙ、Ｚ）の３端子に１個の割合で備えられ、これら３個の液晶駆動電圧出力端子１８（Ｘ、Ｙ、Ｚ）にて共有されているものとする。そして、上記のように、３個の液晶駆動電圧出力端子１８（Ｘ、Ｙ、Ｚ）が１個のボルテージフォロア回路２１を共有しているブロックがＮ個設けられることにより、１個のソースドライバＩＣ（ソースドライバ２）が構成されている。したがって、この例において、例えば１個のソースドライバ２がＲ、Ｇ、Ｂそれぞれに対応して計３００個の液晶駆動電圧出力端子１８を有する場合、ボルテージフォロア回路２１は１００個備えられることになる。
【００７５】
次に、出力回路１７の構成について詳細に説明する。
図３の構成において、Ｒ、Ｇ、Ｂの各信号に対応して、ＤＡ変換回路１６としてはＤＡ変換回路Ｘ１、Ｙ１、Ｚ１〜ＸＮ、ＹＮ、ＺＮが設けられ、ボルテージフォロア回路２１としてはボルテージフォロア回路ＶＦ１〜ＶＦＮが設けられている。また、アナログスイッチ回路（切替手段）２２としてはアナログスイッチ回路ＳＷＸ１ｉｎ、ＳＷＹ１ｉｎ、ＳＷＺ１ｉｎ、ＳＷＸ１ｏｕｔ 、ＳＷＹ１ｏｕｔ 、ＳＷＺ１ｏｕｔ 〜ＳＷＸＮｉｎ、ＳＷＹＮｉｎ、ＳＷＺＮｉｎ、ＳＷＸＮｏｕｔ 、ＳＷＹＮｏｕｔ 、ＳＷＺＮｏｕｔ が設けられ、液晶駆動電圧出力端子１８としては液晶駆動電圧出力端子Ｘ１、Ｙ１、Ｚ１〜ＸＮ、ＹＮ、ＺＮが設けられている。さらに、ＤＡ変換回路１６と液晶駆動電圧出力端子１８とを結ぶ出力線２３としては、出力線ＬＸ１、ＬＹ１、ＬＺ１〜ＬＸＮ、ＬＹＮ、ＬＺＮが設けられている。
【００７６】
上記アナログスイッチ回路２２は、ＭＯＳトランジスタやトランスミッション回路からなり、既存の技術を用いた周知の構成である。アナログスイッチ回路２２には、そのＯＮ／ＯＦＦを制御する制御信号ｔｉｊ（ｔ１１、ｔ２１、ｔ３１〜ｔ１Ｎ、ｔ２Ｎ、ｔ３Ｎ）を入力するための制御端子２２ａが設けられている。上記制御信号ｔｉｊは、コントローラ４からの制御信号Ｔに基づいて、切替制御回路２０から出力される。ここでは、制御信号ｔｉｊがＨｉｇｈレベルのとき、スイッチはＯＮ（導通）し、制御信号ｔｉｊがＬｏｗレベルのとき、スイッチはＯＦＦ（非導通）になるものとする。
【００７７】
Ｒ、Ｇ、Ｂの各信号に対応するＤＡ変換回路Ｘ１、Ｙ１、Ｚ１からの出力線ＬＸ１、ＬＹ１、ＬＺ１は、そのままＲ、Ｇ、Ｂの各信号に対応する液晶駆動電圧出力端子Ｘ１、Ｙ１、Ｚ１と接続されている。
【００７８】
ボルテージフォロア回路ＶＦ１の入力端子は、上記アナログスイッチ回路ＳＷＸ１ｉｎ、ＳＷＹ１ｉｎ、ＳＷＺ１ｉｎを介して、出力線ＬＸ１、ＬＹ１、ＬＺ１のＤＡ変換回路１６寄り側位置に接続され、ボルテージフォロア回路ＶＦ１の出力端子は、上記アナログスイッチ回路ＳＷＸ１ｏｕｔ 、ＳＷＹ１ｏｕｔ 、ＳＷＺ１ｏｕｔ を介して、出力端子Ｘ１、Ｙ１、Ｚ１と接続されている。
【００７９】
上記アナログスイッチ回路ＳＷＸ１ｉｎおよびＳＷＸ１ｏｕｔ 、ＳＷＹ１ｉｎおよびＳＷＹ１ｏｕｔ 、ＳＷＺ１ｉｎおよびＳＷＺ１ｏｕｔ には、切替制御回路２０から、これらのＯＮ／ＯＦＦを制御する制御信号ｔ１１、ｔ２１、ｔ３１がそれぞれ入力される。
【００８０】
上記説明では、ボルテージフォロア回路ＶＦ１を備えた第１のブロックについて示したが、ボルテージフォロア回路ＶＦ２〜ＶＦＮを備えた他の第２〜第Ｎのブロックについても同一の構成となっている。
【００８１】
上記の構成において、出力回路１７の動作を図３に基づいて以下に説明する。なお、ここでは理解を容易にするため、アナログスイッチ回路２２の制御信号ｔｉｊは、ｔ１１〜ｔ１Ｎを同じ信号ｔ１とし、ｔ２１〜ｔ２Ｎを同じ信号ｔ２とし、ｔ３１〜ｔ３Ｎを同じ信号ｔ３としてそれぞれ示している。
【００８２】
各ＤＡ変換回路１６の出力は、液晶表示装置の図３に示す１水平同期期間（１Ｈ期間）において、ホールドメモリ回路１４のラッチ動作により、同じ信号、即ちデジタル表示データに応じて選択された同じ階調表示用電圧が継続して出力される。
【００８３】
まず、ソースドライバ２に水平同期信号（図１のラッチ信号Ｌｓにもなる信号）が入力され、ＤＡ変換回路１６からデジタル表示データに応じた階調用電圧が選択され、その電圧が出力回路１７に出力されると、切替制御回路２０から出力される制御信号ｔ１がＨｉｇｈレベルとなる。これにより、アナログスイッチ回路ＳＷＸｉｉｎとＳＷＸｉｏｕｔ （ｉ＝１〜Ｎ）とがＯＮ（導通）状態となる。このとき、アナログスイッチ回路ＳＷＹｊｉｎとＳＷＹｊｏｕｔ （ｊ＝１〜Ｎ）、ＳＷＺｋｉｎとＳＷＺｋｏｕｔ （ｋ＝１〜Ｎ）はＯＦＦ（非導通）状態となる。
【００８４】
したがって、液晶駆動電圧出力端子Ｘ１、Ｘ２、…、ＸＮからは、ＤＡ変換回路Ｘ１、Ｘ２、…、ＸＮから出力線ＬＸ１、ＬＸ２、…、ＬＸＮを介して直接出力される電圧に加えて、出力抵抗が低インピーダンス化されたボルテージフォロア回路ＶＦ１〜ＶＦＮからの出力もそれぞれ併せて出力される。
【００８５】
これにより、液晶駆動電圧出力端子Ｘ１、Ｘ２、…、ＸＮが各々接続されているソース信号ライン１００４であり、かつゲートドライバ３からの走査信号により選択されている画素（ＴＦＴ１００３のゲート信号ライン１００５にＨｉｇｈレベルが印加されてＴＦＴ１００３がＯＮ状態の画素）では、その画素容量１００２が主にボルテージフォロア回路ＶＦ１〜ＶＦＮを介して充放電されるため、所望の階調表示用電圧に速やかに達することになる。
【００８６】
画素容量１００２への充放電が終了し、所望の階調表示用電圧に達すると、切替制御回路２０から出力される制御信号ｔ１がＬｏｗレベルとなり、アナログスイッチ回路ＳＷＸｉｉｎとＳＷＸｉｏｕｔ （ｉ＝１〜Ｎ）とがＯＦＦ（非導通）状態となる。
【００８７】
これにより、液晶駆動電圧出力端子Ｘ１、Ｘ２、…、ＸＮが各々接続されているソース信号ライン１００４は、アナログスイッチ回路ＳＷＸｉｉｎ、ＳＷＸｉｏｕｔ （ｉ＝１〜Ｎ）によりボルテージフォロア回路ＶＦ１〜ＶＦＮを介した出力が遮断される。したがって、それ以後、上記ソース信号ライン１００４に供給される信号は、次に制御信号ｔ１がＨｉｇｈレベルになるまで、ＤＡ変換回路Ｘ１〜ＸＮから出力線ＬＸ１〜ＬＸＮを介して直接出力される信号のみに切り替わる。この場合、液晶駆動電圧出力端子Ｘ１、Ｘ２、…、ＸＮは高インピーダンス出力状態となるが、画素容量１００２の充放電が終了後のソース信号ライン１００４の電圧を維持するためには十分である。
【００８８】
次に、切替制御回路２０から出力される制御信号ｔ２がＬｏｗレベルからＨｉｇｈレベルに変化することにより、アナログスイッチ回路ＳＷＹｊｉｎとＳＷＹｊｏｕｔ （ｉ＝１〜Ｎ）とがＯＮ（導通）状態となる。このとき、アナログスイッチ回路ＳＷＸｉｉｎとＳＷＸｉｏｕｔ （ｉ＝１〜Ｎ）、ＳＷＺｋｉｎとＳＷＺｋｏｕｔ （ｋ＝１〜Ｎ）はＯＦＦ（非導通）状態となる。
【００８９】
したがって、液晶駆動電圧出力端子Ｙ１、Ｙ２、…、ＹＮからは、それまでのＤＡ変換回路Ｙ１、Ｙ２、…、ＹＮから出力線ＬＹ１、ＬＹ２、…、ＬＹＮを介して直接出力される電圧に加えて、出力抵抗が低インピーダンス化されたボルテージフォロア回路ＶＦ１〜ＶＦＮからの出力もそれぞれ併せて出力される。
【００９０】
これにより、液晶駆動電圧出力端子Ｙ１、Ｙ２、…、ＹＮが各々接続されているソース信号ライン１００４であり、かつゲートドライバ３からの走査信号により選択されている画素（ＴＦＴ１００３のゲート信号ライン１００５にＨｉｇｈレベルが印加されＴＦＴ１００３がＯＮ状態の画素）では、その画素容量１００２が主にボルテージフォロア回路ＶＦ１〜ＶＦＮを介して充放電されるため、所望の階調表示用電圧に速やかに達することになる。
【００９１】
画素容量１００２への充放電が終了し、所望の階調表示用電圧に達すると、切替制御回路２０から出力される制御信号ｔ２がＬｏｗレベルとなり、アナログスイッチ回路ＳＷＹｊｉｎとＳＷＹｊｏｕｔ （ｊ＝１〜Ｎ）とがＯＦＦ（非導通）状態となる。
【００９２】
これにより、液晶駆動電圧出力端子Ｙ１、Ｙ２、…、ＹＮが各々接続されているソース信号ライン１００４は、アナログスイッチ回路ＳＷＹｊｉｎ、ＳＷＹｊｏｕｔ （ｊ＝１〜Ｎ）によりボルテージフォロア回路ＶＦ１〜ＶＦＮを介した出力が遮断される。したがって、それ以後、上記ソース信号ライン１００４に供給される信号は、次に制御信号ｔ２がＨｉｇｈレベルになるまで、ＤＡ変換回路Ｙ１〜ＹＮから出力線ＬＹ１〜ＬＹＮを介して直接出力される信号のみに切り替わる。この場合、液晶駆動電圧出力端子Ｙ１〜ＹＮは高インピーダンス出力状態となるが、画素容量１００２の充放電が終了後のソース信号ライン１００４の電圧を維持するためには十分である。
【００９３】
次に、切替制御回路２０から出力される制御信号ｔ３がＬｏｗレベルからＨｉｇｈレベルに変化する。これにより、前述の場合と同様にして、液晶駆動電圧出力端子Ｚ１、Ｚ２、…、ＺＮが各々接続されているソース信号ライン１００４あり、かつゲートドライバ３からの走査信号により選択されている画素（ＴＦＴ１００３のゲート信号ライン１００５にＨｉｇｈレベルが印加されＴＦＴ１００３がＯＮ状態の画素）では、その画素容量１００２が主にボルテージフォロア回路ＶＦ１〜ＶＦＮを介して充放電されるため、所望の階調表示用電圧に速やかに達することになる。
【００９４】
画素容量１００２への充放電が終了し、所望の階調表示用電圧に達すると、切替制御回路２０から出力される制御信号ｔ３がＬｏｗレベルとなり、アナログスイッチ回路ＳＷＺｋｉｎとＳＷＺｋｏｕｔ （ｋ＝１〜Ｎ）がＯＦＦ（非導通）状態となる。これにより、１水平同期期間の一連の動作を終える。続いて、次の水平同期期間でも、同様の動作が繰り返えされる。
【００９５】
なお、切替制御回路２０は、既存の周知の技術で構成可能であり、例えば、シフトレジスタで構成し、コントローラ４から出力された制御信号Ｔに同期を取り、制御信号ｔ１、ｔ２、ｔ３を順次出力する構成としてもよい。また、切替制御回路２０は、選択回路により構成するとともに、制御信号Ｔをシリアルもしくはパラレルに入力されるコマンド信号とすることにより、このコマンド信号によりｔ１、ｔ２、ｔ３を選択して出力する構成としてもよい。
【００９６】
以上のように、本液晶表示装置では、３個の液晶駆動電圧出力端子１８（Ｘ、Ｙ、Ｚ）、即ちＲ、Ｇ、Ｂの３系統の出力が１個のボルテージフォロア回路２１を共有していることにより、出力回路１７、即ちソースドライバ２のチップサイズの縮小と低消費電力化を達成している。また、液晶パネル１の画素容量１００２への所望の階調表示用電圧の速やかな充放電が可能であり、動画表示においても問題を生じることがない。
【００９７】
さらに、画素容量１００２への充放電が終了し、ボルテージフォロア回路２１が出力線２３、即ちソース信号ライン１００４から切り離された状態においては、ＤＡ変換回路１６からの出力がソース信号ライン１００４に出力され続けている。したがって、差動増幅回路で構成されたボルテージフォロア回路２１において、製造条件等のバラツキによって発生する各差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差が発生していても、これを解消でき、表示ムラの発生を低減することができる。
【００９８】
なお、本実施の形態においては、液晶駆動電圧出力端子Ｘｉ、Ｙｉ、Ｚｉ（ｉ＝１〜Ｎ）の３端子毎に１個のボルテージフォロア回路２１を共有する構成としたが、これに限定されるものではなく、液晶駆動電圧出力端子１８の任意の複数個（Ｎ個）が１個のボルテージフォロア回路２１を共有する構成であってもよい。また、１個のボルテージフォロア回路２１を共有する液晶駆動電圧出力端子１８も自由に組み合わせ可能である。さらに、１個の出力回路１７、即ちソースドライバ２が、１個のボルテージフォロア回路２１を共有する構成であってもよい。
【００９９】
また、アナログスイッチ回路２２のＯＮ／ＯＦＦを制御する制御信号（ｔ１１、ｔ２１、ｔ３１）、（ｔ１２、ｔ２２、ｔ３２）、…、（ｔ１Ｎ、ｔ２Ｎ、ｔ３Ｎ）は、互いに異なる制御信号であってもよい。この場合には、液晶表示画面でウインドウ表示（画面の一部のみでの表示）を行う場合等において、背景部が変化しない時、背景部の画素のソース信号ライン１００４に接続されている液晶駆動電圧出力端子１８のアナログスイッチ回路２２を表示に影響がない限りＯＦＦ状態のままにしておく構成とすれば、出力回路１７におけるアナログスイッチ回路２２の切替時の消費電力を低減させることができる。
【０１００】
また、例えば制御信号ｔ１１〜ｔ１Ｎの立ち上がりタイミングをずらすことにより、アナログスイッチ回路（ＳＷＸ１ｉｎ、ＳＷＸ１ｏｕｔ ）〜（ＳＷＸＮｉｎ、ＳＷＸＮｏｕｔ ）間において、ＯＮ開始のタイミングをずらようにしてもよい。これは、他のアナログスイッチ回路（ＳＷＹ１ｉｎ、ＳＷＹ１ｏｕｔ ）〜（ＳＷＹＮｉｎ、ＳＷＹＮｏｕｔ ）間、アナログスイッチ回路（ＳＷＺ１ｉｎ、ＳＷＺ１ｏｕｔ ）〜（ＳＷＺＮｉｎ、ＳＷＺＮｏｕｔ ）間においても同様である。この場合には、最も電流が多くなる、画素容量１００２への充放電の開始時点を各画素容量１００２間でずらし、消費電流のピークの集中を避けることができる。この構成は、電池駆動による携帯用途に有効である。
【０１０１】
また、図６に示すように、制御信号ｔ１のＯＮ期間と制御信号ｔ２のＯＮ期間との間、および制御信号ｔ２のＯＮ期間と制御信号ｔ３のＯＮ期間との間に、期間ｔＡを設けることにより、ＯＮとするアナログスイッチ回路２２の切替時に、全てのアナログスイッチ回路２２がＯＦＦ状態となる期間（ｔＡ期間）を設けてもよい。この場合には、ＯＮとするアナログスイッチ回路２２の切替時に、先にＯＮとなっているアナログスイッチ回路２２と次にＯＮとするアナログスイッチ回路２２とが同時にＯＮ状態となってしまい、不要なソース信号ライン１００４にボルテージフォロア回路２１からの出力が供給される事態を防止することができる。
【０１０２】
なお、アナログスイッチ回路２２を同時にＯＦＦとする期間としては、１水平同期期間（１Ｈ）の全ての期間としてもよい。また、画素容量１００２での充放電が速やかに終了すれば、アナログスイッチ回路２２を全てＯＦＦする期間（ｔＢ２期間）を設けてもよい。この場合には、アナログスイッチ回路２２のＯＦＦ後、ＤＡ変換回路１６からの直接的な出力のみがソース信号ライン１００４に出力され続けるため、前述のように、差動増幅回路で構成されたボルテージフォロア回路２１において、製造条件等のバラツキによって発生する各差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差の解消をさらに期待できる。
【０１０３】
また、図５に示したように、アナログスイッチ回路２２の切替開始時期（制御信号ｔ１の立ち上がり時期）も水平同期信号に対して任意でよく、例えば水平同期信号の１水平同期期間の開始時点に対してｔＢ１期間遅れていてもよい。
【０１０４】
また、本実施の形態において、低インピーダンス出力変換手段としては、ボルテージフォロア回路２１を使用したが、これに限定されることなく、例えば非反転増幅回路を使用してもよい。この場合、出力回路１７において階調表示用電圧を増幅することができるため、ソースドライバ２のレベルシフタ回路１５を省くことができる。
【０１０５】
〔実施の形態２〕
本発明の実施の他の形態を図８および図９に基づいて以下に説明する。
本実施の形態の液晶表示装置は、図１に示すソースドライバ２に代えて図７に示すソースドライバ（表示駆動装置）３１を備えている。ソースドライバ３１では、低消費電力化を実現するため、差動増幅回路で構成されたボルテージフォロア回路２１の不使用時に、ボルテージフォロア回路２１の動作電流の遮断機能を備えている。このために、このソースドライバ３１では、切替制御回路２０から制御信号Ｃｈ（ｈ＝１〜Ｎ）がボルテージフォロア回路２１に入力されるようになっている。なお、切替制御回路２０から制御信号ｔｉｊが出力回路１７のアナログスイッチ回路２２に入力される点は、前記のソースドライバ２と同様である。
【０１０６】
上記のボルテージフォロア回路２１の動作電流の遮断は、例えばボルテージフォロア回路２１の定電流源を構成するトランジスタを前記制御信号Ｃｈによって遮断することより可能となる。上記トランジスタは、例えばボルテージフォロア回路２１を構成する差動増幅回路の入力段に設けられた差動対を流れる電流を決定するものである。上記動作電流の遮断は、上記トランジスタに加えて、電源もしくは接地電位との間に挿入したトランジスタをＯＦＦにすること、さらには、差動増幅回路の出力部を構成する出力段のトランジスタ（一般的にはＰ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタのペアで構成されるもの）の双方をＯＦＦにすることにより可能となる。また、トランジスタをＯＦＦにするには、例えば、トランジスタへの印加電圧をＬｏｗレベルにする。
【０１０７】
上記の構成により、差動増幅回路で構成されたボルテージフォロア回路２１の不使用時には、ボルテージフォロア回路２１内を流れる動作電流を遮断することができる。これにより、例えばテレビジョン放送電波等でのブランキング期間中のように、液晶表示装置には表示されない不要時間帯において上記制御を行って差動増幅回路を停止させ、むだな消費電力を随時適切に削減することができる。
【０１０８】
また、本液晶表示装置が携帯用機器に備えられている場合において、携帯用機器の電源をＯＮした直後において各回路（液晶表示装置の駆動装置以外の回路も含む）が定常状態に至るまでの間、上記制御を行って差動増幅回路の動作を停止しておくことにより、不要時のむだな消費電力を随時適切に削減することできる。
【０１０９】
さらには、制御信号Ｃ１、Ｃ２、…、ＣＮを互いに異なる制御信号とした場合には、先述のように、液晶表示画面でウインドウ表示（画面の一部のみでの表示）を行う場合等において、背景部が変化しない時、背景部の画素のソース信号ライン１００４に接続されている液晶駆動電圧出力端子１８のアナログスイッチ回路２２を表示に影響がない限りＯＦＦ状態のままにしておく構成とすれば、出力回路１７におけるアナログスイッチ回路２２の切替時の消費電力を低減させることができる。
【０１１０】
以上の実施の形態においては、低インピーダンス出力変換手段（ボルテージフォロア回路２１）を共有する出力回路１７を備えた構成、即ち切替手段（アナログスイッチ回路２２）を有し、時分割で低インピーダンス出力変換手段（ボルテージフォロア回路２１）を選択することにより複数の液晶駆動電圧出力端子１８にて低インピーダンス出力変換手段（ボルテージフォロア回路２１）を共有する出力回路１７を備えた構成として、液晶表示装置の駆動装置、特にソースドライバ２、３１について説明した。しかしながら、本発明の構成は、マトリクス状に配置された画素を有し、この画素が寄生容量も含む負荷容量を有し、階調表示を画素への印加電圧を変えることで実現する表示装置の駆動装置、例えば、液晶表示装置やＥＬ（エレクトロルミネッセンス）表示装置等に有効であり、特に画素への印加電圧が高い場合、特にその効果を発揮するものである。
【０１１１】
以上のように、本発明の表示駆動装置および表示装置モジュールでは、アナログ回路で構成される低インピーダンス出力手段、即ちボルテージフォロア回路２１を共有化することにより、多端子化に伴う回路規模、即ちチップサイズの増大、および消費電力の増大を抑制することができるようになっている。例えば、ボルテージフォロア回路２１を複数（Ｎ）の液晶駆動電圧出力端子１８において共有することにより出力系の消費電力を１／Ｎに低減できる。
【０１１２】
上記共有化によるチップサイズの縮小や低消費電力化は、先述のモニター用途だけではなく、小型化、軽量化および低消費電力化が強く要望されている携帯端末機用の液晶表示装置にも有効である。
【０１１３】
また、上記共有化により低インピーダンス出力手段として使用されるボルテージフォロア回路２１の各差動増幅回路において、製造条件等のバラツキによって発生する表示ムラ、即ち差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差による表示ムラを解消することも可能である。
【０１１４】
また、ボルテージフォロア回路２１、即ち出力回路１７は、出力負荷を充放電後停止するため、液晶駆動電圧出力端子１８からの出力電圧は、ＤＡ変換回路１６からの直接出力にて決定される。したがって、この構成によれば、出力偏差は低減され、かつ消費電流の低減に大きな効果ある。
【０１１５】
【発明の効果】
以上のように、本発明の表示駆動装置は、表示手段に表示データに応じた複数種類の駆動電圧を低インピーダンス出力手段を介して複数の出力端子から出力する表示駆動装置において、１個の前記低インピーダンス出力手段が、切替手段を介して複数の前記出力端子と接続され、前記切替手段の切替動作により複数の前記出力端子に対して使用される構成である。
【０１１６】
上記の構成によれば、１個の低インピーダンス出力手段は、切替手段を介して複数の出力端子と接続され、切替手段の切替動作により複数の出力端子に対して使用される、即ち複数の出力端子において共有される。したがって、複数の各出力端子に対してそれぞれ低インピーダンス出力手段を設けた場合と比較して、出力端子数の増加に伴う、表示駆動装置の回路規模、即ち表示駆動装置がチップ形態である場合のチップサイズの大型化、および消費電力の増大を抑制することができる。
【０１１７】
また、低インピーダンス出力手段の上記共有化により、低インピーダンス出力手段として使用される例えば各差動増幅回路での製造条件等のバラツキに起因して、差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差により表示ムラが発生することを抑制できる。
【０１１８】
本発明の表示駆動装置は、表示データに応じて表示手段を駆動するための複数種類の駆動電圧を生成する電圧生成手段と、複数の出力端子と、表示データに応じて複数種類の前記駆動電圧から各出力端子について１つの駆動電圧を選択して出力する電圧選択手段と、出力インピーダンスが低インピーダンスである低インピーダンス出力手段と、１個の前記低インピーダンス出力手段を前記電圧選択手段と複数の前記出力端子とに断接可能に接続する切替手段と、前記低インピーダンス出力手段が複数の前記出力端子のうちの１個のみと順次接続されるように前記切替手段の断接動作を時分割制御する切替制御手段とを備えている構成である。
【０１１９】
上記の構成によれば、１個の低インピーダンス出力手段が複数の出力端子において共有されるので、複数の各出力端子に対してそれぞれ低インピーダンス出力手段を設けた場合と比較して、出力端子数の増加に伴う、表示駆動装置の回路規模、即ち表示駆動装置がチップ形態である場合のチップサイズの大型化、および消費電力の増大を抑制することができる。
【０１２０】
また、低インピーダンス出力手段の上記共有化により、低インピーダンス出力手段として使用される例えば各差動増幅回路での製造条件等のバラツキに起因して、差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差により表示ムラが発生することを抑制できる。
【０１２１】
上記の表示駆動装置は、１個の前記低インピーダンス出力手段と、前記切替手段と、１個の前記低インピーダンス出力手段に前記切替手段を介して接続されている複数の出力端子とからなるブロックが複数個備えられ、前記切替制御手段が、各ブロック間において前記切替手段が接続状態となるタイミングが互いにずれるように、前記切替手段を制御する構成としてもよい。
【０１２２】
上記の構成によれば、各ブロック間において切替手段が接続状態となるタイミングが互いにずれるので、切替手段が接続状態となったときの消費電流のピークの集中を避けることができる。これにより、特に電池を電源としている表示駆動装置での電源電力の消耗を抑制することができる。
【０１２３】
上記の表示駆動装置は、前記切替制御手段が、前記出力端子からの駆動電圧の出力が不要であるときに、切替手段の動作を停止させる構成としてもよい。
【０１２４】
上記の構成によれば、切替手段によるむだな切替動作を抑制して表示駆動装置の消費電力を低減することができる。
【０１２５】
上記の表示駆動装置は、前記電圧選択手段が複数の出力線により前記出力端子と直接的に接続され、前記低インピーダンス出力手段が、前記切替手段を介して前記出力線と並列に設けられ、前記出力端子に、前記低インピーダンス出力手段からの出力の有無に関わらず、前記電圧選択手段からの出力が直接的に供給される構成としてもよい。
【０１２６】
上記の構成によれば、一つの出力端子において、切替制御手段による切替手段の制御により、低インピーダンス出力手段との接続が遮断状態となった場合においても、電圧選択手段からの出力が直接的に前記出力端子に供給される。したがって、前記出力端子においては、所定の駆動電圧を維持することができる。
【０１２７】
上記の表示駆動装置は、前記電圧選択手段が複数の出力線により前記出力端子と直接的に接続され、前記低インピーダンス出力手段が、前記切替手段を介して前記出力線と並列に設けられ、前記出力端子に、前記低インピーダンス出力手段からの出力の遮断後にも、前記電圧選択手段からの出力が直接的に供給される構成としてもよい。
【０１２８】
上記の構成によれば、一つの出力端子において、切替制御手段による切替手段の制御により、低インピーダンス出力手段との接続が遮断状態となった場合においても、電圧選択手段からの出力が直接的に前記出力端子に供給される。したがって、前記出力端子においては、所定の駆動電圧を維持することができる。
【０１２９】
上記の表示駆動装置は、前記低インピーダンス出力手段が、非動作時に、内部の動作電流を遮断する構成としてもよい。
【０１３０】
上記の構成によれば、低インピーダンス出力手段の非動作時のむだな動作電流を遮断し、さらなる消費電力の低減を図り得る。
【０１３１】
表示装置モジュールは、上記の何れかの表示駆動装置を備えた構成とすることができ、これにより、表示装置モジュールにおいては、出端子数の増加に伴う、表示駆動装置の回路規模、即ち表示駆動装置がチップ形態である場合のチップサイズの大型化、および消費電力の増大を抑制することができる。また、低インピーダンス出力手段の上記共有化により、低インピーダンス出力手段として使用される例えば各差動増幅回路での製造条件等のバラツキに起因して、差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差により表示ムラが発生することを抑制できる。
【図面の簡単な説明】
【図１】本発明の実施の一形態における表示駆動装置としてのソースドライバを示すブロック図である。
【図２】図１に示したソースドライバを備える液晶表示装置のブロック図である。
【図３】図１に示したレベルシフタ回路、ＤＡ変換回路および出力回路の構成を示すブロック図である。
【図４】図３に示したボルテージフォロア回路の回路図である。
【図５】図１に示した切替制御回路から出力回路のアナログスイッチ回路に入力される制御信号ｔ１〜ｔ３と水平同期信号とを示すタイミングチャートである。
【図６】図５に示したタイミングとは制御信号ｔ２、ｔ３のタイミングが異なる場合の、制御信号ｔ１〜ｔ３と水平同期信号とを示すタイミングチャートである。
【図７】本発明の実施の他の形態における表示駆動装置としてのソースドライバを示すブロック図である。
【図８】図７に示したレベルシフタ回路、ＤＡ変換回路および出力回路の構成を示すブロック図である。
【図９】従来の液晶表示装置の概略の構成を示すブロック図である。
【図１０】図９に示した液晶パネルの概略構成を示す回路図である。
【図１１】図９に示した液晶表示装置における液晶駆動波形の一例を示す説明図である。
【図１２】図１１に示した液晶駆動波形の他の例を示す説明図である。
【図１３】図９に示したソースドライバの概略構成を示すブロック図である。
【図１４】図９に示した液晶パネルに供給される各種信号を示すタイミングチャートである。
【図１５】図１５（ａ）は図９に示した液晶パネルに供給される走査信号、クロック信号ＣＫ、スタートパルス信号ＳＰ、デジタル表示データおよび水平同期信号の関係を示すタイミングチャート、図１５（ｂ）は同ソースドライバ出力を示す説明図である。
【図１６】図９に示したソースドライバが備える基準電圧発生回路の概略の構成を示す説明図である。
【図１７】図１６に示した基準電圧発生回路が備える抵抗分割回路を示す回路図である。
【図１８】図９に示したソースドライバが備える基準電圧発生回路と、ＤＡ変換回路と、出力回路との構成を示す説明図である。
【図１９】従来の他の液晶表示装置の概略構成を示す説明図である。
【図２０】従来のさらに他の液晶表示装置の概略構成を示す説明図である。
【図２１】従来のさらに他の液晶表示装置の概略構成を示す説明図である。
【符号の説明】
１ 液晶パネル（表示手段）
２ ソースドライバ（表示駆動装置）
４ コントローラ
１５ レベルシフタ回路
１６ ＤＡ変換回路（電圧選択手段）
１７ 出力回路
１８ 液晶駆動電圧出力端子（出力端子）
１９ 基準電圧発生回路（電圧生成手段）
２０ 切替制御回路（切替制御手段）
２１ ボルテージフォロア回路（低インピーダンス出力手段）
２２ アナログスイッチ回路（切替手段）
２３ 出力線
３１ ソースドライバ（表示駆動装置）
【発明の属する技術分野】
本発明は、回路規模を小さく抑え、回路の消費電力を低減する事を目的とした表示駆動装置および表示装置モジュールに関するものである。
【０００２】
【従来の技術】
図９は、アクティブマトリクス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置のブロック構成を示している。
【０００３】
この液晶表示装置は、液晶表示部とそれを駆動する液晶駆動装置（液晶駆動回路）とで構成されている。上記液晶表示部は、ＴＦＴ方式の液晶パネル９０１を備え、該液晶パネル９０１内には、マトリクス状に配置された複数の表示単位素子（画素）と、対向電極（共通電極）９０６とが設けられている。
【０００４】
一方、上記液晶駆動装置は、それぞれＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップを含んでなるソースドライバ９０２およびゲートドライバ９０３と、コントローラ９０４と、液晶駆動電源９０５とを備えている。
【０００５】
ソースドライバ９０２やゲートドライバ９０３は、一般的には、所定の配線が形成されたフィルム上に上記ＩＣチップを搭載したＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）などを、液晶パネル９０１の内部から周縁部側に延設されたＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ；インジウムすず酸化物）端子上に実装し、接続したり、上記ＩＣチップをＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ ；異方性導電膜）を介して直接、液晶パネル９０１の上記ＩＴＯ端子に熱圧着して実装し、接続する方法などで構成されている。
【０００６】
また、液晶表示装置のより小型化を図るため、上記コントローラ９０４、液晶駆動電源９０５、ソースドライバ９０２、およびゲートドライバ９０３をまとめて１チップで構成したり、２ないし３チップで構成したりすることもある。図９では、これらの構成を機能別に分離した形で示している。
【０００７】
コントローラ９０４は、図中Ｄで示すデジタル化された表示データ（例えば、赤、緑、青に対応するＲＧＢの各映像信号）、およびＳ１で示す各種制御信号をソースドライバ９０２に出力するとともに、図中Ｓ２で示す各種制御信号をゲートドライバヘ９０３に出力している。ソースドライバ９０２ヘの主な制御信号は、水平同期信号（ラッチ信号Ｌｓ）、スタートパルス信号およびソースドライバ用のクロック信号等がある。一方、ゲートドライバ９０３ヘの主な制御信号は、垂直同期信号やゲートドライバ用のクロック信号等がある。なお、図中、各ＩＣチップ（ゲートドライバＩＣ、およびソースドライバＩＣ）を駆動するための電源は省略している。
【０００８】
また、液晶駆動電源９０５は、ソースドライバ９０２およびゲートドライバ９０３へ液晶パネル表示用電圧（階調表示用電圧を発生させるための参照電圧）を供給するものである。
【０００９】
外部から入力された表示データは、デジタル信号である上記表示データＤとして、コントローラ９０４を通してソースドライバ９０２へ入力される。ソースドライバ９０２は、入力された表示データＤを時分割でサンプリングして内部に記憶し、その後、コントローラ９０４から入力される水平同期信号（ラッチ信号Ｌｓとも言う）に同期するように、上記表示データＤから階調表示用電圧へのＤＡ（デジタル−アナログ）変換を行う。
【００１０】
そして、ソースドライバ９０２は、ＤＡ変換によって得られた階調表示用のアナログ電圧（階調表示用電圧）を、その液晶駆動電圧出力端子から、液晶パネル９０１内に設けられた対応するソース信号ライン１００４（図１０参照）に出力する。
【００１１】
次に、上記液晶パネル９０１の構成について、図１０に基づいて説明する。液晶パネル９０１には、画素電極１００１、画素容量１００２、画素への電圧印加をオン／オフするスイッチング素子としてのＴＦＴ１００３、ソース信号ライン１００４、ゲート信号ライン１００５、並びに、液晶パネルの対向電極１００６（図９の対向電極９０６に相当）が設けられている。なお、図中、Ａで示す領域が１画素分の表示単位素子に相当する。
【００１２】
ソース信号ライン１００４には、対象とする各画素に表示される明るさに応じた強度の階調表示用電圧が、図９に示すソースドライバ９０２から与えられる。一方、ゲート信号ライン１００５それぞれには、図９に示すゲートドライバ９０３から、縦方向（すなわち、ソース信号ライン１００４の伸長方向）に並んだ複数のＴＦＴ１００３が順次オンするように走査信号が与えられる。
【００１３】
ＴＦＴ１００３がオン状態の場合、該ＴＦＴ１００３のドレインに接続された画素電極１００１にソース信号ライン１００４から階調表示用電圧が印加されると、画素電極１００１と対向電極１００６との間の画素容量１００２に電荷が蓄積される（充電される）。次いで、ゲート信号ライン１００５による選択が終了し、ＴＦＴ１００３がオフ（非選択）状態に変化することで、画素容量１００２に書き込まれた電圧が維持される。そして、このようなオン／オフ動作を通じて、各表示単位素子（画素）の光透過率が、そこに書き込まれた階調表示用電圧のレベルに応じて変化され、所望の階調表示が実現される。
【００１４】
図１１および図１２は、図１０に示す液晶パネル９０１のソース信号ライン１００４、ゲート信号ライン１００５、並びに画素電極１００１それぞれに印加される液晶駆動電圧の波形の一例を示している。該図中、１１０１、１２０１はソースドライバ９０２からソース信号ライン１００４に出力された階調表示用電圧の波形を示し、１１０２、１２０２はゲートドライバ９０３からゲート信号ライン１００５に出力された、ＴＦＴ１００３のオン／オフを制御する走査信号の電圧波形を示す。尚、１１０２または１２０２がＨｉｇｈレベルのときＴＦＴ１００３はオン状態に、ＬｏｗレベルのときＴＦＴ１００３はオフ状態になる。
【００１５】
また、１１０３、１２０３は対向電極１００６（図１０参照）の電位を示し、１１０４、１２０４は画素電極１００１に印加される電圧波形を示す。画素電極１００１に印加される電圧波形１１０４の変化（図１１など参照）は、走査信号である１１０２がハイレベルのときＴＦＴ１００３がオンして画素容量１００２の充電（すなわち階調表示用電圧である１１０１の書き込み）が開始され、次いで画素容量１００２が所定の電圧レベルに到達したときに上記走査信号がロウレベルとなってＴＦＴ１００３がオフし、以降、走査信号が再びハイレベルとなるまでの間、画素容量１００２に充電された電荷に相当する電圧レベルが維持されることによって説明される。なお、図１２中、１２０４で示した電圧波形の変化も同様に説明される。
【００１６】
なお、図示しない液晶材料に印加される電圧は、画素電極１００１と対向電極１００６との電位差（電圧差）であり、図１１、図１２中では、斜線で示している。
【００１７】
また、図１１と図１２とでは、ソース信号ライン１００４に印加される階調表示用電圧（１１０１、１２０１）の電圧値が異なっており、これにより互いに異なる階調の表示を行っている。つまり、該階調表示用電圧の電圧値を変えることで、一画素単位に含まれる画素電極１００１と対向電極１００６との間の電位差（図１１、図１２中では、斜線で示す）を異ならせ、所望の階調表示を実現している。なお、表示可能な階調数は、液晶材料に印加される電圧値の選択肢の数（換言すれば、アナログ信号として出力される上記階調表示用電圧の電圧値の選択肢の数）により決定される。
【００１８】
ところで、本発明は、特に大きな回路規模および消費電力を占める階調表示用回路の中の出力回路に関するものであるため、以後、ソースドライバ９０２を中心に液晶駆動装置の説明を行う。
【００１９】
図１３は、上記ソースドライバ９０２のブロック構成を示しており、以下、該図などを参照しながらその基本的な部分のみ説明する。コントローラ９０４（図９参照）から転送されてきた各デジタル表示データＤＲ・ＤＧ・ＤＢ（例えば各６ビット）は、一旦、入力ラッチ回路１３０１でラッチされる。なお、各デジタル表示データＤＲ・ＤＧ・ＤＢは、それぞれ赤、緑、青色データに対応しており、図９では表示データＤとして総称されていたものである。
【００２０】
一方、上記コントローラ９０４からソースドライバ９０２に対しては、スタートパルス信号ＳＰや、ソースドライバ用のクロック信号ＣＫも入力される。このスタートパルス信号ＳＰは、上記クロック信号ＣＫに同期してシフトレジスタ回路１３０２内の各段を順次転送され、１）該シフトレジスタ回路１３０２の各段からサンプリングメモリ回路１３０３に対し出力信号を供給するとともに、２）その最終段から次段のソースドライバに対し、該ソースドライバ用のスタートパルス信号ＳＰ（カスケード出力信号Ｓ）を出力する。
【００２１】
また、上記シフトレジスタ回路１３０２の各段からサンプリングメモリ回路１３０３に供給される出力信号に同期して、入力ラッチ回路１３０１にラッチされたデジタル表示データＤＲ・ＤＧ・ＤＢは、時分割でサンプリングメモリ回路１３０３内に一旦記憶されるとともに、次のホールドメモリ回路１３０４に出力される。
【００２２】
より具体的には、１水平同期期間（図１４参照）分のデジタル表示データＤＲ・ＤＧ・ＤＢがサンプリングメモリ回路１３０３に記憶されると、コントローラ９０４（図９参照）から供給される水平同期信号（ラッチ信号Ｌｓ）に基づき、ホールドメモリ回路１３０４がサンプリングメモリ回路１３０３の各段からの出力信号を取り込み、該出力信号を次段のレベルシフタ回路１３０５に出力する。また上記ホールドメモリ回路１３０４は、この出力動作とともに、次の水平同期信号が入力されるまでそのデジタル表示データＤＲ・ＤＧ・ＤＢを維持する。
【００２３】
レベルシフタ回路１３０５は、液晶パネル９０１（図９参照）への印加電圧レベルを処理する次段のＤＡ変換回路１３０６に適合させるため、入力信号のレベルを昇圧等により変換して出力する回路である。また、基準電圧発生回路１３０９は、液晶駆動電源９０５（図９参照）からの参照電圧ＶＲに基づき、階調表示用の各種アナログ電圧を発生させ、ＤＡ変換回路１３０６に出力する。
【００２４】
ＤＡ変換回路１３０６は、基準電圧発生回路１３０９から供給される各種アナログ電圧から、レベルシフタ回路１３０５にてレベル変換されたデジタル表示データに応じたアナログ電圧を選択する。この階調表示を表すアナログ電圧は、出力回路１３０７を介して、各液晶駆動電圧出力端子（以下、単に出力端子と記載する）１３０８から液晶パネル９０１の各ソース信号ライン１００４へ出力される。出力回路１３０７は、バッファ回路として機能し、例えば差動増幅回路を用いたボルテージフォロア回路で構成されるものである。
【００２５】
なお、図１４、図１５（ａ）・（ｂ）には、図９〜図１３を用いて説明した、上記ソースドライバ９０２やゲートドライバ９０３（図９参照）の入力信号または出力信号のタイミングチャートを示している。図１４に示されるように、コントローラ９０４からゲートドライバ９０３に入力される垂直同期信号と、ソースドライバ９０２に入力される水平同期信号（ラッチ信号Ｌｓ）とは互いに所定の関係を有して出力されており、さらに、該ゲートドライバ９０３から各ゲート信号ラインＧ１ 〜Ｇｎ （図１０に示すゲート信号ライン１００５に相当）に出力される走査信号はそれぞれ、１垂直同期期間内に１度ずつ、上記水平同期信号に同期して順次選択パルス（図１２に示すＨｉｇｈレベルの電圧信号）を出力している。
【００２６】
一方、上記走査信号、ソースドライバ用のクロック信号ＣＫ、スタートパルス信号ＳＰ、デジタル表示データＤＲ・ＤＧ・ＤＢ（図中デジタル表示データ信号と記載）、並びに水平同期信号の信号波形同士は、既に説明した通り、図１５（ａ）に示す関係を有しており、ソースドライバ９０２の出力端子１３０８から各ソース信号ライン１００４へ出力される信号波形（図中、ソースドライバ出力）は、図１５（ｂ）に示す関係を有している。なお、該図に示すのは、ソースドライバ９０２側の出力端子１３０８がＸ１〜Ｘ１００、Ｙ１〜Ｙ１００、Ｚ１〜Ｚ１００（すなわち、Ｒ・Ｇ・Ｂの各色に対応して１００個ずつ）の合計３００端子備えてなる例であり、以下にも説明するように６４通りの階調表示への対応が可能なものである。
【００２７】
次に、本発明に特に関係する基準電圧発生回路１３０９、ＤＡ変換回路１３０６、並びに出力回路１３０７につき、主に図１３、図１６、図１７、並びに図１８を参照して、さらに詳細にその回路構成を説明する。
【００２８】
図１６は、基準電圧発生回路１３０９の回路構成例を示している。ＲＧＢの各色に対応するデジタル表示データＤＲ・ＤＧ・ＤＢが各々例えば６ビットで構成されている場合、基準電圧発生回路１３０９は、２６ ＝６４通りの階調表示に対応する６４種類のアナログ電圧を出力する。以下、その具体的構成について説明する。
【００２９】
基準電圧発生回路１３０９は、抵抗Ｒ０ 〜Ｒ７ が直列に接続された抵抗分割回路で構成されており、最も簡単な構成となっている。また、上記の抵抗Ｒ０ 〜Ｒ７ のそれぞれは、８本の抵抗素子が直列に接続されて構成されている。例えば、抵抗Ｒ０ について説明すれば、図１７に示すように、８本の抵抗素子Ｒ０１、Ｒ０２、・・・Ｒ０８が直列接続されて抵抗Ｒ０ が構成されている。また、他の抵抗Ｒ１ 〜Ｒ７ についても上記した抵抗Ｒ０ と同様の構成である。したがって、基準電圧発生回路１３０９は、合計６４本の抵抗素子が直列接続されて構成されていることになる。なお、抵抗Ｒ０ 〜Ｒ７ の抵抗値はそれぞれ、γ補正等を考慮して設計すればよい。
【００３０】
また、基準電圧発生回路１３０９は、９種類の参照電圧Ｖ’０ 、Ｖ’８ 、…Ｖ’５６、Ｖ’６４に対応する９つの中間調電圧入力端子を備えている。そして、抵抗Ｒ０ の一端に、参照電圧Ｖ’６４に対応する中間調電圧入力端子が接続されている一方、抵抗Ｒ０ の他端、すなわち、抵抗Ｒ０ と抵抗Ｒ１ との接続点に、参照電圧Ｖ’５６に対応する中間調電圧入力端子が接続されている。以下、隣り合う各抵抗Ｒ１ ・Ｒ２ 、Ｒ２ ・Ｒ３ 、…、Ｒ６ ・Ｒ７ の各接続点に、参照電圧Ｖ’４８、Ｖ’４０、…Ｖ’８ に対応する中間調電圧入力端子が順に接続されている。そして、抵抗Ｒ７ における抵抗Ｒ６ の接続点とは反対側に、参照電圧Ｖ’０ に対応する中間調電圧入力端子が接続されている。
【００３１】
この構成により、６４本の抵抗素子の隣り合う２抵抗素子間から電圧Ｖ１ 〜Ｖ６３を引き出すことが可能となる。そして、これらの電圧Ｖ１ 〜Ｖ６３と、参照電圧Ｖ’０ からそのまま得られる電圧Ｖ０ とを合わせて、計６４通りの階調表示用アナログ電圧（電圧Ｖ０ 〜Ｖ６３）を得ることができる。結局、基準電圧発生回路１３０９が抵抗分割回路で構成される場合、階調表示用アナログ電圧である電圧Ｖ０ 〜Ｖ６３は、抵抗比によって決まることになる。６４種類のアナログ電圧（電圧Ｖ０ 〜Ｖ６３）は、基準電圧発生回路１３０９からＤＡ変換回路１３０６に入力される。
【００３２】
なお、一般的には、両端の参照電圧Ｖ’０ とＶ’６４の２電圧は常に中間調電圧入力端子に入力されるが、残るＶ’８ 〜Ｖ’５６に対応する７本の中間調電圧入力端子は微調整用として使用され、実際にはこれらの端子に電圧が入力されない場合もある。
【００３３】
次に、ＤＡ変換回路１３０６について説明する。図１８は、ＤＡ変換回路１３０６の一構成例を示している。なお、該図には、上記出力回路１３０７の構成（ボルテージフォロワ回路）も示している。
【００３４】
ＤＡ変換回路１３０６では、６ビットのデジタル信号からなる表示データに応じて、入力された６４通りの電圧Ｖ０ 〜Ｖ６３のうちの１つが選択されて出力されるように、ＭＯＳトランジスタやトランスミッションゲートがアナログスイッチ（以下、スイッチと称する）として配置されている。すなわち、６ビットのデジタル信号からなる表示データのそれぞれ（Ｂｉｔ０〜Ｂｉｔ５）に応じて、上記スイッチがオン／オフされ、これにより、入力された６４通りの電圧のうちの１つが選択されて出力回路１３０７に出力される。以下にこの様子を説明する。
【００３５】
６ビットのデジタル信号は、Ｂｉｔ０がＬＳＢ（ｔｈｅ Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ ）であり、Ｂｉｔ５がＭＳＢ（ｔｈｅ Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）である。上記スイッチは、２個で１組のスイッチ対を構成している。Ｂｉｔ０には３２組のスイッチ対（６４個のスイッチ）が対応しており、Ｂｉｔ１には１６組のスイッチ対（３２個のスイッチ）が対応している。以下、Ｂｉｔごとに個数が２分の１になり、Ｂｉｔ５には１組のスイッチ対（２個のスイッチ）が対応することになる。したがって、合計で、２５ ＋２４ ＋２３ ＋２２ ＋２１ ＋１＝６３組のスイッチ対（１２６個のスイッチ）が存在する。
【００３６】
Ｂｉｔ０に対応するスイッチの一端は、先の電圧Ｖ０ 〜Ｖ６３が入力される端子となっている。そして、上記スイッチの他端は２個１組で接続されるとともに、さらに次のＢｉｔ１に対応するスイッチの一端に接続されている。以降、この構成がＢｉｔ５に対応するスイッチまで繰り返される。最終的には、Ｂｉｔ５に対応するスイッチから１本の線が引出され、出力回路１３０７に接続されている。
【００３７】
Ｂｉｔ０〜Ｂｉｔ５に対応するスイッチを、それぞれスイッチ群ＳＷ０ 〜ＳＷ５ と呼ぶことにする。スイッチ群ＳＷ０ 〜ＳＷ５ の各スイッチは、６ビットのデジタル表示データ（Ｂｉｔ０〜Ｂｉｔ５）により、以下のように制御される。
【００３８】
スイッチ群ＳＷ０ 〜ＳＷ５ では、対応するＢｉｔが０（Ｌｏｗレベル）のときは各２個１組のアナログスイッチの一方（同図では下側のスイッチ）がＯＮし、逆に、対応するＢｉｔが１（Ｈｉｇｈレベル）のときは別のアナログスイッチ（同図では上側のスイッチ）がＯＮする。同図では、Ｂｉｔ０〜Ｂｉｔ５が（１１１１１１）であり、全てのスイッチ対において上のスイッチがオン、下のスイッチがオフとなっている。この場合、ＤＡ変換回路１３０６からは、電圧Ｖ６３が出力回路１３０７に出力される。
【００３９】
同様に、例えば、Ｂｉｔ０〜Ｂｉｔ５が（１１１１１０）であれば、ＤＡ変換回路１３０６からは、電圧Ｖ６２が出力回路１３０７に出力され、（０００００１）であれば電圧Ｖ１ が出力され、（００００００）であれば電圧Ｖ０ が出力される。このようにして、デジタル表示に応じた階調表示用アナログ電圧（電圧Ｖ０ 〜Ｖ６３）の中から１つが選択的に出力されて、階調表示が実現される。
【００４０】
上記した基準電圧発生回路１３０９は、通常１つのソースドライバＩＣに１つ設置され、共有化して使用される。一方、ＤＡ変換回路１３０６および出力回路１３０７は、各出力端子１３０８（図１３参照）に対応してそれぞれ一つずつ設けられている。
【００４１】
また、カラー表示の場合は、上記出力端子１３０８は、各色に対応して使用されるので、その場合は、ＤＡ変換回路１３０６および出力回路１３０７は、画素ごとで、かつ、１色につき各々１回路が使用される。すなわち、液晶パネル９０１の長辺方向の画素数がＮであれば、赤、緑、青の各色用の出力端子１３０８を、それぞれＲ、Ｇ、Ｂに添え字ｎ（ｎ＝１、２、…、Ｎ）を付して表せば、この出力端子１３０８としては、Ｒ１ 、Ｇ１ 、Ｂ１ 、Ｒ２ 、Ｇ２ 、Ｂ２ 、…、ＲＮ 、ＧＮ 、ＢＮ があり、そのため、３Ｎ個のＤＡ変換回路１３０６および出力回路１３０７が必要になる。
【００４２】
続いて、図１９〜図２１を参照しながら、基準電圧発生回路１３０９、ＤＡ変換回路１３０６、並びに出力回路１３０７の様々な接続例について説明する。
【００４３】
図１９に示す接続例は、図１６および図１７に記載の接続形態をまとめたものであり、基準電圧発生回路１３０９を介して階調表示用の電圧Ｖ０ 〜Ｖ６３が入力されるＤＡ変換回路１３０６は、入力されるデジタル表示データ（レベルシフタ回路からの出力信号）に応じた階調表示用の電圧を選択して、出力回路１３０７側に出力する。
【００４４】
そして、この出力を、バッファ回路として機能する出力回路１３０７、出力端子１３０８を順に介して、液晶パネル内のソース信号ライン１００４に出力する。なお、該図中、１００８は、液晶パネルの１つの画素およびそれにつながるソース信号ライン１００４の配線容量をモデル化したものである。ここで、１００２は画素容量を、１００３はＴＦＴを、１００６は対向電極の電位を、１００７はソース信号ライン１００４の配線容量を、それぞれ示している。
【００４５】
以上のように、図１９に示す回路構成は、複数の抵抗を直列に接続してなる抵抗分割回路から互いに異なるレベルの電圧Ｖ０ 〜Ｖ６３を取得し、アナログスイッチにより該電圧Ｖ０ 〜Ｖ６３からデジタル表示データに対応した１つの電圧を選択し、次いでバッファ回路として機能する出力回路１３０７を介して該電圧を低インピーダンス化して出力し、液晶パネル内のソース信号ライン１００４の配線容量１００７や画素容量１００２を充電するものである。
【００４６】
また、図２０に示すように、図１９に示す回路構成から出力回路１３０７を省略することも可能である。この場合には、複数の抵抗を直列に接続してなる抵抗分割回路から互いに異なるレベルの電圧Ｖ０ 〜Ｖ６３を取得し、アナログスイッチにより該電圧Ｖ０ 〜Ｖ６３からデジタル表示データに対応した１つの電圧を選択し、次いで、該電圧をそのまま直接ソース信号ライン１００４に入力して、上記配線容量１００７や画素容量１００２を充電する。
【００４７】
さらに、図２１に示すように、出力回路１３０７に相当するバッファ回路１３１０を、基準電圧発生回路１３０９とＤＡ変換回路１３０６とを電気的につなぎ、電圧Ｖ０ 〜Ｖ６３がそれぞれ伝送される電圧線の各々に設けた回路構成とすることもできる。この場合、上記電圧Ｖ０ 〜Ｖ６３は、各バッファ回路１３１０を介して低インピーダンス化された後にＤＡ変換回路１３０６に入力され、次いで、アナログスイッチによりデジタル表示データに対応した１つの電圧が選択され、上記配線容量１００７や画素容量１００２が充電される。
【００４８】
【発明が解決しようとする課題】
液晶表示装置市場では、液晶表示装置のモニター用途の拡大に伴い画面サイズの大型化や、高精細化による画素数の増大が急速に進むことが予想される。このことは、特に１個当たり多数の液晶駆動電圧出力端子を有するソースドライバ９０２のさらなる多出力端子化をもたらすものとなる。また、液晶表示装置の低コスト化、軽量化からも、ソースドライバ９０２の１個当たりの液晶駆動電圧出力端子の多出力化（多出力端子化）が加速されることになる。例えば、従来技術では３００端子であったものが、１０００端子にもなるといったことが考えられる。
【００４９】
一方、上記のような多出力端子化に対応した場合、図１３に示したようなソースドライバ９０２の構成、即ち１つの液晶駆動電圧出力端子部に１つのボルテージフォロア回路等の差動増幅回路（オペアンプ回路）を用いた低インピーダンス出力変換手段（出力回路１３０７）を備えている構成では、低インピーダンス出力変換手段を構成するアナログ回路の回路素子数が一般的に多いことから、レイアウト面積が大きくなり、かつ動作点を安定させるため動作電流も大きくなる。
【００５０】
したがって、液晶駆動電圧出力端子の多出力端子化が進むと、これに伴うソースドライバ９０２の出力回路１３０７のレイアウト面積の増大および消費電力の増大により、ソースドライバＩＣ全体のチップサイズの増大および消費電力の増大を招来することになる。
【００５１】
本発明は、多端子化に伴う回路規模、即ちチップサイズの増大、および消費電力の増大を抑制することができる表示駆動装置および表示装置モジュールの提供を目的としている。
【００５２】
【課題を解決するための手段】
上記の課題を解決するために、本発明の表示駆動装置は、表示手段に表示データに応じた複数種類の駆動電圧を低インピーダンス出力手段を介して複数の出力端子から出力する表示駆動装置において、１個の前記低インピーダンス出力手段が、切替手段を介して複数の前記出力端子と接続され、前記切替手段の切替動作により複数の前記出力端子に対して使用されることを特徴としている。
【００５３】
上記の構成によれば、１個の低インピーダンス出力手段は、切替手段を介して複数の出力端子と接続され、切替手段の切替動作により複数の出力端子に対して使用される、即ち複数の出力端子において共有される。したがって、複数の各出力端子に対してそれぞれ低インピーダンス出力手段を設けた場合と比較して、出力端子数の増加に伴う、表示駆動装置の回路規模、即ち表示駆動装置がチップ形態である場合のチップサイズの大型化、および消費電力の増大を抑制することができる。
【００５４】
また、低インピーダンス出力手段の上記共有化により、低インピーダンス出力手段として使用される例えば各差動増幅回路での製造条件等のバラツキに起因して、差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差により表示ムラが発生することを抑制できる。
【００５５】
本発明の表示駆動装置は、表示データに応じて表示手段を駆動するための複数種類の駆動電圧を生成する電圧生成手段と、複数の出力端子と、表示データに応じて複数種類の前記駆動電圧から各出力端子について１つの駆動電圧を選択して出力する電圧選択手段と、出力インピーダンスが低インピーダンスである低インピーダンス出力手段と、１個の前記低インピーダンス出力手段を前記電圧選択手段と複数の前記出力端子とに断接可能に接続する切替手段と、前記低インピーダンス出力手段が複数の前記出力端子のうちの１個のみと順次接続されるように前記切替手段の断接動作を時分割制御する切替制御手段とを備えていることを特徴としている。
【００５６】
上記の構成によれば、切替手段により１個の低インピーダンス出力手段が電圧選択手段と複数の出力端子とに断接可能に接続され、切替制御手段により低インピーダンス出力手段が複数の出力端子のうちの１個のみと順次接続されるように切替手段の断接動作が時分割制御される。したがって、１個の低インピーダンス出力手段が複数の出力端子において共有されるので、複数の各出力端子に対してそれぞれ低インピーダンス出力手段を設けた場合と比較して、出力端子数の増加に伴う、表示駆動装置の回路規模、即ち表示駆動装置がチップ形態である場合のチップサイズの大型化、および消費電力の増大を抑制することができる。
【００５７】
また、低インピーダンス出力手段の上記共有化により、低インピーダンス出力手段として使用される例えば各差動増幅回路での製造条件等のバラツキに起因して、差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差により表示ムラが発生することを抑制できる。
【００５８】
上記の表示駆動装置は、１個の前記低インピーダンス出力手段と、前記切替手段と、１個の前記低インピーダンス出力手段に前記切替手段を介して接続されている複数の出力端子とからなるブロックが複数個備えられ、前記切替制御手段が、各ブロック間において前記切替手段が接続状態となるタイミングが互いにずれるように、前記切替手段を制御する構成としてもよい。
【００５９】
上記の構成によれば、各ブロック間において切替手段が接続状態となるタイミングが互いにずれるので、切替手段が接続状態となったときの消費電流のピークの集中を避けることができる。これにより、特に電池を電源としている表示駆動装置での電源電力の消耗を抑制することができる。
【００６０】
上記の表示駆動装置は、前記切替制御手段が、前記出力端子からの駆動電圧の出力が不要であるときに、切替手段の動作を停止させる構成としてもよい。
【００６１】
上記の構成によれば、切替手段によるむだな切替動作を抑制して表示駆動装置の消費電力を低減することができる。
【００６２】
上記の表示駆動装置は、前記電圧選択手段が複数の出力線により前記出力端子と直接的に接続され、前記低インピーダンス出力手段が、前記切替手段を介して前記出力線と並列に設けられ、前記出力端子に、前記低インピーダンス出力手段からの出力の有無に関わらず、前記電圧選択手段からの出力が直接的に供給される構成としてもよい。
【００６３】
上記の構成によれば、一つの出力端子において、切替制御手段による切替手段の制御により、低インピーダンス出力手段との接続が遮断状態となった場合においても、電圧選択手段からの出力が直接的に前記出力端子に供給される。したがって、前記出力端子においては、所定の駆動電圧を維持することができる。
【００６４】
上記の表示駆動装置は、前記電圧選択手段が複数の出力線により前記出力端子と直接的に接続され、前記低インピーダンス出力手段が、前記切替手段を介して前記出力線と並列に設けられ、前記出力端子に、前記低インピーダンス出力手段からの出力の遮断後にも、前記電圧選択手段からの出力が直接的に供給される構成としてもよい。
【００６５】
上記の構成によれば、一つの出力端子において、切替制御手段による切替手段の制御により、低インピーダンス出力手段との接続が遮断状態となった場合においても、電圧選択手段からの出力が直接的に前記出力端子に供給される。したがって、前記出力端子においては、所定の駆動電圧を維持することができる。
【００６６】
上記の表示駆動装置は、前記低インピーダンス出力手段が、非動作時に、内部の動作電流を遮断する構成としてもよい。
【００６７】
上記の構成によれば、低インピーダンス出力手段の非動作時のむだな動作電流を遮断し、さらなる消費電力の低減を図り得る。
【００６８】
表示装置モジュールは、上記の何れかの表示駆動装置を備えた構成とすることができ、これにより、表示装置モジュールにおいては、出端子数の増加に伴う、表示駆動装置の回路規模、即ち表示駆動装置がチップ形態である場合のチップサイズの大型化、および消費電力の増大を抑制することができる。また、低インピーダンス出力手段の上記共有化により、低インピーダンス出力手段として使用される例えば各差動増幅回路での製造条件等のバラツキに起因して、差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差により表示ムラが発生することを抑制できる。
【００６９】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態を図１ないし図６に基づいて以下に説明する。
本実施の形態のＴＦＴ方式の液晶表示装置（液晶表示モジュール）は、図２に示すように、対向電極６を有する液晶パネル（表示手段）１、ソースドライバ（液晶駆動装置）２、ゲートドライバ３、コントローラ４および液晶駆動電源５を備えている。本実施の形態の液晶表示装置は、図１３に示した従来の液晶表示装置と、基本構成、および液晶パネル１の駆動波形が同一である。したがって、それら同一部分については説明を省略する。
【００７０】
コントローラ４は、前記コントローラ９０４と同様、表示データ、および各種制御信号Ｓ１をソースドライバ２に出力するとともに、各種制御信号Ｓ２をゲートドライバヘ３に出力している。ただし、制御信号Ｓ１には、ソースドライバ２の後述する切替制御回路２０に対する制御信号Ｔが含まれている。
【００７１】
ソースドライバ２は、入力ラッチ回路１１、シフトレジスタ回路１２、サンプリングメモリ回路１３、ホールドメモリ回路１４、レベルシフタ回路１５、ＤＡ変換回路（電圧選択手段）１６、液晶駆動電圧出力端子（出力端子）１８を有する出力回路１７、基準電圧発生回路（電圧生成手段）１９および切替制御回路（切替制御手段）２０を備えている。このうち、入力ラッチ回路１１、シフトレジスタ回路１２、サンプリングメモリ回路１３、ホールドメモリ回路１４、レベルシフタ回路１５、ＤＡ変換回路１６および基準電圧発生回路１９は、図１３に示した対応する各回路と同一構成であるので、ここでの説明は省略する。
【００７２】
出力回路１７には、図３に示すように、１個の液晶駆動電圧出力端子１８当たり１個のＤＡ変換回路１６が接続されている。各ＤＡ変換回路１６は、デジタル表示データ（例えば６ビット）に応じて、６４階調表示用の電圧レベルの内の１つを選択し、出力回路１７に出力する。また、レベルシフタ回路１５も各ＤＡ変換回路１６の１個当たり１個が対応して設けられている。これらの点は、図１２に示した前記ソースドライバ９０２と同様である。
【００７３】
出力回路１７は、図４に示すように低インピーダンス出力変換手段である差動増幅回路にて構成されたボルテージフォロア回路（低インピーダンス出力手段）２１を備えている。このボルテージフォロア回路２１は、既存の技術を用いた周知の構成である。
【００７４】
ここでは説明を簡単にするため、ボルテージフォロア回路２１が、Ｒ、Ｇ、Ｂの各信号に対応する液晶駆動電圧出力端子１８（Ｘ、Ｙ、Ｚ）の３端子に１個の割合で備えられ、これら３個の液晶駆動電圧出力端子１８（Ｘ、Ｙ、Ｚ）にて共有されているものとする。そして、上記のように、３個の液晶駆動電圧出力端子１８（Ｘ、Ｙ、Ｚ）が１個のボルテージフォロア回路２１を共有しているブロックがＮ個設けられることにより、１個のソースドライバＩＣ（ソースドライバ２）が構成されている。したがって、この例において、例えば１個のソースドライバ２がＲ、Ｇ、Ｂそれぞれに対応して計３００個の液晶駆動電圧出力端子１８を有する場合、ボルテージフォロア回路２１は１００個備えられることになる。
【００７５】
次に、出力回路１７の構成について詳細に説明する。
図３の構成において、Ｒ、Ｇ、Ｂの各信号に対応して、ＤＡ変換回路１６としてはＤＡ変換回路Ｘ１、Ｙ１、Ｚ１〜ＸＮ、ＹＮ、ＺＮが設けられ、ボルテージフォロア回路２１としてはボルテージフォロア回路ＶＦ１〜ＶＦＮが設けられている。また、アナログスイッチ回路（切替手段）２２としてはアナログスイッチ回路ＳＷＸ１ｉｎ、ＳＷＹ１ｉｎ、ＳＷＺ１ｉｎ、ＳＷＸ１ｏｕｔ 、ＳＷＹ１ｏｕｔ 、ＳＷＺ１ｏｕｔ 〜ＳＷＸＮｉｎ、ＳＷＹＮｉｎ、ＳＷＺＮｉｎ、ＳＷＸＮｏｕｔ 、ＳＷＹＮｏｕｔ 、ＳＷＺＮｏｕｔ が設けられ、液晶駆動電圧出力端子１８としては液晶駆動電圧出力端子Ｘ１、Ｙ１、Ｚ１〜ＸＮ、ＹＮ、ＺＮが設けられている。さらに、ＤＡ変換回路１６と液晶駆動電圧出力端子１８とを結ぶ出力線２３としては、出力線ＬＸ１、ＬＹ１、ＬＺ１〜ＬＸＮ、ＬＹＮ、ＬＺＮが設けられている。
【００７６】
上記アナログスイッチ回路２２は、ＭＯＳトランジスタやトランスミッション回路からなり、既存の技術を用いた周知の構成である。アナログスイッチ回路２２には、そのＯＮ／ＯＦＦを制御する制御信号ｔｉｊ（ｔ１１、ｔ２１、ｔ３１〜ｔ１Ｎ、ｔ２Ｎ、ｔ３Ｎ）を入力するための制御端子２２ａが設けられている。上記制御信号ｔｉｊは、コントローラ４からの制御信号Ｔに基づいて、切替制御回路２０から出力される。ここでは、制御信号ｔｉｊがＨｉｇｈレベルのとき、スイッチはＯＮ（導通）し、制御信号ｔｉｊがＬｏｗレベルのとき、スイッチはＯＦＦ（非導通）になるものとする。
【００７７】
Ｒ、Ｇ、Ｂの各信号に対応するＤＡ変換回路Ｘ１、Ｙ１、Ｚ１からの出力線ＬＸ１、ＬＹ１、ＬＺ１は、そのままＲ、Ｇ、Ｂの各信号に対応する液晶駆動電圧出力端子Ｘ１、Ｙ１、Ｚ１と接続されている。
【００７８】
ボルテージフォロア回路ＶＦ１の入力端子は、上記アナログスイッチ回路ＳＷＸ１ｉｎ、ＳＷＹ１ｉｎ、ＳＷＺ１ｉｎを介して、出力線ＬＸ１、ＬＹ１、ＬＺ１のＤＡ変換回路１６寄り側位置に接続され、ボルテージフォロア回路ＶＦ１の出力端子は、上記アナログスイッチ回路ＳＷＸ１ｏｕｔ 、ＳＷＹ１ｏｕｔ 、ＳＷＺ１ｏｕｔ を介して、出力端子Ｘ１、Ｙ１、Ｚ１と接続されている。
【００７９】
上記アナログスイッチ回路ＳＷＸ１ｉｎおよびＳＷＸ１ｏｕｔ 、ＳＷＹ１ｉｎおよびＳＷＹ１ｏｕｔ 、ＳＷＺ１ｉｎおよびＳＷＺ１ｏｕｔ には、切替制御回路２０から、これらのＯＮ／ＯＦＦを制御する制御信号ｔ１１、ｔ２１、ｔ３１がそれぞれ入力される。
【００８０】
上記説明では、ボルテージフォロア回路ＶＦ１を備えた第１のブロックについて示したが、ボルテージフォロア回路ＶＦ２〜ＶＦＮを備えた他の第２〜第Ｎのブロックについても同一の構成となっている。
【００８１】
上記の構成において、出力回路１７の動作を図３に基づいて以下に説明する。なお、ここでは理解を容易にするため、アナログスイッチ回路２２の制御信号ｔｉｊは、ｔ１１〜ｔ１Ｎを同じ信号ｔ１とし、ｔ２１〜ｔ２Ｎを同じ信号ｔ２とし、ｔ３１〜ｔ３Ｎを同じ信号ｔ３としてそれぞれ示している。
【００８２】
各ＤＡ変換回路１６の出力は、液晶表示装置の図３に示す１水平同期期間（１Ｈ期間）において、ホールドメモリ回路１４のラッチ動作により、同じ信号、即ちデジタル表示データに応じて選択された同じ階調表示用電圧が継続して出力される。
【００８３】
まず、ソースドライバ２に水平同期信号（図１のラッチ信号Ｌｓにもなる信号）が入力され、ＤＡ変換回路１６からデジタル表示データに応じた階調用電圧が選択され、その電圧が出力回路１７に出力されると、切替制御回路２０から出力される制御信号ｔ１がＨｉｇｈレベルとなる。これにより、アナログスイッチ回路ＳＷＸｉｉｎとＳＷＸｉｏｕｔ （ｉ＝１〜Ｎ）とがＯＮ（導通）状態となる。このとき、アナログスイッチ回路ＳＷＹｊｉｎとＳＷＹｊｏｕｔ （ｊ＝１〜Ｎ）、ＳＷＺｋｉｎとＳＷＺｋｏｕｔ （ｋ＝１〜Ｎ）はＯＦＦ（非導通）状態となる。
【００８４】
したがって、液晶駆動電圧出力端子Ｘ１、Ｘ２、…、ＸＮからは、ＤＡ変換回路Ｘ１、Ｘ２、…、ＸＮから出力線ＬＸ１、ＬＸ２、…、ＬＸＮを介して直接出力される電圧に加えて、出力抵抗が低インピーダンス化されたボルテージフォロア回路ＶＦ１〜ＶＦＮからの出力もそれぞれ併せて出力される。
【００８５】
これにより、液晶駆動電圧出力端子Ｘ１、Ｘ２、…、ＸＮが各々接続されているソース信号ライン１００４であり、かつゲートドライバ３からの走査信号により選択されている画素（ＴＦＴ１００３のゲート信号ライン１００５にＨｉｇｈレベルが印加されてＴＦＴ１００３がＯＮ状態の画素）では、その画素容量１００２が主にボルテージフォロア回路ＶＦ１〜ＶＦＮを介して充放電されるため、所望の階調表示用電圧に速やかに達することになる。
【００８６】
画素容量１００２への充放電が終了し、所望の階調表示用電圧に達すると、切替制御回路２０から出力される制御信号ｔ１がＬｏｗレベルとなり、アナログスイッチ回路ＳＷＸｉｉｎとＳＷＸｉｏｕｔ （ｉ＝１〜Ｎ）とがＯＦＦ（非導通）状態となる。
【００８７】
これにより、液晶駆動電圧出力端子Ｘ１、Ｘ２、…、ＸＮが各々接続されているソース信号ライン１００４は、アナログスイッチ回路ＳＷＸｉｉｎ、ＳＷＸｉｏｕｔ （ｉ＝１〜Ｎ）によりボルテージフォロア回路ＶＦ１〜ＶＦＮを介した出力が遮断される。したがって、それ以後、上記ソース信号ライン１００４に供給される信号は、次に制御信号ｔ１がＨｉｇｈレベルになるまで、ＤＡ変換回路Ｘ１〜ＸＮから出力線ＬＸ１〜ＬＸＮを介して直接出力される信号のみに切り替わる。この場合、液晶駆動電圧出力端子Ｘ１、Ｘ２、…、ＸＮは高インピーダンス出力状態となるが、画素容量１００２の充放電が終了後のソース信号ライン１００４の電圧を維持するためには十分である。
【００８８】
次に、切替制御回路２０から出力される制御信号ｔ２がＬｏｗレベルからＨｉｇｈレベルに変化することにより、アナログスイッチ回路ＳＷＹｊｉｎとＳＷＹｊｏｕｔ （ｉ＝１〜Ｎ）とがＯＮ（導通）状態となる。このとき、アナログスイッチ回路ＳＷＸｉｉｎとＳＷＸｉｏｕｔ （ｉ＝１〜Ｎ）、ＳＷＺｋｉｎとＳＷＺｋｏｕｔ （ｋ＝１〜Ｎ）はＯＦＦ（非導通）状態となる。
【００８９】
したがって、液晶駆動電圧出力端子Ｙ１、Ｙ２、…、ＹＮからは、それまでのＤＡ変換回路Ｙ１、Ｙ２、…、ＹＮから出力線ＬＹ１、ＬＹ２、…、ＬＹＮを介して直接出力される電圧に加えて、出力抵抗が低インピーダンス化されたボルテージフォロア回路ＶＦ１〜ＶＦＮからの出力もそれぞれ併せて出力される。
【００９０】
これにより、液晶駆動電圧出力端子Ｙ１、Ｙ２、…、ＹＮが各々接続されているソース信号ライン１００４であり、かつゲートドライバ３からの走査信号により選択されている画素（ＴＦＴ１００３のゲート信号ライン１００５にＨｉｇｈレベルが印加されＴＦＴ１００３がＯＮ状態の画素）では、その画素容量１００２が主にボルテージフォロア回路ＶＦ１〜ＶＦＮを介して充放電されるため、所望の階調表示用電圧に速やかに達することになる。
【００９１】
画素容量１００２への充放電が終了し、所望の階調表示用電圧に達すると、切替制御回路２０から出力される制御信号ｔ２がＬｏｗレベルとなり、アナログスイッチ回路ＳＷＹｊｉｎとＳＷＹｊｏｕｔ （ｊ＝１〜Ｎ）とがＯＦＦ（非導通）状態となる。
【００９２】
これにより、液晶駆動電圧出力端子Ｙ１、Ｙ２、…、ＹＮが各々接続されているソース信号ライン１００４は、アナログスイッチ回路ＳＷＹｊｉｎ、ＳＷＹｊｏｕｔ （ｊ＝１〜Ｎ）によりボルテージフォロア回路ＶＦ１〜ＶＦＮを介した出力が遮断される。したがって、それ以後、上記ソース信号ライン１００４に供給される信号は、次に制御信号ｔ２がＨｉｇｈレベルになるまで、ＤＡ変換回路Ｙ１〜ＹＮから出力線ＬＹ１〜ＬＹＮを介して直接出力される信号のみに切り替わる。この場合、液晶駆動電圧出力端子Ｙ１〜ＹＮは高インピーダンス出力状態となるが、画素容量１００２の充放電が終了後のソース信号ライン１００４の電圧を維持するためには十分である。
【００９３】
次に、切替制御回路２０から出力される制御信号ｔ３がＬｏｗレベルからＨｉｇｈレベルに変化する。これにより、前述の場合と同様にして、液晶駆動電圧出力端子Ｚ１、Ｚ２、…、ＺＮが各々接続されているソース信号ライン１００４あり、かつゲートドライバ３からの走査信号により選択されている画素（ＴＦＴ１００３のゲート信号ライン１００５にＨｉｇｈレベルが印加されＴＦＴ１００３がＯＮ状態の画素）では、その画素容量１００２が主にボルテージフォロア回路ＶＦ１〜ＶＦＮを介して充放電されるため、所望の階調表示用電圧に速やかに達することになる。
【００９４】
画素容量１００２への充放電が終了し、所望の階調表示用電圧に達すると、切替制御回路２０から出力される制御信号ｔ３がＬｏｗレベルとなり、アナログスイッチ回路ＳＷＺｋｉｎとＳＷＺｋｏｕｔ （ｋ＝１〜Ｎ）がＯＦＦ（非導通）状態となる。これにより、１水平同期期間の一連の動作を終える。続いて、次の水平同期期間でも、同様の動作が繰り返えされる。
【００９５】
なお、切替制御回路２０は、既存の周知の技術で構成可能であり、例えば、シフトレジスタで構成し、コントローラ４から出力された制御信号Ｔに同期を取り、制御信号ｔ１、ｔ２、ｔ３を順次出力する構成としてもよい。また、切替制御回路２０は、選択回路により構成するとともに、制御信号Ｔをシリアルもしくはパラレルに入力されるコマンド信号とすることにより、このコマンド信号によりｔ１、ｔ２、ｔ３を選択して出力する構成としてもよい。
【００９６】
以上のように、本液晶表示装置では、３個の液晶駆動電圧出力端子１８（Ｘ、Ｙ、Ｚ）、即ちＲ、Ｇ、Ｂの３系統の出力が１個のボルテージフォロア回路２１を共有していることにより、出力回路１７、即ちソースドライバ２のチップサイズの縮小と低消費電力化を達成している。また、液晶パネル１の画素容量１００２への所望の階調表示用電圧の速やかな充放電が可能であり、動画表示においても問題を生じることがない。
【００９７】
さらに、画素容量１００２への充放電が終了し、ボルテージフォロア回路２１が出力線２３、即ちソース信号ライン１００４から切り離された状態においては、ＤＡ変換回路１６からの出力がソース信号ライン１００４に出力され続けている。したがって、差動増幅回路で構成されたボルテージフォロア回路２１において、製造条件等のバラツキによって発生する各差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差が発生していても、これを解消でき、表示ムラの発生を低減することができる。
【００９８】
なお、本実施の形態においては、液晶駆動電圧出力端子Ｘｉ、Ｙｉ、Ｚｉ（ｉ＝１〜Ｎ）の３端子毎に１個のボルテージフォロア回路２１を共有する構成としたが、これに限定されるものではなく、液晶駆動電圧出力端子１８の任意の複数個（Ｎ個）が１個のボルテージフォロア回路２１を共有する構成であってもよい。また、１個のボルテージフォロア回路２１を共有する液晶駆動電圧出力端子１８も自由に組み合わせ可能である。さらに、１個の出力回路１７、即ちソースドライバ２が、１個のボルテージフォロア回路２１を共有する構成であってもよい。
【００９９】
また、アナログスイッチ回路２２のＯＮ／ＯＦＦを制御する制御信号（ｔ１１、ｔ２１、ｔ３１）、（ｔ１２、ｔ２２、ｔ３２）、…、（ｔ１Ｎ、ｔ２Ｎ、ｔ３Ｎ）は、互いに異なる制御信号であってもよい。この場合には、液晶表示画面でウインドウ表示（画面の一部のみでの表示）を行う場合等において、背景部が変化しない時、背景部の画素のソース信号ライン１００４に接続されている液晶駆動電圧出力端子１８のアナログスイッチ回路２２を表示に影響がない限りＯＦＦ状態のままにしておく構成とすれば、出力回路１７におけるアナログスイッチ回路２２の切替時の消費電力を低減させることができる。
【０１００】
また、例えば制御信号ｔ１１〜ｔ１Ｎの立ち上がりタイミングをずらすことにより、アナログスイッチ回路（ＳＷＸ１ｉｎ、ＳＷＸ１ｏｕｔ ）〜（ＳＷＸＮｉｎ、ＳＷＸＮｏｕｔ ）間において、ＯＮ開始のタイミングをずらようにしてもよい。これは、他のアナログスイッチ回路（ＳＷＹ１ｉｎ、ＳＷＹ１ｏｕｔ ）〜（ＳＷＹＮｉｎ、ＳＷＹＮｏｕｔ ）間、アナログスイッチ回路（ＳＷＺ１ｉｎ、ＳＷＺ１ｏｕｔ ）〜（ＳＷＺＮｉｎ、ＳＷＺＮｏｕｔ ）間においても同様である。この場合には、最も電流が多くなる、画素容量１００２への充放電の開始時点を各画素容量１００２間でずらし、消費電流のピークの集中を避けることができる。この構成は、電池駆動による携帯用途に有効である。
【０１０１】
また、図６に示すように、制御信号ｔ１のＯＮ期間と制御信号ｔ２のＯＮ期間との間、および制御信号ｔ２のＯＮ期間と制御信号ｔ３のＯＮ期間との間に、期間ｔＡを設けることにより、ＯＮとするアナログスイッチ回路２２の切替時に、全てのアナログスイッチ回路２２がＯＦＦ状態となる期間（ｔＡ期間）を設けてもよい。この場合には、ＯＮとするアナログスイッチ回路２２の切替時に、先にＯＮとなっているアナログスイッチ回路２２と次にＯＮとするアナログスイッチ回路２２とが同時にＯＮ状態となってしまい、不要なソース信号ライン１００４にボルテージフォロア回路２１からの出力が供給される事態を防止することができる。
【０１０２】
なお、アナログスイッチ回路２２を同時にＯＦＦとする期間としては、１水平同期期間（１Ｈ）の全ての期間としてもよい。また、画素容量１００２での充放電が速やかに終了すれば、アナログスイッチ回路２２を全てＯＦＦする期間（ｔＢ２期間）を設けてもよい。この場合には、アナログスイッチ回路２２のＯＦＦ後、ＤＡ変換回路１６からの直接的な出力のみがソース信号ライン１００４に出力され続けるため、前述のように、差動増幅回路で構成されたボルテージフォロア回路２１において、製造条件等のバラツキによって発生する各差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差の解消をさらに期待できる。
【０１０３】
また、図５に示したように、アナログスイッチ回路２２の切替開始時期（制御信号ｔ１の立ち上がり時期）も水平同期信号に対して任意でよく、例えば水平同期信号の１水平同期期間の開始時点に対してｔＢ１期間遅れていてもよい。
【０１０４】
また、本実施の形態において、低インピーダンス出力変換手段としては、ボルテージフォロア回路２１を使用したが、これに限定されることなく、例えば非反転増幅回路を使用してもよい。この場合、出力回路１７において階調表示用電圧を増幅することができるため、ソースドライバ２のレベルシフタ回路１５を省くことができる。
【０１０５】
〔実施の形態２〕
本発明の実施の他の形態を図８および図９に基づいて以下に説明する。
本実施の形態の液晶表示装置は、図１に示すソースドライバ２に代えて図７に示すソースドライバ（表示駆動装置）３１を備えている。ソースドライバ３１では、低消費電力化を実現するため、差動増幅回路で構成されたボルテージフォロア回路２１の不使用時に、ボルテージフォロア回路２１の動作電流の遮断機能を備えている。このために、このソースドライバ３１では、切替制御回路２０から制御信号Ｃｈ（ｈ＝１〜Ｎ）がボルテージフォロア回路２１に入力されるようになっている。なお、切替制御回路２０から制御信号ｔｉｊが出力回路１７のアナログスイッチ回路２２に入力される点は、前記のソースドライバ２と同様である。
【０１０６】
上記のボルテージフォロア回路２１の動作電流の遮断は、例えばボルテージフォロア回路２１の定電流源を構成するトランジスタを前記制御信号Ｃｈによって遮断することより可能となる。上記トランジスタは、例えばボルテージフォロア回路２１を構成する差動増幅回路の入力段に設けられた差動対を流れる電流を決定するものである。上記動作電流の遮断は、上記トランジスタに加えて、電源もしくは接地電位との間に挿入したトランジスタをＯＦＦにすること、さらには、差動増幅回路の出力部を構成する出力段のトランジスタ（一般的にはＰ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタのペアで構成されるもの）の双方をＯＦＦにすることにより可能となる。また、トランジスタをＯＦＦにするには、例えば、トランジスタへの印加電圧をＬｏｗレベルにする。
【０１０７】
上記の構成により、差動増幅回路で構成されたボルテージフォロア回路２１の不使用時には、ボルテージフォロア回路２１内を流れる動作電流を遮断することができる。これにより、例えばテレビジョン放送電波等でのブランキング期間中のように、液晶表示装置には表示されない不要時間帯において上記制御を行って差動増幅回路を停止させ、むだな消費電力を随時適切に削減することができる。
【０１０８】
また、本液晶表示装置が携帯用機器に備えられている場合において、携帯用機器の電源をＯＮした直後において各回路（液晶表示装置の駆動装置以外の回路も含む）が定常状態に至るまでの間、上記制御を行って差動増幅回路の動作を停止しておくことにより、不要時のむだな消費電力を随時適切に削減することできる。
【０１０９】
さらには、制御信号Ｃ１、Ｃ２、…、ＣＮを互いに異なる制御信号とした場合には、先述のように、液晶表示画面でウインドウ表示（画面の一部のみでの表示）を行う場合等において、背景部が変化しない時、背景部の画素のソース信号ライン１００４に接続されている液晶駆動電圧出力端子１８のアナログスイッチ回路２２を表示に影響がない限りＯＦＦ状態のままにしておく構成とすれば、出力回路１７におけるアナログスイッチ回路２２の切替時の消費電力を低減させることができる。
【０１１０】
以上の実施の形態においては、低インピーダンス出力変換手段（ボルテージフォロア回路２１）を共有する出力回路１７を備えた構成、即ち切替手段（アナログスイッチ回路２２）を有し、時分割で低インピーダンス出力変換手段（ボルテージフォロア回路２１）を選択することにより複数の液晶駆動電圧出力端子１８にて低インピーダンス出力変換手段（ボルテージフォロア回路２１）を共有する出力回路１７を備えた構成として、液晶表示装置の駆動装置、特にソースドライバ２、３１について説明した。しかしながら、本発明の構成は、マトリクス状に配置された画素を有し、この画素が寄生容量も含む負荷容量を有し、階調表示を画素への印加電圧を変えることで実現する表示装置の駆動装置、例えば、液晶表示装置やＥＬ（エレクトロルミネッセンス）表示装置等に有効であり、特に画素への印加電圧が高い場合、特にその効果を発揮するものである。
【０１１１】
以上のように、本発明の表示駆動装置および表示装置モジュールでは、アナログ回路で構成される低インピーダンス出力手段、即ちボルテージフォロア回路２１を共有化することにより、多端子化に伴う回路規模、即ちチップサイズの増大、および消費電力の増大を抑制することができるようになっている。例えば、ボルテージフォロア回路２１を複数（Ｎ）の液晶駆動電圧出力端子１８において共有することにより出力系の消費電力を１／Ｎに低減できる。
【０１１２】
上記共有化によるチップサイズの縮小や低消費電力化は、先述のモニター用途だけではなく、小型化、軽量化および低消費電力化が強く要望されている携帯端末機用の液晶表示装置にも有効である。
【０１１３】
また、上記共有化により低インピーダンス出力手段として使用されるボルテージフォロア回路２１の各差動増幅回路において、製造条件等のバラツキによって発生する表示ムラ、即ち差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差による表示ムラを解消することも可能である。
【０１１４】
また、ボルテージフォロア回路２１、即ち出力回路１７は、出力負荷を充放電後停止するため、液晶駆動電圧出力端子１８からの出力電圧は、ＤＡ変換回路１６からの直接出力にて決定される。したがって、この構成によれば、出力偏差は低減され、かつ消費電流の低減に大きな効果ある。
【０１１５】
【発明の効果】
以上のように、本発明の表示駆動装置は、表示手段に表示データに応じた複数種類の駆動電圧を低インピーダンス出力手段を介して複数の出力端子から出力する表示駆動装置において、１個の前記低インピーダンス出力手段が、切替手段を介して複数の前記出力端子と接続され、前記切替手段の切替動作により複数の前記出力端子に対して使用される構成である。
【０１１６】
上記の構成によれば、１個の低インピーダンス出力手段は、切替手段を介して複数の出力端子と接続され、切替手段の切替動作により複数の出力端子に対して使用される、即ち複数の出力端子において共有される。したがって、複数の各出力端子に対してそれぞれ低インピーダンス出力手段を設けた場合と比較して、出力端子数の増加に伴う、表示駆動装置の回路規模、即ち表示駆動装置がチップ形態である場合のチップサイズの大型化、および消費電力の増大を抑制することができる。
【０１１７】
また、低インピーダンス出力手段の上記共有化により、低インピーダンス出力手段として使用される例えば各差動増幅回路での製造条件等のバラツキに起因して、差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差により表示ムラが発生することを抑制できる。
【０１１８】
本発明の表示駆動装置は、表示データに応じて表示手段を駆動するための複数種類の駆動電圧を生成する電圧生成手段と、複数の出力端子と、表示データに応じて複数種類の前記駆動電圧から各出力端子について１つの駆動電圧を選択して出力する電圧選択手段と、出力インピーダンスが低インピーダンスである低インピーダンス出力手段と、１個の前記低インピーダンス出力手段を前記電圧選択手段と複数の前記出力端子とに断接可能に接続する切替手段と、前記低インピーダンス出力手段が複数の前記出力端子のうちの１個のみと順次接続されるように前記切替手段の断接動作を時分割制御する切替制御手段とを備えている構成である。
【０１１９】
上記の構成によれば、１個の低インピーダンス出力手段が複数の出力端子において共有されるので、複数の各出力端子に対してそれぞれ低インピーダンス出力手段を設けた場合と比較して、出力端子数の増加に伴う、表示駆動装置の回路規模、即ち表示駆動装置がチップ形態である場合のチップサイズの大型化、および消費電力の増大を抑制することができる。
【０１２０】
また、低インピーダンス出力手段の上記共有化により、低インピーダンス出力手段として使用される例えば各差動増幅回路での製造条件等のバラツキに起因して、差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差により表示ムラが発生することを抑制できる。
【０１２１】
上記の表示駆動装置は、１個の前記低インピーダンス出力手段と、前記切替手段と、１個の前記低インピーダンス出力手段に前記切替手段を介して接続されている複数の出力端子とからなるブロックが複数個備えられ、前記切替制御手段が、各ブロック間において前記切替手段が接続状態となるタイミングが互いにずれるように、前記切替手段を制御する構成としてもよい。
【０１２２】
上記の構成によれば、各ブロック間において切替手段が接続状態となるタイミングが互いにずれるので、切替手段が接続状態となったときの消費電流のピークの集中を避けることができる。これにより、特に電池を電源としている表示駆動装置での電源電力の消耗を抑制することができる。
【０１２３】
上記の表示駆動装置は、前記切替制御手段が、前記出力端子からの駆動電圧の出力が不要であるときに、切替手段の動作を停止させる構成としてもよい。
【０１２４】
上記の構成によれば、切替手段によるむだな切替動作を抑制して表示駆動装置の消費電力を低減することができる。
【０１２５】
上記の表示駆動装置は、前記電圧選択手段が複数の出力線により前記出力端子と直接的に接続され、前記低インピーダンス出力手段が、前記切替手段を介して前記出力線と並列に設けられ、前記出力端子に、前記低インピーダンス出力手段からの出力の有無に関わらず、前記電圧選択手段からの出力が直接的に供給される構成としてもよい。
【０１２６】
上記の構成によれば、一つの出力端子において、切替制御手段による切替手段の制御により、低インピーダンス出力手段との接続が遮断状態となった場合においても、電圧選択手段からの出力が直接的に前記出力端子に供給される。したがって、前記出力端子においては、所定の駆動電圧を維持することができる。
【０１２７】
上記の表示駆動装置は、前記電圧選択手段が複数の出力線により前記出力端子と直接的に接続され、前記低インピーダンス出力手段が、前記切替手段を介して前記出力線と並列に設けられ、前記出力端子に、前記低インピーダンス出力手段からの出力の遮断後にも、前記電圧選択手段からの出力が直接的に供給される構成としてもよい。
【０１２８】
上記の構成によれば、一つの出力端子において、切替制御手段による切替手段の制御により、低インピーダンス出力手段との接続が遮断状態となった場合においても、電圧選択手段からの出力が直接的に前記出力端子に供給される。したがって、前記出力端子においては、所定の駆動電圧を維持することができる。
【０１２９】
上記の表示駆動装置は、前記低インピーダンス出力手段が、非動作時に、内部の動作電流を遮断する構成としてもよい。
【０１３０】
上記の構成によれば、低インピーダンス出力手段の非動作時のむだな動作電流を遮断し、さらなる消費電力の低減を図り得る。
【０１３１】
表示装置モジュールは、上記の何れかの表示駆動装置を備えた構成とすることができ、これにより、表示装置モジュールにおいては、出端子数の増加に伴う、表示駆動装置の回路規模、即ち表示駆動装置がチップ形態である場合のチップサイズの大型化、および消費電力の増大を抑制することができる。また、低インピーダンス出力手段の上記共有化により、低インピーダンス出力手段として使用される例えば各差動増幅回路での製造条件等のバラツキに起因して、差動増幅回路の入力段のオフセット電圧による出力側での電圧偏差により表示ムラが発生することを抑制できる。
【図面の簡単な説明】
【図１】本発明の実施の一形態における表示駆動装置としてのソースドライバを示すブロック図である。
【図２】図１に示したソースドライバを備える液晶表示装置のブロック図である。
【図３】図１に示したレベルシフタ回路、ＤＡ変換回路および出力回路の構成を示すブロック図である。
【図４】図３に示したボルテージフォロア回路の回路図である。
【図５】図１に示した切替制御回路から出力回路のアナログスイッチ回路に入力される制御信号ｔ１〜ｔ３と水平同期信号とを示すタイミングチャートである。
【図６】図５に示したタイミングとは制御信号ｔ２、ｔ３のタイミングが異なる場合の、制御信号ｔ１〜ｔ３と水平同期信号とを示すタイミングチャートである。
【図７】本発明の実施の他の形態における表示駆動装置としてのソースドライバを示すブロック図である。
【図８】図７に示したレベルシフタ回路、ＤＡ変換回路および出力回路の構成を示すブロック図である。
【図９】従来の液晶表示装置の概略の構成を示すブロック図である。
【図１０】図９に示した液晶パネルの概略構成を示す回路図である。
【図１１】図９に示した液晶表示装置における液晶駆動波形の一例を示す説明図である。
【図１２】図１１に示した液晶駆動波形の他の例を示す説明図である。
【図１３】図９に示したソースドライバの概略構成を示すブロック図である。
【図１４】図９に示した液晶パネルに供給される各種信号を示すタイミングチャートである。
【図１５】図１５（ａ）は図９に示した液晶パネルに供給される走査信号、クロック信号ＣＫ、スタートパルス信号ＳＰ、デジタル表示データおよび水平同期信号の関係を示すタイミングチャート、図１５（ｂ）は同ソースドライバ出力を示す説明図である。
【図１６】図９に示したソースドライバが備える基準電圧発生回路の概略の構成を示す説明図である。
【図１７】図１６に示した基準電圧発生回路が備える抵抗分割回路を示す回路図である。
【図１８】図９に示したソースドライバが備える基準電圧発生回路と、ＤＡ変換回路と、出力回路との構成を示す説明図である。
【図１９】従来の他の液晶表示装置の概略構成を示す説明図である。
【図２０】従来のさらに他の液晶表示装置の概略構成を示す説明図である。
【図２１】従来のさらに他の液晶表示装置の概略構成を示す説明図である。
【符号の説明】
１ 液晶パネル（表示手段）
２ ソースドライバ（表示駆動装置）
４ コントローラ
１５ レベルシフタ回路
１６ ＤＡ変換回路（電圧選択手段）
１７ 出力回路
１８ 液晶駆動電圧出力端子（出力端子）
１９ 基準電圧発生回路（電圧生成手段）
２０ 切替制御回路（切替制御手段）
２１ ボルテージフォロア回路（低インピーダンス出力手段）
２２ アナログスイッチ回路（切替手段）
２３ 出力線
３１ ソースドライバ（表示駆動装置）
Claims (6)
- 表示データに応じて表示手段を駆動するための複数種類の駆動電圧を生成する電圧生成手段と、
複数の出力端子と、
表示データに応じて複数種類の前記駆動電圧から各出力端子について１つの駆動電圧を選択して出力する電圧選択手段と、
出力インピーダンスが低インピーダンスである低インピーダンス出力手段と、 １個の前記低インピーダンス出力手段を前記電圧選択手段と複数の前記出力端子とに断接可能に接続する切替手段と、
前記低インピーダンス出力手段が複数の前記出力端子のうちの１個のみと順次接続されるように前記切替手段の断接動作を時分割制御する切替制御手段とを備え、
前記電圧選択手段は複数の出力線により前記出力端子と直接的に接続され、前記低インピーダンス出力手段は、前記切替手段を介して前記出力線と並列に設けられ、前記出力端子には、前記低インピーダンス出力手段からの出力の有無に関わらず、前記電圧選択手段からの出力が直接的に供給されることを特徴とする表示駆動装置。 - 表示データに応じて表示手段を駆動するための複数種類の駆動電圧を生成する電圧生成手段と、
複数の出力端子と、
表示データに応じて複数種類の前記駆動電圧から各出力端子について１つの駆動電圧を選択して出力する電圧選択手段と、
出力インピーダンスが低インピーダンスである低インピーダンス出力手段と、
１個の前記低インピーダンス出力手段を前記電圧選択手段と複数の前記出力端子とに断接可能に接続する切替手段と、
前記低インピーダンス出力手段が複数の前記出力端子のうちの１個のみと順次接続されるように前記切替手段の断接動作を時分割制御する切替制御手段とを備え、
前記電圧選択手段は複数の出力線により前記出力端子と直接的に接続され、前記低インピーダンス出力手段は、前記切替手段を介して前記出力線と並列に設けられ、前記出力端子には、前記低インピーダンス出力手段からの出力の遮断後にも、前記電圧選択手段からの出力が直接的に供給されることを特徴とする表示駆動装置。 - １個の前記低インピーダンス出力手段と、前記切替手段と、１個の前記低インピーダンス出力手段に前記切替手段を介して接続されている複数の出力端子とからなるブロックが複数個備えられ、前記切替制御手段は、各ブロック間において前記切替手段が接続状態となるタイミングが互いにずれるように、前記切替手段を制御することを特徴とする請求項１または２に記載の表示駆動装置。
- 前記切替制御手段は、前記出力端子からの駆動電圧の出力が不要であるときに、切替手段の動作を停止させることを特徴とする請求項１または２に記載の表示駆動装置。
- 前記低インピーダンス出力手段は、非動作時に、内部の動作電流を遮断するように構成されていることを特徴とする請求項１または２に記載の表示駆動装置。
- 請求項１から５の何れか１項に記載の表示駆動装置を備えていることを特徴とする表示装置モジュール。
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