JP5280649B2

JP5280649B2 - Ｌｃｄパネル駆動回路

Info

Publication number: JP5280649B2
Application number: JP2007158883A
Authority: JP
Inventors: 健一宮本
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2007-06-15
Filing date: 2007-06-15
Publication date: 2013-09-04
Anticipated expiration: 2027-06-15
Also published as: US20080309685A1; JP2008310141A

Description

本発明は、液晶表示（以下、ＬＣＤと称する）パネルを駆動するＬＣＤパネル駆動回路に関する。

ＬＣＤパネルは、携帯電話からパソコンディスプレイ等にわたる様々の情報機器の表示手段に用いられている。ＬＣＤパネルの表示画素数は、情報機器に要求される表示画面サイズに応じて、通常、ＱＶＧＡ（Quarter Video Graphics Array：３２０×２４０）からＵＸＧＡ（Ultra eXtended Graphics Array：１６００×１２００）の如く広範な規格がある。

図１に示されるように、例えば、ＬＣＤパネル駆動回路１００が走査回路３００による画面走査に同期してＱＶＧＡ規格のＬＣＤパネル２００を駆動するとする。ここで、ＬＣＤパネル２００は、３２０画素×３原色に対応する９６０チャネル（ＣＨ）分のソースラインｓ１〜ｓ９６０と２４０画素に対応する２４０チャネル（ＣＨ）分のゲートラインＧ１〜Ｇ２４０とからなるアレイの各格子点にスイッチングトランジスタＴｒ及び液晶容量Clcdを各々含んでいる。ＬＣＤパネル駆動回路１００は、ソースラインｓ１〜ｓ９６０を介して充電電位を各液晶容量Clcdに供給する駆動アンプを備えることで書き込み動作を行う。

一般に、パソコンディスプレイの如き大型ＬＣＤパネル向けのＬＣＤパネル駆動回路おいては、分散アンプ方式、すなわち各ソースライン個別に各階調に対応する複数の駆動アンプを備える方式が用いられる。かかる分散アンプ方式を用いることで、表示パターンの大きな変化に対しても、各駆動アンプの負荷変動を抑え画面全体の階調むらを回避することができる。

一方、携帯電話やデジタルスチルカメラ等に用いられる小型ＬＣＤパネル向けのＬＣＤパネル駆動回路おいては、集中アンプ方式、すなわち、全てのソースラインに共通に各階調に対応する複数の駆動アンプを備える方式が用いられる。かかる集中アンプ方式においては、同一階調を１つの駆動アンプで全てのソースライン（全ＣＨ分）を駆動することから、階調数だけの駆動アンプを準備すれば足り、ＬＣＤパネル駆動回路を実装するＩＣのレイアウト面積の縮小化や低消費電力化が図られる。このように集中アンプ方式は、小型ＬＣＤパネルや低消費電力が要求される情報機器用のＬＣＤパネルにとって有効な方式である。

特許文献１は、各階調に対応するオペレーショナルアンプを複数含む液晶表示器駆動電源回路を開示している。かかる液晶表示器駆動電源回路は、液晶表示器を駆動する際に、液晶負荷にチャージ、ディスチャージするとき以外はオペアンプを停止させ電流を最小限にすることより、定消費電力化を図っている。
特開平８−３１３８６７号公報

しかしながら、集中アンプ方式においては、駆動アンプとＬＣＤパネルとの相対的な位置関係に応じてＬＣＤパネル負荷に至る配線抵抗の大きさが異なる場合がある。この結果、ＬＣＤパネルを構成する各液晶容量を所望電圧にまで充電する時間が配線抵抗と液晶容量との時定数に従って各ＣＨ毎に差を生じ、液晶パネル全体に表示される画像に階調むらを起こすという問題がある。

図２を参照すると、１つのゲートラインを走査する１サイクルにおける、ＬＣＤパネル中央にあるソースラインｓ４８０とＬＣＤパネル端部にあるソースラインｓ９６０とにおける充電電位の変化が示されている。ここで、１サイクルの終わりにおいてｓ４８０とｓ９６０との間に電位差が生じていることが分かる。かかる電位差は階調むらの原因となる。

ソースラインｓ１〜ｓ９６０にわたる電位差はアンプ出力段の定常電流を増やすことや駆動アンプのドライブ能力を上げる等で電位差を少なくすることで解消することも可能であるが、駆動アンプの定常電流が増えるとチップ全体の消費電流が増えて発熱や電源負担増をもたらし低消費電力化の観点から好ましくない。また、近年の小型ＬＣＤパネル向けドライバに対して高集積化や１チップ化が求められことで配線の微細化が配線抵抗の増大を招いて階調むらを助長してしまうという問題や、高集積化のために駆動アンプの配置に対する制約がより厳しくなり、駆動アンプをソースライン中央に配置する理想的な配置ができないという問題もある。

本発明は、以上の問題に鑑みてなされてものであり、その目的は、高集積化によってもＬＣＤパネルの階調むらを回避し得るＬＣＤパネル駆動回路を提供することである。

本発明によるＬＣＤパネル駆動回路は、ＬＣＤパネルに接続されるべき複数のソースラインと、階調レベル毎に設けられて各々が差動入力端子の一方に入力される書き込み電位に応じた階調信号を生成する複数の差動駆動アンプと、該階調レベル毎に縦方向に並列に設けられて各々が横方向に伸張する複数の階調信号ラインと、該ソースライン毎に設けられて各々が該階調信号ラインの何れかを当該ソースラインに選択的に接続する複数の階調選択スイッチ部と、を含むＬＣＤパネル駆動回路であり、該差動駆動アンプ毎に設けられ、各々が該階調信号ラインの横方向の一方側に位置する第１接続点で該階調信号ラインに接続されることで該第１接続点を介して当該差動駆動アンプが生成する階調信号を該階調信号ラインに供給する複数の供給信号ラインと、該差動駆動アンプ毎に設けられ、各々が該階調信号ラインの横方向の他方側に位置する第２接続点で該階調信号ラインに接続され、該第２接続点の電位を当該差動駆動アンプの差動入力端子の他方に入力する複数の帰還信号ラインと、を含むことを特徴とする。

本発明によるＬＣＤパネル駆動回路によれば、供給信号ラインが第１接続点を介して差動駆動アンプが出力する階調信号を階調信号ラインに供給し、帰還信号ラインが該第１接続点から異なる場所に位置する第２接続点の電位を該差動駆動アンプの差動入力端子の他方に入力する構成が与えられる。これにより、高集積化によってもＬＣＤパネルの階調むらを回避し得る。

本発明の実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図３は、第１の実施例を示し、本発明によるＬＣＤパネル駆動回路の概略を示している。ＬＣＤパネル駆動回路１００は、ＬＣＤパネル２００に接続されるべき９６０ＣＨ分の９６０個のソースラインｓ１〜ｓ９６０と、デジタルアナログ変換機能を担うＤＡＣ２０と、液晶容量への書き込み機能を担う集合アンプ部１０とを含む。ソースラインｓ１〜ｓ９６０は横方向に並列に設けられている。

ＤＡＣ２０は、縦方向に並列に設けられて各々が横方向に伸張する６４個の階調信号ラインｋ１〜ｋ６４と、ソースラインｓ１〜ｓ９６０の各々に備えられる９６０個の階調選択スイッチ部ｄａ１〜ｄａ９６０とを含む。階調選択スイッチ部ｄａ１〜ｄａ９６０の各々は６４個のスイッチを含み、該スイッチは外部から入力される階調選択信号に応じて階調信号ラインｋ１〜ｋ６４のうちの何れか１のラインを自身に対応するソースラインに選択的に接続する開閉動作を行う。

ＤＡＣ２０の動作について説明すると、例えば、階調選択スイッチ部ｄａ１が階調信号ラインｋ１を選択したとすると、階調信号ラインｋ１の電位がソースラインＳ１に供給され、供給された電位は走査回路（図示せず）によるＯＮ制御によりスイッチングトランジスタTrを介して液晶容量Clcdに供給され、次いで走査回路によるＯＦＦ制御により当該画素の書き込みが完了する。他の階調選択スイッチ部ｄａ２〜ｄａ９６０も同様の動作を行う。

集合アンプ部１０は、各階調レベルに従った書き込み電位ｔａｐ１〜ｔａｐ６４と供給信号ラインＫ１〜Ｋ６４と帰還信号ラインｆ１〜ｆ６４とのうちで次数が一致する組み合わせに従う６４個の駆動アンプａ１〜ａ６４を含む。すなわち、次数ｉは各階調レベルに対応する１〜６４の正数であり、駆動アンプａｉは書き込み電位ｔａｐｉと帰還入力ｆｉとを差動入力として階調信号を供給信号ラインＫｉに出力し、供給信号ラインＫｉは階調信号ラインｋｉの横方向の１方側に位置する供給部位２１において接続される。供給信号ラインＫ１〜Ｋ６４と階調信号ラインｋ１〜ｋ６４との接続点は本発明の構成要素である第１接続点を実現する。

図４は、図３に示された駆動アンプの内部構成を示している。駆動アンプａ１〜ａ６４の各々は同一の内容構成を有する。ここで、電源端子Ｖｄｄと接地端子との間に接続された差動入力段９１が書き込み電位ｔａｐと帰還電位ｆとの差動入力に応じて相補変化する２つの電位pgate及び電位ngateを出力する。電位pgateはＰＭＯＳトランジスタ９２のゲートに入力され、電位ngateはＮＭＯＳトランジスタ９３のゲートに入力される。ＰＭＯＳトランジスタ９２及びＮＭＯＳトランジスタ９３は接続点９４を介して電源端子Ｖｄｄと接地端子との間に直列に接続される。接続点９４から階調信号ｋｏｕｔが出力される。

尚、駆動アンプａ１〜ａ６４は基本的に出力する階調信号がそのまま負帰還入力されることで書き込み電位ｔａｐに追従するボルテージフォロワ回路を構成するが、本発明の特徴として出力される階調信号ｋｏｕｔが直ちにすなわち直近では負帰還入力されないことに注意を要する。

図５は、図３に示されたＬＣＤパネル駆動回路を１つのドライバチップとして実現した場合のレイアウトを示している。ここで、パネルモジュールには、例えばＱＶＧＡ規格に基づく２．５インチのＬＣＤパネル２００とドライバチップ状のＬＣＤパネル駆動回路１００とが搭載されたとする。

ＬＣＤパネル駆動回路１００は、集合アンプ部１０と、ＤＡＣ２０と、電源回路３０と、他回路ブロック４０とが配置されている。ＤＡＣ２０内の階調信号ラインｋ１〜ｋ６４の線長は、ソースライン毎に階調選択スイッチ部が設けられることで１８０００μｍに達する。一方、集合アンプ部１０は、電源回路３０や他回路ブロック４０の占有面積のためにその長さが２５００μｍに制約されている。線長１８０００μｍの階調信号ラインｋ１〜ｋ６４を線幅１μｍのメタル配線にて実現したとすると、各ライン１本当たり配線抵抗は２４００Ωに達する。全ソースラインに繋がる液晶容量に電荷を供給する全負荷状態では、１つの階調信号ラインに繋がる充電容量は数ｎＦのオーダに達する。従って、ソースラインの電位は配線抵抗と充電容量との時定数２４００Ω×数ｎＦに従って変化することになる。

図６は、集合アンプ部に帰還電位を取り込むための帰還信号ラインの配置が示されている。ここで、ｉを１〜６４として、帰還信号ラインｆｉはソースラインｓ９６０の近傍で階調信号ラインｋｉに接続されている。すなわち、全ての帰還信号ラインｆ１〜ｆ６４は、階調信号ラインｋ１〜ｋ６４における横方向の広がりの他方側であって最も端の遠端部位２３に接続されている。かかる構成により、遠端部位２３における電位の上昇は帰還信号ラインｆ１〜ｆ６４を集合アンプ部１０近くから取る構成に比して最も遅延する。その結果、帰還信号ラインｆ１〜ｆ６４の電位に応じた集合アンプ部１０の充電停止タイミングは最大限遅延することになる。帰還信号ラインｆ１〜ｆ６４と階調信号ラインｋ１〜ｋ６４との各接続点は本発明の構成要素である第２接続点を実現している。

図７は、書込動作時のソースラインの充電波形を示している。すなわち、全９６０ＣＨ負荷状態を前提として１つのゲートラインを走査する１サイクルにおいて、階調信号ラインｋ１の電位と、階調信号ラインｋ１に階調信号を供給する駆動アンプａ１内の電位pgate（比較のため従来と本実施例との２つの場合を図示）と、ソースラインｓ４８０及びｓ９６０の電位とが示されている。

図示されるように、サイクル初期において、駆動アンプａ１から最も遠い位置にあって最も高い配線抵抗を有するｓ９６０の電位はｓ４８０の電位から遅れた出力波形を示す。しかし、サイクル終了時において、ｓ４８０とｓ９６０との電位差がほぼ解消されている。これは、本発明の特徴として帰還信号ラインが階調信号ラインの遠端部位から帰還電位を取り込んでいることで、ｋ１の電位が所望電圧に達した時点でも電位pgateは駆動アンプ出力段をＯＦＦすることなくドライブ状態を保持するためである。液晶容量に繋がるスイッチングトランジスタはソースラインｓ１〜ｓ９６０の電位差がほぼ無くなった１サイクル終了時にＯＦＦ動作して書き込み動作を完了する。これにより、ソースラインｓ１〜ｓ９６０に繋がる各液晶容量には均等な電荷が充電され階調むらの原因が解消されている。

以上の第１の実施例において、本発明によるＬＣＤパネル駆動回路を適用することにより、高集積化によってもＬＣＤパネルの階調むらを回避することができる。本発明の構成は帰還信号ラインｆ１〜ｆ６４の取り込み位置に工夫がなされている一方で、従来と同様の駆動アンプａ１〜ａ６４が使用されている。取り込み位置の変更は配線層だけの変更で足り、消費電流やレイアウト面積の増大を従来と同等に抑えることができる。

尚、帰還信号ラインｆ１〜ｆ６４の配線が長くなり配線抵抗が高くなるが、集合アンプ部１０の入力インピーダンスが高いために問題なく配線を最小ピッチで行うことができる。また、本発明によるＬＣＤパネル駆動回路を多層配線のデバイスとして実現する場合においては、帰還信号ラインｆ１〜ｆ６４の結線の変更を多層配線における上位配線の変更にて対処することが可能であり、レイアウト面積の増大を招くことがない。
＜第２の実施例＞
図８は、第２の実施例を示し、集合アンプ部に帰還電位を取り込むための帰還信号ラインの配置が示されている。ＬＣＤパネル駆動回路１００は、第１の実施例におけると同様に、６４個の階調信号の各々を階調信号ラインｋ１〜ｋ６４の各々に対応して出力する集合アンプ部１０と、９６０ＣＨ分のソースラインｓ１〜ｓ９６０の各々に備えられる９６０個の階調選択スイッチ部ｄａ１〜ｄａ９６０を含むＤＡＣ２０とから構成される。

本第２の実施例では、ｉを１〜６４として、帰還信号ラインｆｉはソースラインｓ４８０の近傍で階調信号ラインｋｉに接続されている。すなわち、第１の実施例とは異なり、帰還信号ラインｆ１〜ｆ６４はすべて階調信号ラインｋ１〜ｋ６４における横方向の広がりのほぼ中心部位２２の位置に接続されて帰還電位を取り込む。帰還信号ラインｆ１〜ｆ６４と階調信号ラインｋ１〜ｋ６４との各接続点は本発明の構成要素である第２接続点を実現している。

以上の第２の実施例において、本発明によるＬＣＤパネル駆動回路を適用することで、集積化によってもＬＣＤパネルの階調むらを回避することができる。すなわち、従来の如く帰還信号ラインが集合アンプ部の直後に接続される形態と異なり、帰還信号ラインｆ１〜ｆ６４は階調信号ラインｋ１〜ｋ６４の中心部位２２の位置に接続されることで、遅延が比較的平均化された位置から帰還電位が駆動アンプにかけられる。これにより、ソースラインｓ１〜ｓ９６０に繋がる各液晶容量には比較的均等な電荷の充電がなされる。本第２の実施例では、帰還信号ラインｆ１〜ｆ６４が階調信号ラインｋ１〜ｋ６４の中心部位２２に接続されることから配線が第１の実施例の場合より容易であり、多層配線が困難な状況において現実的な解決策が提供される。

以上の複数の実施例において、表示パネルの規格をＱＶＧＡとしたが、本発明はかかる規格に限定されず、本発明はより多数のソースラインに対応してより長い階調信号ラインを必要とするＱＶＧＡ以上の高精細の表示パネルに適用し得る。

ＬＣＤパネル駆動回路が用いてＬＣＤパネルを駆動する構成を示すブロック図である。従来のＬＣＤパネル駆動回路における書込動作時のソースラインの充電波形を示すグラフである。第１の実施例を示し、本発明によるＬＣＤパネル駆動回路の概略を示すブロック図である。図３に示した駆動アンプの内部構成を示すブロック図である。図３に示したＬＣＤパネル駆動回路を１つのドライバチップとして実現した場合のレイアウトを示す平面図である。図３に示された集合アンプ部に帰還電位を取り込むための帰還信号ラインの配置を示すブロック図である。書込動作時のソースラインの充電波形を示すグラフである。第２の実施例を示し、集合アンプ部に帰還電位を取り込むための帰還信号ラインの配置を示すブロック図である。

符号の説明

１０集合アンプ部
２０ＤＡＣ
２１供給部位
２２中心部位
２３遠端部位
９１差動入力段
９２ＰＭＯＳトランジスタ
９３ＮＭＯＳトランジスタ
９４接続点
１００ＬＣＤパネル駆動回路
２００ＬＣＤパネル
３００走査回路
ａ１〜ａ６４駆動アンプ
ｄａ１〜ｄａ９６０階調選択スイッチ部
ｆ１〜ｆ６４帰還信号ライン
Ｇ１〜Ｇ２４０ゲートライン
ｋ１〜ｋ６４階調信号ライン
Ｋ１〜Ｋ６４供給信号ライン
ｓ１〜ｓ９６０ソースライン
ｔａｐ１〜ｔａｐ６４書き込み電位

Claims

ＬＣＤパネルに接続されるべき複数のソースラインと、階調レベル毎に設けられて各々が差動入力端子の一方に入力される書き込み電位に応じた階調信号を生成する複数の差動駆動アンプと、前記階調レベル毎に縦方向に並列に設けられて各々が横方向に伸張する複数の階調信号ラインと、前記ソースライン毎に設けられて各々が前記階調信号ラインの何れかを当該ソースラインに選択的に接続する複数の階調選択スイッチ部と、を含むＬＣＤパネル駆動回路であって、
前記差動駆動アンプ毎に設けられ、各々が前記階調信号ラインの横方向の一方側に位置する第１接続点で前記階調信号ラインに接続されることで前記第１接続点を介して当該差動駆動アンプが生成する階調信号を前記階調信号ラインに供給する複数の供給信号ラインと、
前記差動駆動アンプ毎に設けられ、各々が前記階調信号ラインの横方向の他方側に位置する第２接続点で前記階調信号ラインに接続され、前記第２接続点の電位を当該差動駆動アンプの差動入力端子の他方に入力する複数の帰還信号ラインと、
を含むことを特徴とするＬＣＤパネル駆動回路。
前記第２接続点は前記階調信号ラインの横方向の他方側における遠端部位に位置することを特徴とする請求項１記載のＬＣＤパネル駆動回路。
前記第２接続点は前記階調信号ラインの一方側及び他方側の略中間に位置することを特徴とする請求項１記載のＬＣＤパネル駆動回路。
前記ＬＣＤパネルは、ＱＶＧＡ規格以上の高精細パネルであることを特徴とする請求項１記載のＬＣＤパネル駆動回路。