JP4542556B2

JP4542556B2 - 半導体記憶システム

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Publication number: JP4542556B2
Application number: JP2007031827A
Authority: JP
Inventors: 英伸郷地
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-02-13
Filing date: 2007-02-13
Publication date: 2010-09-15
Anticipated expiration: 2021-11-07
Also published as: JP2007122754A

Description

本発明は、複数の半導体記憶素子とともに、各半導体記憶素子の読出し／書込み制御を行なうコントローラを内蔵する半導体記憶システムに関する。

図２２を参照して、従来の半導体記憶システムの一例について説明する。図２２は、複数の半導体記憶素子を有し、該半導体記憶素子におけるデータの読出し／書込み動作が外部に設けられたＣＰＵにより実行される従来の半導体記憶システムを概略的に示すブロック図である。半導体記憶システム９０は、データの読出し／書込み時の制御方法の異なる第１及び第２の半導体記憶素子９１，９２を有し、これら半導体記憶素子９１，９２におけるデータの読出し／書込み動作は、外部に設けられたＣＰＵ９９からのコマンドに応じて制御される。

第１の半導体記憶素子９１は、ＣＰＵ９９とのインターフェース用端子として、チップセレクト信号入力“／Ｓ”と、アウトプットイネーブル信号入力“／ＯＥ”と、ライトイネーブル信号入力“／Ｗ”と、アドレス入力“Ａ０〜Ａｍ”と、データ入出力“ＤＱ１〜ＤＱ１６”とを有しており、かかる第１の半導体記憶素子９１では、半導体記憶素子９１とＣＰＵ９９との間のメモリバスを用いて、高速にデータの読出し／書込みが行なわれる。
他方、第２の半導体記憶素子９２は、ＣＰＵ９９とのインターフェース用端子として、チップセレクト信号入力“ＣＥ＃”と、アウトプットイネーブル信号入力“ＯＥ＃”と、ライトイネーブル信号入力“ＷＥ＃”と、リードプロテクト信号入力ＲＰ＃と、ライトプロテクト信号入力ＷＰ＃と、アドレス入力“Ａ０〜Ａｎ”と、データ入出力“ＤＱ０〜ＤＱ１５”とを有しており、かかる第２の半導体記憶素子９２では、アドレス入力又はデータ入出力からコマンドを送って、データの読出し／書込みが行なわれる。

また、ＣＰＵ９９は、各半導体記憶素子９１，９２とのインターフェース用端子として、第１の半導体記憶素子９１の“／Ｓ”にコントロールバス９６を介して接続するチップセレクト信号出力“／ＣＳｍ”と、第２の半導体記憶素子９２の“ＣＥ＃”にコントロールバス９３ａを介して接続するチップセレクト信号出力“／ＣＳｎ”と、第１及び２の半導体記憶素子９１，９２の“／ＯＥ”，“ＯＥ＃”にコントロールバス９３ｂを介して接続する読出し信号出力“／ＲＤ”と、第１及び２の半導体記憶素子９１，９２の“／ＷＥ”，“ＷＥ＃”にコントロールバス９３ｃを介して接続する書込み信号出力“／ＷＤ”と、第２の半導体記憶素子９２の“ＲＰ＃”にコントロールバス９３ｄを介して接続する入出力ポート“Ｉ／ＯＰｏｒｔ１”と、第２の半導体記憶素子９２の“ＷＰ＃”にコントロールバス９３ｅを介して接続する入出力ポート“Ｉ／ＯＰｏｒｔ２”と、第１及び２の半導体記憶素子９１，９２の“Ａ０〜Ａｍ”，“Ａ０〜Ａｎ”にアドレスバス９４を介して接続するアドレス出力“ＭＡ０〜ＭＡＸ”と、第１及び２の半導体記憶素子９１，９２の“ＤＱ１〜ＤＱ１６”，“ＤＱ０〜ＤＱ１５”にデータバス９５を介して接続するデータ入出力“Ｄ０〜Ｄ１５”とを有している。

かかる構成を備えた半導体記憶システム９０におけるデータの読出し／書込み動作について説明する。まず、ＣＰＵ９９は、チップセレクト信号出力 “／ＣＳｍ”又は“／ＣＳｎ”を選択し、第１の半導体記憶素子９１および第２の半導体記憶素子９２のいずれかにアクセスする。ＣＰＵ９９が第１の半導体記憶素子９１にアクセスする場合には、“／ＣＳｍ”を“Ｌ”に設定した上で、アドレスバス９５で“Ａ０〜Ａｍ”を設定し、／ＲＤを“Ｌ”に設定すれば、第１の半導体記憶素子９１からデータを読み出すことができる。他方、データバス９５で“ＤＱ１〜ＤＱ１６”を設定し、“／ＷＲ”を“Ｌ”に設定すれば、第１の半導体記憶素子９１にデータを書き込むことができる。

また、ＣＰＵ９９が第２の半導体記憶素子９２にアクセスする場合には、“Ｉ／ＯＰｏｒｔ１及び２”を用いてＲＰ＃，ＷＰ＃を共に“Ｈ”に設定し、／ＣＳｎを“Ｌ”に設定して、第２の半導体記憶素子９２を選択する。その上で、データバス９５にリードコマンド（Read Command）を設定しつつ／ＷＲを“Ｌ”に設定し、次のサイクルで、アドレスバス９４を設定し、／ＲＤを“Ｌ”に設定すれば、データが第２の半導体記憶素子９２から出力される。同様に、データバス９５にプログラムコマンド（Program Command）を設定し、／ＷＲを“Ｌ”に設定し、次のサイクルで、アドレスバス９４及びデータバス９５を設定し、／ＷＲを“Ｌ”に設定すれば、第２の半導体記憶素子９２にデータが入力される。
特表２００１−５１０６１２号公報

従来技術では、データ読出し／書込み時の制御方法が異なる別個の半導体記憶素子に同じデータを書き込む場合に、各半導体記憶素子に対して書込み動作を、サイクルをずらして行なう必要があった。このため、それぞれの半導体記憶素子について書込み動作が必要であり、処理時間が長くなるのが一般的であった。

本発明は、上記技術的課題に鑑みてなされたもので、基本的には、複数の半導体記憶素子に対する読出し／書込みに要する時間の短縮化及び効率化を実現し得る半導体記憶システムを提供することを目的とする。

本願の第１の発明は、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みを行なう半導体記憶素子と、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からコマンドを送ってデータの読出し／書込みを行なう半導体記憶素子と、各半導体記憶素子の読出し／書込み動作を制御するコントローラとを有しており、上記コントローラに対して所定のモードが設定された場合に、該コントローラをパスして各半導体記憶素子に直接アクセス可能であることを特徴としたものである。

また、本願の第２の発明は、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からそれぞれ異なるコマンドを送ってデータの読出し／書込み動作を行なう複数の半導体記憶素子と、上記各半導体記憶素子の読出し／書込みを制御するコントローラとを有しており、いずれの半導体記憶素子にアクセスする場合にも、上記コントローラを介した読出し／書込み動作時には、統一されたコマンドで実行可能であることを特徴としたものである。

更に、本願の第３の発明は、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みを行なう揮発性の半導体記憶素子と、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からコマンドを送ってデータの読出し／書込み動作を行なう不揮発性の半導体記憶素子と、上記各半導体記憶素子の読出し／書込み動作を制御するコントローラとを有しており、電源投入時に自動的に上記不揮発性の半導体記憶素子の一部又は全ての領域のデータを上記揮発性の半導体記憶素子へ転送することを特徴としたものである。

また、更に、本願の第４の発明は、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みを行なう半導体記憶素子と、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からコマンドを送ってデータの読出し／書込み動作を行なう半導体記憶素子と、上記各半導体記憶素子の読出し／書込み動作を制御するコントローラとを有しており、上記コントローラに対して、コマンド，転送先アドレス，転送元アドレス及びデータ量を与えた場合に、上記半導体記憶素子から別の半導体記憶素子へデータをこのシステム内で転送可能であることを特徴としたものである。

また、更に、本願の第５の発明は、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みを行なう半導体記憶素子と、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からコマンドを送ってデータの読出し／書込み動作を行なう半導体記憶素子と、上記各半導体記憶素子の読出し／書込み動作を制御するコントローラとを有しており、いずれかの半導体記憶素子からデータを読み出した際に、別の半導体記憶素子の任意のアドレスにそのデータを書き込むと同時に、そのデータをコントローラから外部に出力することを特徴としたものである。

また、更に、本願の第６の発明は、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みを行なう揮発性の半導体記憶素子と、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からコマンドを送ってデータの読出し／書込み動作を行なう不揮発性の半導体記憶素子と、上記各半導体記憶素子の読出し／書込み動作を制御するコントローラとを有しており、上記コントローラが、上記揮発性の半導体記憶素子の一部又は全領域のデータに対して、一定の時間間隔で、上記不揮発性の半導体記憶素子にそのデータを書き込むことを特徴としたものである。

また、更に、本願の第７の発明は、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みを行なう揮発性の半導体記憶素子と、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からコマンドを送ってデータの読出し／書込み動作を行なう不揮発性の半導体記憶素子と、上記各半導体記憶素子の読出し／書込み動作を制御するコントローラとを有しており、上記ＣＰＵから上記コントローラに送られるコマンドにより、上記揮発性の半導体記憶素子の領域の一部又は全領域のデータと、上記不揮発性の半導体記憶素子の領域の一部又は全領域のデータとの比較を行ない、データが異なっている領域について揮発性の半導体記憶素子のデータを読み出し、上記不揮発性の半導体記憶素子にそのデータを書き込むことを特徴としたものである。

また、更に、本願の第８の発明は、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みを行なう揮発性の半導体記憶素子と、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からコマンドを送ってデータの読出し／書込み動作を行なう不揮発性の半導体記憶素子と、上記各半導体記憶素子の読出し／書込み動作を制御するコントローラとを有しており、上記揮発性の半導体記憶素子の領域を所定数の領域に分割し、更に、それぞれの領域に更新フラグを設け、その領域のデータを更新した場合に、更新フラグをセットし、上記コントローラが、その更新フラグがセットされた領域のみについて、上記揮発性の半導体記憶素子のデータを読み出し、そのデータを上記不揮発性の半導体記憶素子に書き込むことを特徴としたものである。

本願の第１の発明によれば、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みを行なう半導体記憶素子と、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からコマンドを送ってデータの読出し／書込みを行なう半導体記憶素子と、各半導体記憶素子の読出し／書込み動作を制御するコントローラとを有しており、上記コントローラに対して所定のモードが設定された場合に、該コントローラをパスして各半導体記憶素子に直接アクセスして制御することができるため、従来のシステムが適用可能である。

また、本願の第２の発明によれば、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からそれぞれ異なるコマンドを送ってデータの読出し／書込み動作を行なう複数の半導体記憶素子と、上記各半導体記憶素子の読出し／書込みを制御するコントローラとを有しており、いずれの半導体記憶素子にアクセスする場合にも、上記コントローラを介した読出し／書込み動作時には、統一されたコマンドで実行可能である、すなわち、異なるコマンドでアクセスする必要がある複数の半導体記憶素子に対しても同一の制御方法でアクセス可能であるので、システムの利便性を向上させることができる。

更に、本願の第３の発明によれば、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みを行なう揮発性の半導体記憶素子と、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からコマンドを送ってデータの読出し／書込み動作を行なう不揮発性の半導体記憶素子と、上記各半導体記憶素子の読出し／書込み動作を制御するコントローラとを有しており、電源投入時に自動的に上記不揮発性の半導体記憶素子の一部又は全ての領域のデータを上記揮発性の半導体記憶素子へ転送するので、電源投入時に、即座にプログラムが動作可能な状態とすることができる。

また、更に、本願の第４の発明によれば、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みを行なう半導体記憶素子と、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からコマンドを送ってデータの読出し／書込み動作を行なう半導体記憶素子と、上記各半導体記憶素子の読出し／書込み動作を制御するコントローラとを有しており、上記コントローラに対して、コマンド，転送先アドレス，転送元アドレス及びデータ量を与えた場合に、上記半導体記憶素子から別の半導体記憶素子へデータをこのシステム内で転送可能であるので、ＣＰＵのバスを使用することなく、データの転送を可能とすることができ、システムの利便性を向上させることができる。

また、更に、本願の第５の発明によれば、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みを行なう半導体記憶素子と、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からコマンドを送ってデータの読出し／書込み動作を行なう半導体記憶素子と、上記各半導体記憶素子の読出し／書込み動作を制御するコントローラとを有しており、いずれかの半導体記憶素子からデータを読み出した際に、別の半導体記憶素子の任意のアドレスにそのデータを書き込むと同時に、そのデータをコントローラから外部に出力するので、別の半導体記憶素子に再度同じデータを書き込む必要をなくすることができ、データ書込みを効率化し、それに要する時間を短縮することができる。

また、更に、本願の第６の発明によれば、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みを行なう揮発性の半導体記憶素子と、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からコマンドを送ってデータの読出し／書込み動作を行なう不揮発性の半導体記憶素子と、上記各半導体記憶素子の読出し／書込み動作を制御するコントローラとを有しており、上記コントローラが、上記揮発性の半導体記憶素子の一部又は全領域のデータに対して、一定の時間間隔で、上記不揮発性の半導体記憶素子にそのデータを書き込むので、コントローラが自動的に揮発性の半導体記憶素子のバックアップを行なうことで動作の高速化させることが可能であり、また、それに伴い、データの信頼性及びシステムの利便性を向上させることができる。

また、更に、本願の第７の発明によれば、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みを行なう揮発性の半導体記憶素子と、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からコマンドを送ってデータの読出し／書込み動作を行なう不揮発性の半導体記憶素子と、上記各半導体記憶素子の読出し／書込み動作を制御するコントローラとを有しており、上記ＣＰＵから上記コントローラに送られるコマンドにより、上記揮発性の半導体記憶素子の領域の一部又は全領域のデータと、上記不揮発性の半導体記憶素子の領域の一部又は全領域のデータとの比較を行ない、データが異なっている領域について揮発性の半導体記憶素子のデータを読み出し、上記不揮発性の半導体記憶素子にそのデータを書き込むので、マイコンと半導体記憶システムとの間のアクセスが高速化され、また、電源が切れた状態でもデータを保持することができ、システムの利便性を向上させることができる。

また、更に、本願の第８の発明によれば、複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みを行なう揮発性の半導体記憶素子と、チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からコマンドを送ってデータの読出し／書込み動作を行なう不揮発性の半導体記憶素子と、上記各半導体記憶素子の読出し／書込み動作を制御するコントローラとを有しており、上記揮発性の半導体記憶素子の領域を所定数の領域に分割し、更に、それぞれの領域に更新フラグを設け、その領域のデータを更新した場合に、更新フラグをセットし、上記コントローラが、その更新フラグがセットされた領域のみについて、上記揮発性の半導体記憶素子のデータを読み出し、そのデータを上記不揮発性の半導体記憶素子に書き込む、すなわち、コントローラで自動的に揮発性の半導体記憶素子における更新のあった領域を検出し、その領域のデータのみを不揮発性の半導体記憶素子に書き込むので、バックアップ作業を効率化することができ、また、それに伴い、データの信頼性及びシステムの利便性を向上させることができる。

以下、本発明の実施の形態について、添付図面を参照しながら説明する。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体記憶システムとそれに接続するＣＰＵとを示すブロック図である。この半導体記憶システム１は、第１及び第２の半導体記憶素子３，４を有するもので、各半導体記憶素子３，４におけるデータの読出し／書込みは、外部に設けられたＣＰＵ１０からのコマンドに従って実行される。また、半導体記憶システム１は、外部のＣＰＵ１０と第１及び第２の半導体記憶素子３，４との間に介在させられるコントローラ２を有し、このコントローラ２により、ＣＰＵ１０からのコマンドに応じて各半導体記憶素子３，４が制御される。

第１の半導体記憶素子３は、コントローラ２とのインターフェース用端子として、チップセレクト信号入力“／Ｓ”と、アウトプットイネーブル信号入力“／ＯＥ”と、アウトプットイネーブル信号入力“／Ｗ”と、アドレス入力“Ａ０〜Ａｍ”と、データ入出力“ＤＱ１〜ＤＱ１６”とを有している。この第１の半導体記憶素子３では、アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みが行なわれる。

他方、第２の半導体記憶素子４は、コントローラ２とのインターフェース用端子として、チップセレクト信号入力“ＣＥ＃”と、アウトプットイネーブル信号入力“ＯＥ＃”と、ライトイネーブル信号入力“ＷＥ＃”と、リードプロテクト信号入力“ＲＰ＃”と、ライトプロテクト信号入力“ＷＰ＃”と、アドレス入力“Ａ０〜Ａｎ”と、データ入出力“ＤＱ０〜ＤＱ１５”とを有している。この第２の半導体記憶素子４では、該データ入出力からコマンドを送ってデータの読出し／書込みが行なわれる。

コントローラ２は、第１の半導体記憶素子３とのインターフェース用端子として、第１の半導体記憶素子３の“／Ｓ”にコントロールバス５ａを介して接続するチップセレクト信号出力“／ＭＣＳ１”と、“／ＯＥ”にコントロールバス５ｂを介して接続するアウトプットイネーブル信号出力“／ＭＯＥ１”と、“／Ｗ”にコントロールバス５ｃを介して接続するライトイネーブル信号出力“／ＭＷＥ１”とを有している。

また、一方、コントローラ２は、第２の半導体記憶素子４とのインターフェース用端子として、第２の半導体記憶素子４の“ＣＥ＃”にコントロールバス６ａを介して接続するチップセレクト信号出力“／ＭＣＳ０”と、“ＯＥ＃”にコントロールバス６ｂを介して接続するアウトプットイネーブル信号出力“／ＭＯＥ０”と、“ＷＥ＃”にコントロールバス６ｃを介して接続するライトイネーブル信号出力“／ＭＷＥ０”と、“ＲＰ＃”にコントロールバス６ｄを介して接続するリードプロテクト信号出力“／ＭＲＰ”と、“ＷＰ＃”にコントロールバス６ｅを介して接続するライトプロテクト信号出力“／ＭＷＰ”とを有している。

更に、コントローラ２は、第１及び第２の半導体記憶素子３，４との共通したインターフェースとして、第１の半導体記憶素子３の“Ａ０〜Ａｍ”及び第２の半導体記憶素子４の“Ａ０〜Ａｎ”にアドレスバス７を介して接続するアドレス出力“ＭＡＤ１〜ＭＡＤｘ”と、第１の半導体記憶素子３の“ＤＱ１〜ＤＱ１６”及び第２の半導体記憶素子４の“ＤＱ０〜ＤＱ１５”にデータバス８を介して接続するデータ入出力“ＭＩ／Ｏ０〜ＭＩ／Ｏ１５”とを有している。

また、更に、コントローラ２は、外部に設けられたＣＰＵ１０とのインターフェースとして、チップセレクト信号入力“／ＣＣＳ”と、ライトプットイネーブル信号入力“／ＣＷＥ”と、アウトプットイネーブル信号入力“／ＣＯＥ”と、アドレス入力“ＣＡＤ０〜ＣＡＤｘ”と、データ入出力“ＣＩ／Ｏ０〜ＣＩ／Ｏ１５”とを有している。

これに対して、ＣＰＵ１０は、コントローラ２とのインターフェース用端子として、“／ＣＣＳ”にコントロールバス１１ａを介して接続するチップセレクト信号出力“ＣＳｎ”と、“／ＣＷＥ”にコントロールバス１１ｂを介して接続する書込み信号出力“／ＷＲ”と、“／ＣＯＥ”にコントロールバス１１ｃを介して接続する読出し信号出力“／ＲＤ”と、 “ＣＡＤ０〜ＣＡＤｘ”にアドレスバス１２を介して接続するアドレス出力“ＭＡ０〜ＭＡｘ”と、“ＣＩ／Ｏ０〜ＣＩ／Ｏ１５”にデータバス１３を介して接続するデータ入出力“Ｄ０〜Ｄ１５”とを有している。

図２は、半導体記憶システム１のメモリ領域を概念的にあらわす図である。特に図示しないが、コントローラ２は、各種演算処理用の高速メモリである制御レジスタを有している。図２から分かるように、半導体記憶システム１における全メモリ領域は、第１の半導体記憶素子３による領域１６（０００００００ｈ〜ＸＸＸＸＸＸＸｈ），コントローラ２内の制御レジスタによる領域１７（ＺＺＺＺＺＺＺｈ〜ＳＳＳＳＳＳＳｈ），第２の半導体記憶素子による領域１８（ＹＹＹＹＹＹＹｈ〜ＦＦＦＦＦＦＦｈ）を有している。

また、図３に、コントローラ２内の制御レジスタによる領域１７を示す。この領域１７は、各種演算処理用のレジスタ群からなるもので、デュアル書込み制御レジスタ１７ａ，／ＲＰ及び／ＷＰの制御レジスタ１７ｂ，アドレスオフセットレジスタ１７ｃ，第１接続半導体記憶素子設定レジスタ１７ｄ，第２接続半導体記憶素子設定レジスタ１７ｅ，転送元アドレスレジスタ１７ｆ，転送先アドレスレジスタ１７ｇ，転送データ量レジスタ１７ｈ，データ転送制御レジスタ１７ｉ，同時読出し／書込み制御レジスタ１７ｊ，書込みアドレスレジスタ１７ｋ，自動バックアップ制御レジスタ１７ｌ，比較更新制御レジスタ１７ｍとを有している。

図４は、コントローラ２の入出力波形の一例をあらわしており、このような波形を用いることにより、１回の書込み動作において、第１及び第２の半導体記憶素子３，４に対し、同じアドレスに同時に同じデータを書き込むことができる。かかる入出力波形を用いた書込み動作について説明する。

まず、コントローラ２内の／ＲＰ及び／ＷＰ制御レジスタ１７ｂのそれぞれ対応するビットに“１”を書き込み、リードプロテクト信号出力“／ＭＲＰ”，ライトプロテクト信号出力“／ＭＷＰ”を“Ｈ”に設定する。次に、ＣＰＵ１０からデータバス１３を介してコントローラ２のデュアル書込み制御レジスタ１７ａにデュアル書込み用コマンド“４４４４ｈ”を入力する。このとき、コントローラ２は、第２の半導体記憶素子４に対してのみ、プログラムコマンド“４０４０ｈ”を書き込む。

続いて、ＣＰＵ１０が、コントローラ２に、そのアドレス出力“ＭＡＤ１〜ＭＤｘ”に書込みアドレスを設定させるとともに、そのデータ入出力“ＭＩ／Ｏ０〜ＭＩ／Ｏ１５”に書込みデータを設定させて書き込むと、両方の半導体記憶素子３，４に対してＣＰＵ１０が与えたものと同じアドレスに同じデータを書き込むことが可能となる。

このように、１回の書込み動作で、データ読出し／書込み時の制御方法の異なる複数の半導体記憶素子３，４に書き込むことができ、ＣＰＵ１０にとっては、半導体記憶素子３，４別に書き込む手間が省け、書込み時間を短縮することができ、また、その利便性を向上させることができる。

以下、本発明の別の実施の形態について説明する。以下の説明では、上記実施の形態１における場合と同じものについては同一の符号を付し、それ以上の説明を省略する。
実施の形態２．
図５は、本発明の実施の形態２に係る半導体記憶システムとそれに接続するＣＰＵとを示すブロック図である。半導体記憶システム２０は、上記実施の形態１における場合とほぼ同じ構成を有するもので、この実施の形態２では、コントローラ２２が、第１及び第２の半導体記憶素子３，４毎に、アドレス出力“ＭＡＡＤ１〜ＭＡＡＤｘ”，“ＭＢＡＤ１〜ＭＢＡＤｘ”を有しており、これらのアドレス出力は、それぞれ、アドレスバス２７Ａ，２７Ｂを介して、第１及び第２の半導体記憶素子のアドレス入力“Ａ０〜Ａｎ”，“Ａ０〜Ａｍ”に接続されている。

また、図６は、コントローラ２２の入出力波形の一例をあらわしており、このような波形を用いることにより、１回の書込み動作で２つの半導体記憶素子３，４の異なるアドレスに同じデータを同時に書き込むことができる。かかる入出力波形を用いた書込み動作について説明する。なお、このコントローラ２２は、上記実施の形態１におけるコントローラ２と同様に、各種演算処理用の高速メモリである制御レジスタを有しており、メモリ領域の一部として、図３に示すようなコントローラ２内の制御レジスタによる領域１７を有する。実施の形態２では、書込み動作に際して、デュアル書込み制御レジスタ１７ａに加え、図３に示す制御レジスタ群の一構成であるアドレスオフセットレジスタ１７ｃを用いる。

まず、コントローラ２２内の／ＲＰ及び／ＷＰ制御レジスタ１７ｂのそれぞれ対応するビットに“１”を書き込み、リードプロテクト信号出力“／ＭＲＰ”，ライトプロテクト信号出力“／ＭＷＰ”を“Ｈ”に設定する。次に、アドレスオフセットレジスタ１７ｃに対して、第２の半導体記憶素子４に書き込むアドレスを第１の半導体記憶素子３に書き込むアドレスからのオフセットアドレスの形で入力する。従って、第２の半導体記憶素子４に書き込むアドレスは、ＣＰＵ１０からの書込みアドレス＋オフセットアドレスとなる。

続いて、図６に示すように、ＣＰＵ１０からデュアル書込み制御レジスタ１７ａにデュアル書込み用コマンド（４４４４ｈ）を入力する。このとき、コントローラ２２は、第１の半導体記憶素子３に対してのみ、プログラムコマンド（４０４０ｈ）を書き込む。

次に、ＣＰＵ１０が、コントローラ２２に、そのアドレス出力“ＭＡＡＤ１〜ＭＡＡＤｘ”及び“ＭＢＡＤ１〜ＭＢＡＤｘ”に書込みアドレスを設定させるとともに、そのデータ入出力“ＭＩ／Ｏ０〜ＭＩ／Ｏ１５”に書込みデータを設定させて書き込むと、結果として、第１の半導体記憶素子３に対しては、ＣＰＵ１０が与えた書込みアドレスで、第２の半導体記憶素子４に対しては、ＣＰＵ１０が与えた書込みアドレス＋オフセットアドレスの書込みアドレスが与えられ、両方の半導体記憶素子３，４に対してＣＰＵ１０が与えたものと同じデータを書き込むことができる。

このように、１回の書込み動作で、データ読出し／書込み時の制御方法の異なる半導体記憶素子３，４の異なるアドレスに同じデータを同時に書き込むことができる。これにより、ＣＰＵ１０にとっては、半導体記憶素子３，４毎に書き込む手間が省け、書込み時間を短縮することができ、また、その利便性を向上させることができる。

実施の形態３．
図７は、本発明の実施の形態３に係る半導体記憶システムとそれに接続するＣＰＵとを示すブロック図である。半導体記憶システム３０は、上記実施の形態１における場合とほぼ同じ構成を備えており、この実施の形態３では、その構成に加え、コントローラ３２が、外部に設けられたＣＰＵ３１とのインターフェース用端子として、チップセレクト信号入力“ＣＣＳ１”を有している。また、これに対応して、ＣＰＵ３１は、“ＣＣＳ１”にコントロールバス３５を介して接続するチップセレクト信号出力“／ＣＳｍ”を有している。

かかる半導体記憶システム３０内の各半導体記憶素子３，４へのＣＰＵ３１によるアクセスは、従来の技術で説明した場合と同様に行なわれる。すなわち、ＣＰＵ３１が第１の半導体記憶素子３にアクセスする場合、“／ＣＳｍ”を“Ｌ”にして第１の半導体記憶素子３を選択した上で、アドレス入力先として第１の半導体記憶素子３のアドレス入力“Ａ０〜Ａｍ”を設定し、ＣＰＵ３１の“／ＲＤ”を“Ｌ”にすれば、第１の半導体記憶素子３からデータを読み出すことができる。また、一方、アドレス入力先としてアドレス入力“Ａ０〜Ａｍ”及びデータ入力先としてデータ入出力“ＤＱ１〜ＤＱ１６”を設定し、ＣＰＵ３１の“／ＷＲ”を“Ｌ”に設定すれば、第１の半導体記憶素子３にデータを書き込むことができる。

他方、ＣＰＵ３１が第２の半導体記憶素子４にアクセスする場合には、まず、実施の形態１において説明した／ＲＰ及び／ＷＰ制御レジスタ１７ｂを用いて、第２の半導体記憶素子４のリードプロテクト信号入力“ＲＰ＃”，ライトプロテクト信号入力“ＷＰ＃”を共に“Ｈ”に設定し、ＣＰＵ３１の“／ＣＳｎ”を“Ｌ”にして、第２の半導体記憶素子４を選択する。

そして、データバス８にリードコマンド（Read Command）を設定し、ＣＰＵ３１の“／ＷＲ”を“Ｌ”にして、次のサイクルでアドレスバス７を設定し、ＣＰＵ３１の“／ＲＤ”を“Ｌ”に設定すれば、第２の半導体記憶素子４からデータを読み出すことができる。また、一方、データバスにプログラムコマンド（Program Command）を設定し、“／ＷＲ”を“Ｌ”にし、次のサイクルでアドレスバス７及びデータバス８を設定し、“／ＷＲ”を“Ｌ”に設定すれば、第２の半導体記憶素子４にデータを書き込むことができる。

このように、半導体記憶システム３０は、そのシステム３０内のコントローラを介さずに、半導体記憶素子を制御することができるため、従来のシステムが適用可能であり、利便性に優れている。

実施の形態４．
図８は、本発明の実施の形態４に係る半導体記憶システムとそれに接続するＣＰＵとを示すブロック図である。半導体記憶システム４０は、第１の半導体記憶素子として、前述した実施の形態１〜３において説明した第１の半導体記憶素子３の代わりに、コマンド制御で読出し／書込み動作を行なう半導体記憶素子４３を有している。この第１の半導体記憶素子４３は、コントローラ４２とのインターフェース用端子として、チップセレクト信号入力“ＣＥ＃”と、アウトプットイネーブル信号入力“ＯＥ＃”と、ライトイネーブル信号入力“ＷＥ＃”と、ライトプロテクト信号入力“ＷＰ＃”と、リセット信号入力“ＲＥＳＥＴ＃”と、ＲＥＡＤＹ／ＢＵＳＹステータス信号出力“ＲＹ／ＢＹ＃”とを有している。

また、コントローラ４２は、第１の半導体記憶素子４３とのインターフェース用端子として、第１の半導体記憶素子４３の“ＣＥ＃”にコントロールバス４５ａを介して接続するチップセレクト信号出力“／ＭＣＳ１”と、“ＯＥ＃”にコントロールバス４５ｂを介して接続するアウトプットイネーブル信号出力“／ＭＯＥ１”と、“ＷＥ＃”にコントロールバス４５ｃを介して接続するライトイネーブル信号出力“／ＭＷＥ１”と、“ＷＰ＃”にコントロールバス４５ｄを介して接続するライトプロテクト信号出力“／ＭＷＰ１”と、 “ＲＥＳＥＴ＃”にコントロールバス４５ｅを介して接続するリードプロテクト信号出力“／ＭＲＰ１”と、“ＲＹ／ＢＹ＃”にコントロールバス４５ｆを介して接続するＲＥＡＤＹ／ＢＵＳＹステータス信号入力“Ｒ／Ｂ”とを有している。

図９及び１０は、第１及び第２の半導体記憶素子４，４３への書込み時のコントローラ４２の外部波形及び内部波形をあらわす図である。なお、この実施の形態４では、図３に示す制御レジスタ群の一構成である第１接続半導体記憶素子設定レジスタ１７ｄおよび第２接続半導体記憶素子設定レジスタ１７ｅを用いる。

この半導体記憶システム４０の動作について説明する。まず、ＣＰＵ１０は、それに接続された半導体記憶システム４０内の半導体記憶素子４３，４の種類をレジスタ１７ｄ，１７ｅに設定する。すなわち、第１の接続半導体記憶素子設定レジスタ１７ｄに接続されている半導体記憶素子用の値を設定する。次に、第２接続半導体記憶素子設定レジスタ１７ｅに接続されている半導体記憶素子用の値を設定する。

これにより、図９及び１０に示されるように、ＣＰＵ１０からの信号は同じままであるにもかかわらず、内部波形はそれぞれの半導体記憶素子４３，４の制御方法に適した波形に変更された上で入力されるようになる。このとき、第１の半導体記憶素子４３の “ＷＰ＃”，“ＲＰ＃”，“ＲＥＳＥＴ＃”は、／ＲＰ及び／ＷＰ制御レジスタ１７ｂによって予め“Ｈ”に設定されている。

このように、かかる半導体記憶システム４０によれば、データ読出し／書込み時の制御方法の異なる半導体記憶素子４３，４に対しても、外部からの制御方法が同じでよく、制御ソフトウェアを変更することなく使用できるため、利便性が向上する。

実施の形態５．
図１１は、本発明の実施の形態５に係る半導体記憶システムとそれに接続するＣＰＵとを示すブロック図である。半導体記憶システム５０は、上記実施の形態２における場合とほぼ同じ構成を有するものであり、この実施の形態５では、更に、電圧検出回路５７が設けられるとともに、コントローラ５２には、第１及び第２の半導体記憶素子３，４とのインターフェース用端子として、第１及び第２の半導体記憶素子３，４毎に、データ出力“ＭＡＩ／Ｏ０〜ＭＡＩ／Ｏ１５”，“ＭＢＩ／Ｏ０〜ＭＢＩ／Ｏ１５”が設けられている。また、更に、この実施の形態５では、特に、第１の半導体記憶素子３が揮発性メモリであり、また、第２の半導体記憶素子４が不揮発性メモリである。

電圧検出回路５７は、コントローラ５２とのインターフェース用端子として、リセット信号出力“ＲＥＳＥＴ＃”を有し、また、外部端子として、電源に接続される電圧端子“ＶＤＤ”および接地端子“ＧＮＤ”を有している。これに対応して、コントローラ５２は、電圧検出回路５７の“ＲＥＳＥＴ＃”にコントロールバス５９を介して接続するリセット信号入力“／ＲＳＴ”を有している。

また、コントローラ５２のデータ出力“ＭＡＩ／Ｏ０〜ＭＡＩ／Ｏ１５”，“ＭＢＩ／Ｏ０〜ＭＢＩ／Ｏ１５”は、それぞれ、データバス５８Ａ，５８Ｂを介して、第１及び第２の半導体記憶素子３，４のデータ入力“Ａ０〜Ａｎ”，“Ａ０〜Ａｍ”に接続されている。

図１２は、半導体記憶システム５０における電源投入時の波形の一例をあらわす図である。この図１２を参照しつつ、半導体記憶システム５０の動作について説明する。
まず、電源が投入されると、電圧検出回路５７はそれを検出し、リセット信号を発生する。リセット信号が解除された次のサイクルから第２の半導体記憶素子４は予め決められたアドレスに基づく範囲のデータを読み出す読出し動作に入る。また、それと同時に、その読み出した同じデータを、第１の半導体記憶素子３の予め決められた所定のアドレスに書き込めるように、アドレスバス，コントロールバス及びデータバスを動作させる。

このように、電源投入を検出して予め決められたデータを自動的に転送するため、ユーザにデータ転送の作業を強いることなく、そのデータを使った仕事が即実行可能であるので、利便性が向上する。また、データ転送作業もＣＰＵ１０を介さずに実行されるため、電源投入時のＣＰＵ１０への負荷を軽減することが可能となる。更に、この実施の形態７では、電源投入時に、即座にプログラムが動作可能な状態とすることができる。

実施の形態６．
本発明の実施の形態６に係る半導体記憶システムは、上記実施の形態５における場合と同じ構成を有しており、以下では、図１１を参照して説明する。図１３は、データ転送時の半導体記憶システム５０の内部波形をあらわしている。また、図１４は、半導体記憶システム５０のメモリ領域をあらわす図である。図１４において、第２の半導体記憶素子４によるメモリ領域１８内の転送元アドレスＡＡＡＡＡＡｈに存在するデータ量ＣＣＣＣバイト（図中ＣＣＣＣｂｙｔｅｓ）のデータが、第１の半導体記憶素子３によるメモリ領域１６内の転送先アドレスＢＢＢＢＢＢｈに転送される。
なお、この実施の形態６では、図３に示す制御レジスタ群の一構成である転送元アドレスレジスタ１２ｆ，転送先アドレスレジスタ１２ｇ，転送データ量レジスタ１２ｈ，データ転送制御レジスタ１２ｉを用いる。

半導体記憶システム５０の動作について説明する。図１３に示すように、最初に、ＣＰＵ１０が、転送元アドレスレジスタ１２ｆに転送元のアドレスを書き込む。次に、ＣＰＵ１０は、転送先アドレスレジスタ１２ｇに転送先のアドレスを書き込み、更に、転送するデータの量を転送データ量レジスタ１２ｈに書き込む。そして、データ転送制御レジスタ１２ｉに、第１の半導体記憶素子３から第２の半導体記憶素子４へのデータ転送を行なうコマンド（８０８０）を書き込む。これにより、半導体記憶システム５０内の内部バスが用いられつつ、図１３のようなデータの転送が開始される。

具体的には、まず、第１の半導体記憶素子３にリードコマンド（Read Command）（９０９０）を入力する。次に、転送元のアドレスから順番に転送データ量レジスタ１２ｈに示されたバイト数だけ読出しを行なう。それと同時に、第２の半導体記憶素子４に対しては、その読み出したデータをそのまま転送先アドレスから指定されたデータ量だけ書き込む動作を行なう。

このようにして、転送元アドレス，転送先アドレスおよび転送データ量を各種レジスタに指定して転送コマンドをコントローラ５２に入力すれば、コントローラ５２がＣＰＵ１０とは別に内部で転送するのでＣＰＵ１０の負荷を軽減することができ、ＣＰＵ１０のバスを使用しないので、他の作業が可能となる。これにより、システムの利便性を向上させることができる。

実施の形態７．
本発明の実施の形態７に係る半導体記憶システムは、上記実施の形態５における場合と同じ構成を有しており、以下では、図１１を参照して説明する。図１５は、半導体記憶システム５０のデータ読出し時の内部及び外部波形である。
なお、この実施の形態７では、図３に示す制御レジスタ群の一構成である同時読出し／書込み制御レジスタ１２ｊおよび書込みアドレスレジスタ１２ｋを用いる。

この半導体記憶システム５０の動作について説明する。最初に、ＣＰＵ１０が書込みアドレスレジスタ１７ｋに書き込むアドレスを指定する。次に、同時読出し／書込み制御レジスタ１７ｊに第１の半導体記憶素子３からデータを読み出し、同時に第２の半導体記憶素子４に同じデータを書き込むコマンド（９９９９ｈ）を設定する。これにより、図３に示すような制御レジスタ群に基づき、第１の半導体記憶素子３には読出しコマンドが入力され、データが読み出される。読み出したデータは、ＭＡＩ／ＯからＣＩ／Ｏを経由して、ＣＰＵ１０のＤ０〜１５に伝達される。他方、第２の半導体記憶素子４には、ＭＡＩ／ＯからＭＢＩ／Ｏを経由して、同じデータが同時に書込みアドレスに設定されたアドレスに順次書き込まれる。

このように、データ読出しと同時に半導体記憶素子にデータ書き込むことにより、次回同じデータを読み出す際に、データを転送する手間を省略することができ、利便性が向上する。

実施の形態８．
本発明の実施の形態８に係る半導体記憶システムは、上記実施の形態５における場合と同じ構成を有しており、以下では、図１１を参照して説明する。図１６は、半導体記憶システム５０のメモリ領域の一部である、バックアップに関連したメモリ領域を概念的に示す図である。この図１６に示すように、第１の半導体記憶素子３による領域には、バックアップを行なう揮発性のメモリ領域６１が含まれ、また、一方、第２の半導体記憶素子４による領域には、バックアップを格納する不揮発性のメモリ領域６２が含まれる。

図１７に、半導体記憶システム５０のコントローラ１０の内部波形を示す。この半導体記憶システム５０の動作について説明する。まず、ＣＰＵ１０が、コントローラ１０の自動バックアップ制御レジスタ１２ｌに自動バックアップを設定すると、所定の一定時間間隔で、揮発性のメモリ領域６１についての不揮発性のメモリ領域６２におけるバックアップを行なう。バックアップ時の内部波形は、図１７に示すように、第２の半導体記憶素子４の読出し動作と同時に予めプログラムコマンド（Program Command）を入力した第１の半導体記憶素子３にデータをプログラムする。

このように、第１及び第２の半導体記憶素子３，４のバックアップ作業をＣＰＵ１０の負荷とは別にコントローラ５２が担うため、ＣＰＵ１０の負荷を軽減し、動作の高速化させることができ、システムトータルとして性能の向上が見込める。

実施の形態９．
本発明の実施の形態９に係る半導体記憶システムは、上記実施の形態５における場合と同じ構成を有しており、以下では、図１１を参照して説明する。図１８は、半導体記憶システム５０のメモリ領域にて行なわれる比較更新処理を概念的に示す図である。また、図１９は、半導体記憶システム５０における内部波形をあらわしている。なお、この実施の形態９では、図３に示す制御レジスタ群の一構成である比較更新制御レジスタ１７ｍを用いる。

この半導体記憶システム５０の動作について説明する。ＣＰＵ１０が比較更新制御レジスタ１７ｍに対して、比較更新のコマンド（２２２２ｈ）を設定すると、図１９に示すように、半導体記憶システム５０では、第１及び第２の半導体記憶素子３，４から同時にデータが読み出され、データの比較が開始される。この比較は、予め設定された範囲で実行される。比較の結果、両半導体記憶素子３，４の内容が等しければ、次のアドレスについて、比較が予め設定された範囲で実行される。他方、両半導体記憶素子３，４の内容が異なれば、揮発性の半導体記憶素子３の記憶内容を、不揮発性の半導体記憶素子４に格納して、内容の更新を実行する。このようにして、比較更新の作業が予め設定された範囲まで実行される。

以上のように、半導体記憶システム５０におけるメモリ領域のバックアップ作業を、ＣＰＵ１０の負荷とは別にコントローラ５２が担うため、ＣＰＵ１０の負荷を軽減することができ、システムトータルとして性能の向上が見込まれる。また、データを複数の半導体記憶素子３，４から同時に読み出すことによって比較するため、片方ずつ読み出して比較する場合と比べて、比較更新に要する時間を短縮することができる。更に、この実施の形態９では、マイコンと半導体記憶システム５０との間のアクセスが高速化され、また、電源が切れた状態でもデータを保持することができ、システムの利便性を向上させることができる。

実施の形態１０．
本発明の実施の形態１０に係る半導体記憶システムは、上記実施の形態５における場合と同じ構成を有しており、以下では、図１１を参照して説明する。図２０は、揮発性の半導体記憶素子３のメモリ領域を分割して管理する態様を概念的に示す図である。また、図２１は、分割されたメモリ領域に対する更新フラグレジスタ（ＺＺＺＺＺＺ＋２０）ｈをあらわす図である。なお、実施の形態８について参照した図１７には、更に、半導体記憶システム５０における更新時の内部波形があらわされている。

この半導体記憶システム５０の動作について説明する。ＣＰＵ１０が揮発性の半導体記憶素子３の領域の一部を書き換えたとき、例えば、揮発性の半導体記憶素子３の中の第３の領域の部分を書き換えたとき、図２１から分かるように、ＣＰＵ１０は更新フラグレジスタのビット２を設定し、この領域を更新したことをコントローラ５２に伝達する。このフラグ情報を受け取ったコントローラ５２は、図１７に示したように、半導体記憶システム５０内で揮発性の半導体記憶素子３からデータを読み出すのと同時に、不揮発性の半導体記憶素子４にデータを書き込むという第３の領域だけの更新作業を行なう。

このように、実施の形態１０では、コントローラ５２で自動的に揮発性の半導体記憶素子３における更新のあった領域を検出し、その領域のデータのみを不揮発性の半導体記憶素子４に書き込む、すなわち、メモリ更新作業を分割して実行可能であるため、１回の更新作業の時間が短時間で完了するので、バックアップ作業を効率化することができる。また、それに伴い、データの信頼性及びシステムの利便性を向上させることができる。

なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。

本発明の実施の形態１に係る半導体記憶システム及びそれに接続するＣＰＵを示す図である。上記半導体記憶システムのメモリ領域を概念的にあらわす図である。上記半導体記憶システムにおけるメモリ領域の一部である、コントローラ内の制御レジスタによる領域を示す図である。上記コントローラの入出力波形の一例をあらわす図である。本発明の実施の形態２に係る半導体記憶システム及びそれに接続するＣＰＵを示す図である。上記実施の形態２に係る半導体記憶システムにおけるコントローラの入出力波形の一例をあらわす図である。本発明の実施の形態３に係る半導体記憶システム及びそれに接続するＣＰＵを示す図である。本発明の実施の形態４に係る半導体記憶システム及びそれに接続するＣＰＵを示す図である。上記実施の形態４に係る半導体記憶システムにおける、第１及び第２の半導体記憶素子へのデータ書込み時の外部波形をあらわす図である。上記実施の形態４に係る半導体記憶システムにおける、第１及び第２の半導体記憶素子へのデータ書込み時の内部波形をあらわす図である。本発明の実施の形態５に係る半導体記憶システム及びそれに接続するＣＰＵを示す図である。上記実施の形態５に係る半導体記憶システムにおける電源投入時の波形をあらわす図である。本発明の実施の形態６に係る半導体記憶システムにおけるデータ転送時の内部波形をあらわす図である。上記実施の形態６に係る半導体記憶システムのメモリ領域をあらわす図である。本発明の実施の形態７に係る半導体記憶システムにおけるデータ読出し時の内部及び外部波形をあらわす図である。本発明の実施の形態８に係る半導体記憶システムにおけるメモリ領域の一部である、バックアップに関係するメモリ領域を概念的に示す図である。上記実施の形態８に係る半導体記憶システムにおけるコントローラ１０の内部波形をあらわす図である。本発明の実施の形態９に係る半導体記憶システムのメモリ領域内のデータ比較更新処理を概念的に示す図である。上記実施の形態９に係る半導体記憶システムにおける内部波形をあらわす図である。本発明の実施の形態１０に係る半導体記憶システムにおいて、揮発性の半導体記憶素子のメモリ領域を分割して管理する態様を概念的に示す図である。上記分割されたメモリ領域に対する更新フラグレジスタをあらわす図である従来の半導体記憶システム及びそれに接続するＣＰＵを示す図である。

符号の説明

１半導体記憶システム，２コントローラ，３第１の半導体記憶素子，４第２の半導体記憶素子，５ａ，５ｂ，５ｃ，６ａ，６ｂ，６ｃ，６ｄ，６ｅ，１１ａ，１１ｂ，１１ｃコントロールバス，７，１２アドレスバス，８，１３データバス，１０ＣＰＵ，１７制御レジスタによるメモリ領域，１７ａデュアル書込み制御レジスタ，１７ｂ／ＲＰ及び／ＷＰ制御レジスタ，１７ｃアドレスオフセットレジスタ，１７ｄ第１接続半導体記憶素子，１７ｅ第２接続半導体記憶素子，１７ｆ転送元アドレスレジスタ，１７ｇ転送先アドレスレジスタ，１７ｈ転送データ量レジスタ，１７ｉデータ転送制御レジスタ，１７ｊ同時読出し／書込みレジスタ，１７ｋ書込みアドレスレジスタ，１７ｌ自動バックアップ制御レジスタ，１７ｍ比較更新制御レジスタ，５７電圧検出回路。

Claims

複数の半導体記憶素子を有し、該半導体記憶素子の読出し／書込み動作が外部に設けられたＣＰＵからのコマンドに応じて制御される半導体記憶システムにおいて、
チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該アドレス入力及びデータ入出力に接続するバス経由のインターフェースでデータの高速読出し／書込みを行なう半導体記憶素子と、
チップセレクト信号入力とアウトプットイネーブル信号入力とライトイネーブル信号入力とアドレス入力とデータ入出力とを有し、該データ入出力からコマンドを送ってデータの読出し／書込みを行なう半導体記憶素子と、
各半導体記憶素子の読出し／書込み動作を制御するコントローラとを有しており、
上記コントローラに対して所定のモードが設定された場合に、該コントローラをパスして各半導体記憶素子に直接アクセス可能であることを特徴とする半導体記憶システム。