JPH04176091A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体記憶装置に係り、特にみかけ上
高速な書替えが可能な不揮発性半導体記憶装置に関する
。

〔従来の技術〕

微細加工技術の進歩により半導体記憶装置の記憶容量が
増加するにつれ、半導体記憶装置をパーソナルコンピュ
ータやワードプロセッサなどの情報処理装置の外部記憶
媒体として用いる試みがなされつつある。いわゆるメモ
リカードがその代表的なものである。これはカードのよ
うな筐体内に半導体記憶装置を納めたものである。従来
のハードディスク、フロッピィディスクに比べて機械的
部分がなく、小型軽量、書き換えが高速との特徴を有す
る。この記憶装置はその性格上情報が不揮発であること
が必須となるが、これを実現するにはスタティックＲＡ
Ｍを電池でバックアップしたものと不揮発性記憶装置を
搭載したものとがある。

前者は読出しと書込みが速いが、電池で情報を保持して
いるため電池の寿命が問題となる。一方、不揮発性記憶
装置を搭載した場合には書き込み速度が問題となる。電
気的に記憶内容を書き換えることができる不揮発性半導
体記憶装置としてはＥＥＰＲＯＭとフラッシュＥＥＦＲ
ＯＭがある。ＥＥＦＲＯＭは記憶内容を１ビツト毎に、
フラッシュＥＥＦＲＯＭは全ビットあるいはかなり大き
なブロック単位で書き替えることができ、電気的に不揮
発であるが、書込みや消去にホットキャリア現象、トン
ネル現象を用いているために書込み及び消去時間はダイ
ナミックＲＡ　Ｍ　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍ
ｅｍｏｒｙ）やスタティックＲＡＭの書込み時間数十〜
１００ｎｓに比べて数十μｓ以上と遅く、これを情報処
理装置の外部記憶装置として用いると使用者は情報を書
き込んでいる時には長い時間待たされてしまうことにな
るという問題がある。

ＥＥＰＲＯＭｉよこの点を対策するためページ書き換え
方式を採用している。即ち、書き換えを行なう際には１
ページと呼ばれる３２バイト、６４バイト分のデータを
初めに記憶装置内部に蓄え、−度に１ペ一ジ分を書き換
える。しかし、これでも１バイト当たりの書き換え時間
は数十μｓ程度と遅い。

また一般にＥＥＦＲＯＭのメモリセル面積はフラッシュ
ＥＥＰＲＯＭに比較して大きく記憶密度が低い。

フラッシュＥＥＦＲＯＭにおいて消去の記憶装置外部か
らの操作を簡略化した例としては特願平１−０２７２７
１号に開示さ九たものがある。この記憶装置では装置内
部にその後の読出しに都合の良いように電気的消去を制
御する回路を内蔵しており、最初に消去を行なうような
命令を与えるだけで後は記憶素子を制御する必要がない
。このため、情報処理システム内においたままで容易に
消去でき、消去期間中マイクロプロセッサなど制御装置
は他の処理を実行できる。しかし、書込みに関しては配
慮されていなかった。

このほかにいわゆる不揮発性ＲＡＭと呼ばれる記憶装置
がある。これは１つのメモリセルにＲＡＭメモリセルと
不揮発性メモリセルとを有し、必要に応じてＲＡＭの内
容を不揮発性メモリセルに書き込む。このような不揮発
性ＲＡＭの例としては１９８１年国際固体回路会議（Ｉ
ｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−５ｔａｔｅ　Ｃ
１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ）ｐ、　１４８
に発表されたものがあるが、セル面積がスタティックＲ
ＡＭ以上に大きく、大容量のものを実現するのが難しい
。

〔発明が解決しようとする課題〕

上記従来技術では情報の読みだし、書き込みの高速化と
電池を使わない不揮発化を両立させるとの配慮がなされ
ていなかった。

本発明の目的は電池によるバックアップを必要としない
大記憶容量の不揮発性半導体記憶装置であって通常の使
用状態では情報の読みだし、書き込みが高速に行なえる
不揮発性半導体記憶装置を提供することにある。

〔課題を解決するための手段〕

上記目的は不揮発性記憶を電気的消去可能な不揮発性記
憶装置により１通常の読みだしｌき込みはＲＡＭを対象
とし、必要に応じて両者の内容を一致させる事により実
現される。

第１図はそのような記憶装置の概略構成図である。電気
的消去可能な不揮発性記憶装置１　、　ＲＡＭ２、制御
回路３．データバススイッチ４．アドレスバススイッチ
５．内部アドレスバスＩＡ、内部データバスＩＤからな
る。電気的消去可能な不揮発性記憶装置１．ＲＡＭ２．
制御回路３は内部アドレスバスＩＡに接続され、電気的
消去可能な不揮発性記憶装［１，ＲＡＭ２はさらに内部
データバスＩＤに接続されている。制御回路３は外部の
制御回路、例えばマイクロプロセッサ（以下ＣＰＵと略
記する。）からの命令により電気的消去可能な不揮発性
記憶装置１．ＲＡＭ２．制御回路３゜データバススイッ
チ４．アドレスバススイッチ５゜内部アドレスバスＩＡ
、内部データバスＩＤを制御する。最初にこの記憶装置
が処理装置に組み込まれた時に電気的消去可能な不揮発
性記憶装置１からＲＡＭ２に情報が転送され、通常の読
みだし、書き込みはＲＡＭ２に対して行なう。そしてＣ
ＰＵからの命令によりＲＡＭ２の内容を電気的消去可能
な不揮発性記憶装置１に格納する。

以下、上記２つの転送について詳細に述べる。

制御回路３はＣＰＵから転送命令を制御信号群Ｓ６１を
通して受は取ると、まず転送中である事を制御信号群Ｓ
Ｇ２を通じてＣＰＵにしめす。さらにアドレスバススイ
ッチ５により内部アドレスバスＩＡと外部アドレスバス
ＥＡが、データバススイッチ４により内部データバスＩ
Ｄと外部データバスＥＤが切り離される６次に、制御信
号群ＳＧＩを通してＲＡＭ２から電気的消去可能な不揮
発性記憶装置１への転送か、電気的消去可能な不揮発性
記憶装置１からＲＡＭ２への転送かを判定し、実際の転
送が開始される。

電気的消去可能な不揮発性記憶装置１からＲＡＭ２への
転送を行なう場合には以下のような手順で行う。制御回
路３の内部で不揮発性記憶装置１の読み出しを制御する
制御信号群ＳＧ５．ＲＡＭ２の書き込みを制御する制御
信号群ＳＧ４、また書き込みを行うアドレスを決めるた
めにアドレス信号を発生させ、内部アドレスバスＩＡに
供給する。

このアドレス信号が不揮発性記憶装置１及びＲＡＭ２に
供給され、これで指定された不揮発性記憶装置１のデー
タが内部データバスＩＤに現われる。

このデータがＲＡＭ２の同じアドレスに書き込まれる。

すべてのアドレスについてこの操作が終わると制御回路
３の中がリセットされ、転送が終了した事をＣＰＵに制
御信号群ＳＧ２を通じて知らせ、ＣＰＵから直接ＲＡＭ
２に読み書きできるようにする。

制御回路３はこの他ＲＡＭ２がダイナミックＲＡＭの場
合にはリフレッシュ及び読み書きの裁定、アドレスマル
チプレックスを行なう。リフレッシュ中は電気的消去可
能な不揮発性記憶装置１からＲＡＭ２への転送も中断す
る必要がある。

ＲＡＭ２から電気的消去可能な不揮発性記憶装置１への
転送を行なう場合には以下のような手順で行う。まず制
御信号群ＳＧ５を通じて電気的消去可能な不揮発性記憶
装置１を全ビット消去する。

制御回路３は消去の終了を監視し、消去が終了したと判
定されると、ＲＡＭ２の内容を電気的消去可能な不揮発
性記憶装置１に書き込む段階に進む。

制御回路３内部で電気的消去可能な不揮発性記憶装置１
の書き込み時間になるよう調整したパルスを発生させ、
同時に先のＲＡＭ２から電気的消去可能な不揮発性記憶
装置１への転送の場合と同じように内部アドレス信号を
発生し、内部アドレスバスＩＡに供給する。もちろん、
この時不揮発性記憶装置１は書き込みモードとなるよう
制御信号群ＳＧ５を設定し、ＲＡＭ２は読みだしモード
となるよう制御信号群４を制御する。これによりＲＡ　
Ｍ、　２のデータが内部データバスＩＤに出力される。

これを電気的消去可能な不揮発性記憶装置１に書き込む
。すべてのアドレスについてこの操作が終わると制御回
路３の中がリセットされ、転送が終了した事をＣＰＵに
制御信号群ＳＧ２を通じて知らせ、ＣＰＵから直接ＲＡ
Ｍ２に読み書きできるようにする。

制御回路３の動作は先の電気的消去可能な不揮発性記憶
装置１からＲＡＭ２への転送の場合とほぼ同じである。

ＲＡＭ２がダイナミックＲＡＭの場合のリフレッシュも
先の電気的消去可能な不揮発性記憶装Ｍ１からＲＡＭ２
への転送の場合とほぼ同様である。ただし、電気的消去
可能な不揮発性記憶装Ｍ１への書き込み時間は長いので
この期間常にリフレッシュを受は付けないようにすると
ＲＡＭ２の情報が失われてしまうのでこれに対する配慮
は必要である。

この構成は通常のコンピュータシステムの主記憶装置と
外部記憶装置と類似しているが、根本的に違う点はこれ
全体として外部記憶装置として働く点にある。即ち、Ｃ
ＰＵの命令で転送するといってもＣＰＵが関与するのは
命令を与えた瞬間だけであり、実際の転送にはかかわら
ない。よってＣＰＵはこの転送に余分な労力をかける必
要が無し１゜ 〔作用〕 上記手段によれば、外部の制御回路とのやりとりはＲＡ
Ｍに対して行なうので高速にでき、しかも必要に応じて
ＲＡＭの内容を電気的消去可能な不揮発性記憶装置１に
書き込むので電源を切断しても情報は失われない半港体
不揮発性記憶装置を得ることが可能となる。

〔実施例〕

以下、本発明の一実施例を第２図〜第２２図を用いて説
明する。ここではフラッシュＥＥＦＲＯＭとして特願平
１−２７２７１で開示されたものを、ＲＡＭとしてはＤ
ＲＡＭを想定している。第２図はその全体構成を示す図
である。なお第２図のＮＶ　−ＡＲＲＡＹとデータラッ
チ回路ＤＬＡＴＣＨが第１図の電気的消去可能な不揮発
性記憶装置１に、第２図のＲＡＭ　−ＡＲＲＡＹが第１
図のＲＡＭ２に、第２図中の転送制御回路ＴＲＣＮＴ、
ＲＡＭ制御回路ＲＡＭＣＮＴ　。

不揮発性メモリ選択回路ＳＥＬ、高電圧発生回路ＶＰＧ
が第１図の制御回路３に、データバススイッチＯ３！１
ｌＩＴＣＨが第１図データバススイッチ４に、アドレス
スイッチＡＳＷＩＴＣＨが第１図アドレスバススイッチ
５に対応する。内部アドレスバスＩＡ。

内部データバスＩＤは第２図中、第１図と同じくＩＡ、
ＩＤと示した。

同図の各回路素子は特に制限されないが、公知のＣＭＯ
３（相補型ＭＯ５）集積回路の製造技術により、単結晶
シリコンのような半導体基板上において形成される。す
べての回路素子を１個の半導体基板上に形成しても良い
し、別々の素子として作製し、これをいわゆるプリント
基板上で結線しても良い。

特に制限されないが、集積回路は単結晶Ｐ型シリコンか
らなる半導体基板上に形成される。ｎチャネルＭＯ５Ｆ
ＥＴはかかる半導体基板表面に形成されたソース領域、
ドレイン領域及びソース領域とトレイン領域との間の半
導体基板上に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。ＰチャネルＭＯ３ＦＥＴは上記半導体基板表面に形
成されたｎ型ウェル領域に形成される。これによって半
導体基板はその上に形成された複数のｎチャネルＭＯ５
ＦＥＴの共通の基板ゲートを構成し、回路の接地電位が
供給される。ＰチャネルＭＯ５ＦＥＴの共通の基板ゲー
ト、即ちｎ型ウェル領域は電源電圧Ｖ　ｃ　ｃに接続さ
れる。あるいは高電圧回路であれば外部から与えられた
高電圧ＶＰＰ、内部発生高電圧等に接続される。あるい
は集積回路は単結晶ｎ型シリコンからなる半導体基板上
に形成しても良い。この場合ｎチャネルＭＯ３ＦＥＴは
Ｐ型ウェル領域に形成される。

特に制限されないが、この実施例のフラッシュＥＥＦＲ
ＯＭ　（以下ＮＶ　−ＡＲＲＡＹ　ト略記すル、）は第
３図に示すように８ビット単位の読み書きを行なう４Ｍ
ビットの容量をもつもの２個（ＮＶＩ、ＮＶ２）からな
るとする。アドレス信号ＡＯ−Ａ１９はＮＶＩ、ＮＶ２
に共通に接続されているとする。

特願平１−２７２７１に開示されている第４図に示すよ
うな外部制御信号で各モードに設定される。また。

消去タイミングは第５図に示されているものとする。ま
たＤＲＡＭ　（以下ＲＡＭ　−ＡＲＲＡＹと略記する。

）は第６図のように１ビット単位の読み書きをおこなう
１Ｍビットの容量をもつもの８個（ＤＲＡＭＩ〜ＤＲＡ
Ｍ８）からなるものとする。各ＤＲＡＭはいわゆるアド
レスマルチプレックス方式であると仮定する。ＲＡＳ、
ＣＡＳ、Ｗの制御信号、アドレス信号ＭＡＯ−ＭＡ９は
ＤＲＡＭＩ〜ＤＲＡＭ　８に共通に接続されているとす
る。また各ＤＲＡＭのデータ入力端子りとデータ出力端
子Ｑはそれぞれ共通接続されているとする。

特に制限されないが、アドレスバスは２４ビツト、デー
タバスは８ビツト、この記憶装置を通常のＲＡＭとして
用いる時にはアドレスの上位４ビツトがｏｏｏｏの時に
読み書きされるとする。

特に制限されないが、第２図中の転送制御回路ＴＲＣＮ
Ｔは第７図〜第９図で、ＲＡＭ制御回路ＲＡＭＣＮＴは
第１０図、第１１図で、アドレススイッチＡＳＶＩＴＣ
Ｈは第１２図で、データラッチ回路ＤＬＡＴＣＨは第１
３図で、データバススイッチＤＳＷＩＴＣＨは第１４図
で、不揮発性メモリ選択回路ＳＥＬは第１５図で、高電
圧発生回路ＶＰＧは第１６図で示される。

転送制御回路ＴＲＣＮＴは全転送シーフェンスを制御す
る回路である。転送信号ＴＲがハイレベルニなるとＲＡ
Ｍ　−ＡＲＲＡＹとＮＶ　−ＡＲＲＡＹ間の内容の転送
を行なう。第７図に示すようにＴＲはフリップフロップ
ＦＦＩによりラッチされ、メモリバス信号ＰＡＳＳをロ
ウレベルにする。ＰＡＳＳは転送中かどうかを表わす信
号であり、これが反転され、転送中信号丁ＲＢＵＳＹと
してＣＰＩＪに供給される。また、ＰＡＳＳがロウレベ
ルになるとアドレススイッチＡＳＩＩＩＴＣＨにより内
部バスと外部バスが切り離される。第８図中に示すよう
にさらにＲＡＭがロウレベルとされ、ＲＡに−ＡＲＲＡ
Ｙの読み書きができるようになる。なお、メモリリクエ
スト信号ＭＲはアドレス信号が記憶装置へのアクセスか
、他の回路へのアクセスかを示す信号であり、通常のモ
ードの場合ＣＰＵから送られてくる。ＴＲがハイレベル
になったとき、読みだし信号ＲＥＡＤのレベルによりＲ
ＡＭ　−ＡＲＲＡＹからＮＶ　−ＡＲＲＡＹ　カ、ＮＶ
　−ＡＲＲＡＹからＲＡＭ　−ＡＲＲＡＹかを判定する
。ＲＥＡＤがハイレベルであるとＷがロウレベル、Ｒが
ハイレベルとされ、ＮＶ−ＡＲＲＡＹからＲＡＭ　−Ａ
ＲＲＡＹへ（７）転送が開始される。ＲＥ　Ａ、　Ｄが
ロウレベルであるとＲがロウレベル、Ｗがハイレベルと
され、　ＲＡＭ−ＡＲＲＡＹからＮＶ　−ＡＲＲＡＹへ
の転送が開始される。

以下、まずＲＥＡＤがハイレベル、即ちＮＶ−ＡＲＲＡ
ＹからＲＡＭ　−ＡＲＲＡＹへの転送を行なう場合を説
明する。第１７図はこの時の動作タイミングを示す図で
ある。Ｒがハイレベルになると２進カウンタ列ＢＣＩに
よりＣＬＫが分周され、書き込み信号ＷＲが一定周期の
パルスとして発生する。これが２進カウンタ列ＢＣ２に
供給され、内部アドレス信号ＡＯ−Ａ、１．９を発生す
る。第８図に示されＲＡＭのＲＡＭ　−ＡＲＲＡＹ制御
信号が発生する。政バは転送中ハイレベルとされ、ＶＲ
ＡＭは転送中ＷＲの反転したものとなり、ＲＡＭは転送
中ロウレベルとされる。ＣＥ、ＯＥ、ＷＥ、ＥＥ（７）
ＮＶ−ＡＲＲＡＹ制御信号は第９図に示す回路で発生さ
れる。

□、テ百は転送中はロウレベルとされ、ＷＥ。

Ｅ百は転送中はハイレベルとされる。すへてのアドレス
信号を発生し終えるとアドレス走査終了信号ＰＥＮＤが
ハイレベルとなり、リセット信号ＲＥＳＥＴがハイレベ
ルになる。リセット信号ＲＥＳＥＴはフリップフロップ
ＦＦＩ、ＦＦ２をリセットし、ＰＡＳＳをハイレベル、
ＴＲＢＵＳＹをロウレベルとし、ｃｐｕから直接ＲＡＭ
　−ＡＲＲＡＹに読み書きできるようにする。

ＲＡＭ制御制御回路ＲＡＭＣＮ筒１０図、第１１図で示
され、ＲＡＭ　−ＡＲＲＡＹの制御回路であり、リフレ
ッシュ及び読み書きの裁定、アドレスマルチプレックス
を行なう回路である。リフレッシュタイマＲＥＦＴはク
ロック信号ＣＬＫを分周して必要なリフレッシュ信号を
発生させる。ＲＡＭ制御部ＲＡ　Ｍ、　Ｃはアクセス要
求とリフレッシュ要求とを裁定する部分である。第１８
図にこの回路のタイミングチャートを示す、ＷＲＡＭが
ロウレベルになったのを受けて第１０図中の信号Ｓ１が
ハイレベルとされる。信号Ｓ２によりＲＡＳが、信号Ｓ
３によりＣＡＳがロウレベルとされる。さらにこれが転
送され、アドレスマルチプレックスＡＤＨがハイレベル
となる。これにより第１１図のアドレスマルチプレクサ
マルチプレックス回路ＡＤＭＸによりアドレス信号が行
アドレスから列アドレスに切り替わる。やがてＲＡＳが
ハイレベルとなり、ＶＲＡＭをうけてＣＡＳもハイレベ
ルとされ、すべての回路がリセット状態とされる。なお
図中、データバススイッチ活性化信号ＤＥについては転
送中の場合と転送以外の場合、即ち本記憶装置をＲＡＭ
として用いる場合の波形をしるした。

リフレッシュは第１０図のリフレッシュタイマＲＥＦＴ
で決められた周期により行なわれる。第１９図はリフレ
ッシュ時のタイミング図である。

リフレッシュ要求信号ＲＥＦＲＱが発生するとＲＡＭの
読み書き中でないかぎり、このようにＲＡＳのみがロウ
レベルとなるＲＡＳオンリリフレッシュモードとなる。

第１１図のリフレッシュアドレス回路はリフレッシュア
ドレスを順に発生する回路である。リフレッシュ中はＲ
ＡＭＲＤＹがロウレヘルトなり、ＮＶ　−ＡＲＲＡＹか
らＲＡＭ　　ＡＲＲＡＹへの転送も中断される。

次にＲＥＡＤがロウレベル、即ちＲＡＭ　−ＡＲＲＡＹ
からＮＶ　−ＡＲＲＡＹへの転送を行なう場合を説明す
る。

第２０図、第２１図はこの時の動作タイミングを示す図
である。Ｗがハイレベルになると遅延回路Ｄｉ、Ｄ２．
Ｄ３．Ｄ４により第２０図に示すような関係のＮＶ　−
ＡＲＲＡＹを制御するための信号ＶＰＥＥ　。

ＣＷＥＥ、ＥＥＥ、ＯＥＥ、５ＴＲＯＢＥが発生する。

これにより実際にＮＶ　−ＡＲＲＡＹに供給される信号
ＣＥ、ＷＥ、ＯＥ、ＥＥ及びＶＰＥが第９図の回路によ
り第２１図に示すように発生し、ＮＶ−ＡＲＲＡＹを全
ビット消去する。第２１図中のＣＥ。

ＷＥ、ＥＥ、ＯＥは第５図の消去のタイミング図とは若
干具なるが、ＮＶ　−Ａ）ＩＲＡＹ内で■信号がラッチ
された後はデータポーリング以外の命令は受は付けない
ので問題無い。第２１図中ＯＥがロウレベルにある期間
はデータポーリングモードとなり、消去の終了を監視し
ている。内部状態信号ＬＤ７がハイレベルになったとき
消去は終了したと判定され、第７図のフリップフロップ
ＦＦ３がセットさ九る。これによりＲＡＭ　−ＡＲＲＡ
Ｙの内容をＮＶ−ＡＲＲＡＹに書き込む段階に進む。Ｃ
ＬＫが２進カウンタ列ＢＣ３により分周され１分周され
た信号ＰＯ，Ｐｉ、Ｐ２．Ｐ３を用＆Ｎ　テＮＶ　−Ａ
ＲＲＡＹ　（７）書き込み時間、たとえば２０μｓにな
るよう調整したパルスＣＷＥＷを第９図の回路で発生さ
せる。

同時にＮＶ　−ＡＲＲＡＹのＶＰｐ電源を制御する信号
ＶＩ’Ｅを発生させる。また、パルスＰ３は２進カウン
タ列ＢＣ２に供給され、先のＲＡＭ−ＡＲＲＡＹからＮ
Ｖ　−ＡＲＲＡＹへの転送の場合と同じように内部アド
レス信号ＡＯ−Ａ１９を発生する。これによりＲＡＭ　
−ＡＲＲＡＹの８ビット分が選択され、パスラインに出
力される。これをデータラッチ回路ＤＬＡＴＣ）ｌにて
ラッチし、ＮＶ　−ＡＲＲＡＹに書き込む。第８図に示
されるようにＷＲ倍信号よりＲＲＡＭ、ＷＲＡＭ。

ＲＡＭのＲＡＭ　−ＡＲＲＡ’／制御信号が発生する。

ｉηは転送中ハイレベルとされ、ＲＲＡＭは転送中デー
タラッチ信号ＬＡＴＣＨの反転したものとなり。

ＲＡＭは転送中ロウレベルとされる。τＥ、ＯＥ。

ＷＥ、ＥＥのＮＶ　−ＡＲＲＡＹ制御信号は第９図に示
す回路で発生される。ＥＥ、ＣＥは転送中はハイレベル
とされ、ＷＥ、ＣＥは転送中はＣＷＥＷで決められた期
間ロウレベルとされる。すべてのアドレス信号を発生し
終えるとアドレス走査終了信号ＰＥＮＤがハイレベルと
なり、リセット信号ＲＥＳＥＴがハイレベルになる。リ
セット信号ＲＥＳＥＴはフリップフロップＦＦＩ、ＦＦ
２゜ＦＦ３をリセットし、ＰＡＳＳをハイレベル、ＴＲ
ＢＵＳＹをロウレベルとし、ＣＰＵから直接ＲＡＭ　−
ＡＲＲＡＹに読み書きできるようにする。

ＲＡＭ制御回路ＲＡＭＣＮＴ（７）動作は先（７）　Ｎ
Ｖ　−ＡＲＲＡＹからＲＡＭ　−ＡＲＲＡＹへの転送の
場合とほぼ同じである。

第２２図にこの時のタイミングチャートを示す。

ＲＲＡＭがロウレベルになったのを受けて第１０図中の
信号Ｓ１がハイレベルとされる。信号Ｓ２によりＲＡＳ
が、信号Ｓ３によりＣＡＳがロウレベルとされる。さら
にこれが転送され、アドレスマルチプレックスＡＤＭが
ハイレベルとなる。こ九により第１１図のアドレスマル
チプレクサマルチプレックス回路ＡＤＭＸによりアドレ
ス信号が行アドレスから列アドレスに切り替わる。やが
てＲＡＳがハイレベルとなり、ＲＲＡＭをうけてＣＡＳ
もハイレベルとされ、すべての回路がリセット状態とさ
れる。なお図中、データバススイッチ活性化信号ＤＥに
ついては先のＮＶ　−ＡＲＲＡＹからＲＡＭ　−ＡＲＲ
ＡＹへの転送の場合と同様、転送中の場合と転送以外の
場合、即ち本記憶装置をＲＡＭとして用いる場合の波形
をしるした。

リフレッシュも先のＮＶ　−ＡＲＲＡＹ　カらＲＡＭ　
−ＡＲＲＡＹへの転送の場合とほぼ同様である。第１０
図のリフレッシュタイマＲＥＦＴで決められた周期によ
り行なわれる。ただし、ＮＶ　−ＡＲＲＡＹへの書き込
み時間は長いのでこの期間常にリフレッシュを受は付け
ないようにするとＲＡＭ　−ＡＲＲＡＹの情報が失われ
てしまうのでデータラッチ回路ＤＬＡＴＣ）ｌでＲＡＭ
　−ＡＩ’１ＲＡＹの情報を得た後はリフレッシュを可
能とする。

アドレススイッチＡＳＷＩＴＣ）Ｉは第１２図、データ
バススイッチＤＳＷＩＴＣＨは第１４図に示す構造をし
ている。アドレススイッチ回路ＡＳＶＩＴＣ）ＩはＰＡ
ＳＳ信号がロウレベルの時にＣＰＵ側とメモリ側を切り
離す回路である。データスイッチ回路ＤＳｌｄＩＴＣ）
Ｉはデータバススイッチ活性化信号ＤＥがロウレベルの
時にＣＰＵ側とメモリ側を切り離す回路である。

またスイッチ活性化信号ＤＥがハイレベルの時には方向
指示信号ＤＩＲがハイレベルの時はＣＰＵ側の信号がメ
モリ側に伝達され、方向指示信号ＤＩＲがロウレベルの
時はメモリ側の信号がＣＰＵ側に伝達される。

データラッチ回路ＤＬＡＴＣＨは第１３図に示される構
造をしている。ラッチ制御信号ＬＣＮＴがロウレベルで
ラッチ命令信号ＬＡＴＣＨがハイレベルの時パスライン
の信号がラッチされ、ラッチ命令信号ＬＡＴＣＨがロウ
レベルになるとパスラインとメモリは切り離される。ラ
ッチされた信号はメモリ側に供給される。一方、ラッチ
制御信号ＬＣＮＴがハイレベルの時にはラッチは孤立し
、メモリとパスラインはＭＯ５ＦＥＴスイッチにより接
続される。

不揮発性メモリ選択回路ＳＥＬは第１５図で示される。

アドレスデータの最上位ビットＡ１９によりＮＶ　−Ａ
ＲＲＡ’／のうちのどれを選択するかを６］−１ＣＥ２
として示す。

特に制限されないが、高電圧発生回路ＶＰＧは第１６図
に示すような回路である。ＶＰＥがハイレベルであると
外部より与えられた電源ＶＰＰよりＮＶ　−ＡＲＲＡＹ
の書込み消去時に必要となる高電圧例えば１２Ｖを発生
させ、供給する。ＮＶ　−ＡＲＲＡ’／の読出し時等そ
れ以外の期間にはＶＰＥがロウレベルであり、通常の■
ＣＣ電源電圧例えば５Ｖを発生する。遅延回路Ｄ７は電
源の切り替わり時の電源ｖｃｃとＶＰＰの間の短絡を防
ぐ。

本実施例ではＲＡＭ　−ＡＲＲＡＹとして１ビット単位
の読出しを行なうＤＲＡＭを用いた例をしめしたが、本
発明はこれに限定されるものではない。例えば４ビット
単位や８ビット単位であっても良い、また、ＲＡＭ　−
ＡＲＲＡＹとしてはアドレスマルチプレックス方式のＤ
ＲＡＭを用いた例をしめしたが、本発明はこれに限定さ
れるものではない。例えばスタチックＲＡＭであっても
良い。

本実施例ではＮＶ−ＡＲＲＡＹトして特願平１−２７２
７１で開示されたものを用いたが、本発明はこれに限定
されるものではない。このＮＶ　−ＡＲＲＡＹは消去の
制御が比較的単純であるため説明に用いたが、消去方法
とは無関係に本発明の趣旨は達成しうるものである。

なお本発明は上記実施例に限定されるものでない事は言
うまでもない。通常の書込み／続出し等の制御を行なう
回路部分や消去を制御する回路部分等の構成は上記原理
を実現するものであればどのようなものであっても構わ
ない。

〔発明の効果〕

本発明によれば、外部の制御回路とのやりとりはＲＡＭ
に対して行なうので高速にでき、しかも必要に応じてＲ
ＡＭの内容を電気的消去可能な不揮発性記憶装置に書き
込むので電源を切断しても情報は失われない半導体不揮
発性記憶装置を得ることが可能となる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するための図、第２図乃至
第２２図は本発明の１実施例を説明するための図である
。 １・・・電気的消去可能な不揮発性記憶装置、２・・・
ＲＡＭ、３・・・制御回路、４・・・データバススイッ
チ、５・・・アドレスバススイッチ、ＩＡ・・・内部ア
ドレスバス、ＩＤ・・・内部データバス、ＴＲＣＮＴ・
・・転送制御回路、ＲＡＭＣＮＴ−ＲＡ　Ｍ制御回路、
ＡＳｗＩ丁Ｃ）ｌ　−・アドレススイッチ、ＤＬＡＴＣ
Ｈ・・・データラッチ回路、ＤＳＷＩＴＣＨ・・・デー
タバススイッチ、ＳＥＬ・・・不揮発性メモリ選択回路
、ＶＰＧ・・・高電圧発生回路。

Claims (1)

【特許請求の範囲】
1. １、１つ以上の電気的に消去可能にされた不揮発性記憶
   装置と、１つ以上の揮発性記憶装置と、両者の内容を外
   部からの信号に従って一致せしめる制御回路と、この制
   御回路からの信号により外部アドレスバスから電気的に
   切り離される内部アドレスバスと、同じくこの制御回路
   からの信号により外部データバスから切り離される内部
   データバスとを備えてなることを特徴とする半導体不揮
   発性記憶装置。