JP2002055822A - 端末装置のプログラム制御方式およびその方法、並びにその制御プログラムを記録する記録媒体 - Google Patents
端末装置のプログラム制御方式およびその方法、並びにその制御プログラムを記録する記録媒体Info
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- JP2002055822A JP2002055822A JP2000239628A JP2000239628A JP2002055822A JP 2002055822 A JP2002055822 A JP 2002055822A JP 2000239628 A JP2000239628 A JP 2000239628A JP 2000239628 A JP2000239628 A JP 2000239628A JP 2002055822 A JP2002055822 A JP 2002055822A
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Abstract
(57)【要約】
【課題】 装置の低価格化および高速処理化を実現でき
る。 【解決手段】 ＣＰＵ１１が端末装置の制御に用いる本
体プログラムコードを、低価格のＮＡＮＤ型フラッシュ
メモリである低速ＲＯＭ１４に格納している。一方、イ
ベント処理の高速化のため、ＲＯＭ１２に格納される転
送プログラムにより、電源投入時の初期化の際に低速Ｒ
ＯＭ１４から高速型揮発性メモリの例えばＳＲＡＭによ
る実行ＲＡＭ１３に転送し、イベント発生の際にＣＰＵ
１１は、高速型の実行ＲＡＭ１３上でプログラムを実行
している。
る。 【解決手段】 ＣＰＵ１１が端末装置の制御に用いる本
体プログラムコードを、低価格のＮＡＮＤ型フラッシュ
メモリである低速ＲＯＭ１４に格納している。一方、イ
ベント処理の高速化のため、ＲＯＭ１２に格納される転
送プログラムにより、電源投入時の初期化の際に低速Ｒ
ＯＭ１４から高速型揮発性メモリの例えばＳＲＡＭによ
る実行ＲＡＭ１３に転送し、イベント発生の際にＣＰＵ
１１は、高速型の実行ＲＡＭ１３上でプログラムを実行
している。
Description
【０００１】
【発明の属する技術分野】本発明は、小型軽量化が図ら
れる端末装置のプログラム制御方式およびその方法に関
し、特に、携帯端末において低価格で処理能力の高い端
末装置のプログラム制御方式およびその方法に関する。
れる端末装置のプログラム制御方式およびその方法に関
し、特に、携帯端末において低価格で処理能力の高い端
末装置のプログラム制御方式およびその方法に関する。
【０００２】
【従来の技術】従来、この種の端末装置のプログラム制
御方式およびその方法では、図７に示されるように、通
常の端末装置に、ＣＰＵ（Central Processing Unit：
中央処理装置）１１１、ＲＡＭ（Random Access Memor
y)１１２、およびＥＥＰＲＯＭ（Electrically Erasabl
e Programmable Read Only Memory)１１３が用いられて
いる。ＣＰＵ１１１は端末装置の制御のためＥＥＰＲＯ
Ｍ１１３上で本体プログラムを実行する。
御方式およびその方法では、図７に示されるように、通
常の端末装置に、ＣＰＵ（Central Processing Unit：
中央処理装置）１１１、ＲＡＭ（Random Access Memor
y)１１２、およびＥＥＰＲＯＭ（Electrically Erasabl
e Programmable Read Only Memory)１１３が用いられて
いる。ＣＰＵ１１１は端末装置の制御のためＥＥＰＲＯ
Ｍ１１３上で本体プログラムを実行する。
【０００３】すなわち、端末制御に用いる本体プログラ
ムデータを格納するために採用されるランダムアクセス
メモリは、例えば、ＥＥＰＲＯＭでありＮＯＲ型フラッ
シュメモリである。その理由は、ＥＥＰＲＯＭ１１３
は、プログラムコードが電気的に記憶情報の消去／再書
込み可能な不揮発性メモリであり、端末装置の頻繁な機
能変更が可能なためである。他方、ＮＯＲ型フラッシュ
メモリは、アクセスタイムが１００ｎｓ以下であり、Ｃ
ＰＵ１１１がプログラムを実行するために有利なためで
ある。
ムデータを格納するために採用されるランダムアクセス
メモリは、例えば、ＥＥＰＲＯＭでありＮＯＲ型フラッ
シュメモリである。その理由は、ＥＥＰＲＯＭ１１３
は、プログラムコードが電気的に記憶情報の消去／再書
込み可能な不揮発性メモリであり、端末装置の頻繁な機
能変更が可能なためである。他方、ＮＯＲ型フラッシュ
メモリは、アクセスタイムが１００ｎｓ以下であり、Ｃ
ＰＵ１１１がプログラムを実行するために有利なためで
ある。
【０００４】また別に、携帯電話機が従来の技術として
特開平１１−３４５１９４号公報で開示されている。こ
こでは、ＣＰＵに対して外付けのＲＯＭに本体プログラ
ムと音声コーデック（ＣＯＤＥＣ）プログラムとを格納
しておき、所定のイベントが発生した際にＣＰＵがＲＡ
Ｍを有するＤＳＰ（Digital Signal Processor）に対し
て与える指令に応じて、ＤＳＰがＲＯＭ上のアプリケー
ションプログラムを内蔵するＲＡＭに直接転送し、ＤＳ
Ｐは内蔵ＲＡＭ上のアプリケーションプログラムを実行
している。
特開平１１−３４５１９４号公報で開示されている。こ
こでは、ＣＰＵに対して外付けのＲＯＭに本体プログラ
ムと音声コーデック（ＣＯＤＥＣ）プログラムとを格納
しておき、所定のイベントが発生した際にＣＰＵがＲＡ
Ｍを有するＤＳＰ（Digital Signal Processor）に対し
て与える指令に応じて、ＤＳＰがＲＯＭ上のアプリケー
ションプログラムを内蔵するＲＡＭに直接転送し、ＤＳ
Ｐは内蔵ＲＡＭ上のアプリケーションプログラムを実行
している。
【０００５】すなわち、プログラム変更などでもＤＳＰ
の変更なしで携帯電話機に適した構成を実現するため、
フラッシュメモリなどのような書換え可能な不揮発性メ
モリ（ＲＯＭ）をＤＳＰの外付けとし、ＲＡＭを内蔵し
てイベントが発生した際にＲＯＭの本体プログラムを内
蔵ＲＡＭへ直接転送している。
の変更なしで携帯電話機に適した構成を実現するため、
フラッシュメモリなどのような書換え可能な不揮発性メ
モリ（ＲＯＭ）をＤＳＰの外付けとし、ＲＡＭを内蔵し
てイベントが発生した際にＲＯＭの本体プログラムを内
蔵ＲＡＭへ直接転送している。
【０００６】また、特開昭５９−１７６８４３号公報で
は、マイクロプログラム制御方式としてＲＯＭに書き込
まれたマイクロプログラムに基づいて制御される電子計
算機の周辺端末装置の運転制御方式について開示してい
る。
は、マイクロプログラム制御方式としてＲＯＭに書き込
まれたマイクロプログラムに基づいて制御される電子計
算機の周辺端末装置の運転制御方式について開示してい
る。
【０００７】この方式は、周辺端末装置の制御仕様の変
更または障害が発生したため、ＲＯＭに書き込まれたプ
ログラムを若干変更するに際して、ＲＯＭを書き替える
ことなく仕様変更された装置を制御可能とするために提
案されている。すなわち、イベントが発生した際に、イ
ニシャル制御プログラムがＲＯＭ内のメインプログラム
をＲＡＭに移送し、イニシャル制御プログラムの最終ス
テップからＲＡＭ内に移し替えたメインプログラムに制
御をジャンプさせている。
更または障害が発生したため、ＲＯＭに書き込まれたプ
ログラムを若干変更するに際して、ＲＯＭを書き替える
ことなく仕様変更された装置を制御可能とするために提
案されている。すなわち、イベントが発生した際に、イ
ニシャル制御プログラムがＲＯＭ内のメインプログラム
をＲＡＭに移送し、イニシャル制御プログラムの最終ス
テップからＲＡＭ内に移し替えたメインプログラムに制
御をジャンプさせている。
【０００８】すなわち、上述した従来の端末装置におけ
る制御方法では、図８に示されるように、端末装置に電
源を投入（手順Ｓ１０１）した後、あるイベントが発生
して起動信号を受付けた際（手順Ｓ１０２のＹＥＳ）
に、ＲＯＭの本体プログラムがＲＡＭに転送（手順Ｓ１
０３）され、転送されたＲＡＭ内の本体プログラムが実
行（手順Ｓ１０４）されている。
る制御方法では、図８に示されるように、端末装置に電
源を投入（手順Ｓ１０１）した後、あるイベントが発生
して起動信号を受付けた際（手順Ｓ１０２のＹＥＳ）
に、ＲＯＭの本体プログラムがＲＡＭに転送（手順Ｓ１
０３）され、転送されたＲＡＭ内の本体プログラムが実
行（手順Ｓ１０４）されている。
【０００９】
【発明が解決しようとする課題】上述した従来の端末装
置のプログラム制御方式およびその方法では、ＲＯＭの
本体プログラムをＲＡＭに転送しＲＡＭ上で実行する構
成を採用してもなお、構成するメモリ価格が高価であ
り、処理速度も遅いという問題点がある。
置のプログラム制御方式およびその方法では、ＲＯＭの
本体プログラムをＲＡＭに転送しＲＡＭ上で実行する構
成を採用してもなお、構成するメモリ価格が高価であ
り、処理速度も遅いという問題点がある。
【００１０】その理由は、イベントの開始である起動信
号を受けた後、ＲＯＭのメモリデータを転送しているの
で、再書込み可能なＲＯＭに通常用いられるＥＥＰＲＯ
Ｍは高速化が達成しやすいＮＯＲ型フラッシュメモリで
ありこれはＮＡＮＤ型フラッシュメモリと比較し高価な
ためである。更に現状では、ＥＥＰＲＯＭのアクセスタ
イムは１００ｎｓ程度が主流で、５０ｎｓ以下の高速素
子では待機時の電流消費が大きいものが多いからであ
る。
号を受けた後、ＲＯＭのメモリデータを転送しているの
で、再書込み可能なＲＯＭに通常用いられるＥＥＰＲＯ
Ｍは高速化が達成しやすいＮＯＲ型フラッシュメモリで
ありこれはＮＡＮＤ型フラッシュメモリと比較し高価な
ためである。更に現状では、ＥＥＰＲＯＭのアクセスタ
イムは１００ｎｓ程度が主流で、５０ｎｓ以下の高速素
子では待機時の電流消費が大きいものが多いからであ
る。
【００１１】本発明の課題は、このような問題点を解決
し、装置価格の低減と共にプロセッサのアクセスタイム
の低減が可能な端末装置のプログラム制御方式およびそ
の方法を提供することである。
し、装置価格の低減と共にプロセッサのアクセスタイム
の低減が可能な端末装置のプログラム制御方式およびそ
の方法を提供することである。
【００１２】
【課題を解決するための手段】本発明による端末装置の
プログラム制御方式は、本体プログラムコードとその転
送プログラムコードとを格納する不揮発性メモリと、少
なくとも前記本体プログラムコードを記憶格納する領域
を有する揮発性メモリと、電源が投入された際に前記転
送プログラムコードに基づいて前記不揮発性メモリの本
体プログラムコードを前記揮発性メモリに直接転送し前
記本体プログラムコードを実行する際には転送された揮
発性メモリ上で行なうプロセッサとを備えている。
プログラム制御方式は、本体プログラムコードとその転
送プログラムコードとを格納する不揮発性メモリと、少
なくとも前記本体プログラムコードを記憶格納する領域
を有する揮発性メモリと、電源が投入された際に前記転
送プログラムコードに基づいて前記不揮発性メモリの本
体プログラムコードを前記揮発性メモリに直接転送し前
記本体プログラムコードを実行する際には転送された揮
発性メモリ上で行なうプロセッサとを備えている。
【００１３】このような構成では、本体プログラムコー
ドを実行する際には直ちに揮発性メモリにアクセスする
ので、本体プログラムコードを格納する不揮発性メモリ
のアクセスタイムを高速化する必要性が低い。従って、
高速性を有する高価な不揮発性メモリを不要にできる。
他方、揮発性メモリのアクセスタイムは不揮発性メモリ
のそれと比較して大幅に早い。すなわち、不揮発性メモ
リに影響されないシステムとプログラムの実行速度とを
実現することができる。
ドを実行する際には直ちに揮発性メモリにアクセスする
ので、本体プログラムコードを格納する不揮発性メモリ
のアクセスタイムを高速化する必要性が低い。従って、
高速性を有する高価な不揮発性メモリを不要にできる。
他方、揮発性メモリのアクセスタイムは不揮発性メモリ
のそれと比較して大幅に早い。すなわち、不揮発性メモ
リに影響されないシステムとプログラムの実行速度とを
実現することができる。
【００１４】そのため、前記本体プログラムコードを格
納する不揮発性メモリはＮＡＮＤ型フラッシュメモリで
あることが望ましい。また、前記揮発性メモリには、ス
タティックＲＡＭ、擬似スタティックＲＡＭ、またはダ
イナミックＲＡＭなどがあり価格および記憶容量の面で
は後者の方が好ましいが、スタティックＲＡＭを用いる
ことが低消費電力化および高速化のために望ましい。
納する不揮発性メモリはＮＡＮＤ型フラッシュメモリで
あることが望ましい。また、前記揮発性メモリには、ス
タティックＲＡＭ、擬似スタティックＲＡＭ、またはダ
イナミックＲＡＭなどがあり価格および記憶容量の面で
は後者の方が好ましいが、スタティックＲＡＭを用いる
ことが低消費電力化および高速化のために望ましい。
【００１５】また、端末装置のプログラム制御方式の具
体的な手段の一つは、端末装置をプログラム制御するプ
ロセッサと、本体プログラムコードを格納する低速型不
揮発性メモリと、前記本体プログラムコードを記憶格納
する領域を有する高速型揮発性メモリと、前記プロセッ
サと前記揮発性メモリとの間および前記不揮発性メモリ
と前記揮発性メモリとの間のデータ転送を行なうデータ
転送回路とを備え、電源が投入された際に前記データ転
送回路は前記不揮発性メモリの本体プログラムコードを
前記揮発性メモリに直接転送し、前記プロセッサは前記
本体プログラムコードを実行する際に転送された揮発性
メモリ上で行なうものである。
体的な手段の一つは、端末装置をプログラム制御するプ
ロセッサと、本体プログラムコードを格納する低速型不
揮発性メモリと、前記本体プログラムコードを記憶格納
する領域を有する高速型揮発性メモリと、前記プロセッ
サと前記揮発性メモリとの間および前記不揮発性メモリ
と前記揮発性メモリとの間のデータ転送を行なうデータ
転送回路とを備え、電源が投入された際に前記データ転
送回路は前記不揮発性メモリの本体プログラムコードを
前記揮発性メモリに直接転送し、前記プロセッサは前記
本体プログラムコードを実行する際に転送された揮発性
メモリ上で行なうものである。
【００１６】また、本発明による端末装置のプログラム
制御方法は、端末装置をプログラム制御するプロセッサ
と、本体プログラムコードを格納する低速型不揮発性メ
モリと、前記本体プログラムコードを記憶格納する領域
を有する高速型揮発性メモリとを備え、電源が投入され
た際に前記不揮発性メモリの本体プログラムコードを前
記揮発性メモリに直接転送する手順と、前記本体プログ
ラムコードを実行する際に転送された揮発性メモリ上で
行なう手順とを有することを特徴としている。
制御方法は、端末装置をプログラム制御するプロセッサ
と、本体プログラムコードを格納する低速型不揮発性メ
モリと、前記本体プログラムコードを記憶格納する領域
を有する高速型揮発性メモリとを備え、電源が投入され
た際に前記不揮発性メモリの本体プログラムコードを前
記揮発性メモリに直接転送する手順と、前記本体プログ
ラムコードを実行する際に転送された揮発性メモリ上で
行なう手順とを有することを特徴としている。
【００１７】更に、ここで用いられる記録媒体は、端末
装置をプログラム制御するプロセッサと、本体プログラ
ムコードを格納する低速型不揮発性メモリと、前記本体
プログラムコードを記憶格納する領域を有する高速型揮
発性メモリとを備える端末装置において前記プロセッサ
が用いるものであって、電源が投入された際に前記不揮
発性メモリの本体プログラムコードを前記揮発性メモリ
に直接転送し、前記本体プログラムコードを実行する際
に転送された揮発性メモリ上で行なうとのプログラムを
記録したことを特徴としている。
装置をプログラム制御するプロセッサと、本体プログラ
ムコードを格納する低速型不揮発性メモリと、前記本体
プログラムコードを記憶格納する領域を有する高速型揮
発性メモリとを備える端末装置において前記プロセッサ
が用いるものであって、電源が投入された際に前記不揮
発性メモリの本体プログラムコードを前記揮発性メモリ
に直接転送し、前記本体プログラムコードを実行する際
に転送された揮発性メモリ上で行なうとのプログラムを
記録したことを特徴としている。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１９】図１は本発明の実施の一形態を示す機能ブ
ロック図である。ここでは、端末装置として携帯端末を
想定するものとする。また、図面では本発明と係わる部
分のみを示している。
ロック図である。ここでは、端末装置として携帯端末を
想定するものとする。また、図面では本発明と係わる部
分のみを示している。
【００２０】図１に示された携帯端末のプログラム制御
方式では、プロセッサとしてのＣＰＵ１１、種別を問わ
ないＲＯＭ１２、高速型揮発性メモリとして実行ＲＡＭ
１３、低速型不揮発性メモリとして低速ＲＯＭ１４、お
よびチップセレクタ１５が備えられている。ＣＰＵ１１
は携帯端末全体を制御する。ＲＯＭ１２は転送プログラ
ムコードを格納している。実行ＲＡＭ１３は本体プログ
ラムコードを実行用に格納するためのプログラム実行用
記憶領域を有する。低速ＲＯＭ１４は携帯端末を制御す
るための本体プログラムコードを格納し比較的低速のア
クセスタイムを有するものとする。また、チップセレク
タ１５は電源投入の際にＣＰＵ１１の制御を受け低速Ｒ
ＯＭ１４に読取り用の制御信号を送り、実行ＲＡＭ１３
との間における直接転送を支援する。
方式では、プロセッサとしてのＣＰＵ１１、種別を問わ
ないＲＯＭ１２、高速型揮発性メモリとして実行ＲＡＭ
１３、低速型不揮発性メモリとして低速ＲＯＭ１４、お
よびチップセレクタ１５が備えられている。ＣＰＵ１１
は携帯端末全体を制御する。ＲＯＭ１２は転送プログラ
ムコードを格納している。実行ＲＡＭ１３は本体プログ
ラムコードを実行用に格納するためのプログラム実行用
記憶領域を有する。低速ＲＯＭ１４は携帯端末を制御す
るための本体プログラムコードを格納し比較的低速のア
クセスタイムを有するものとする。また、チップセレク
タ１５は電源投入の際にＣＰＵ１１の制御を受け低速Ｒ
ＯＭ１４に読取り用の制御信号を送り、実行ＲＡＭ１３
との間における直接転送を支援する。
【００２１】転送プログラムコードは低速ＲＯＭ１４の
本体プログラムコードを実行ＲＡＭ１３のプログラム実
行用記憶領域に転送するプログラムである。本体プログ
ラムコードは、携帯端末全体を制御するプログラムであ
り、各イベントで起動される。実行ＲＡＭ１３と低速Ｒ
ＯＭ１４とはＣＰＵ１１の別々のアドレス空間に接続さ
れているものとする。従って、ＣＰＵ１１は、各イベン
ト毎の動作で低速ＲＯＭ１４にアクセスすることがな
い。
本体プログラムコードを実行ＲＡＭ１３のプログラム実
行用記憶領域に転送するプログラムである。本体プログ
ラムコードは、携帯端末全体を制御するプログラムであ
り、各イベントで起動される。実行ＲＡＭ１３と低速Ｒ
ＯＭ１４とはＣＰＵ１１の別々のアドレス空間に接続さ
れているものとする。従って、ＣＰＵ１１は、各イベン
ト毎の動作で低速ＲＯＭ１４にアクセスすることがな
い。
【００２２】次に、図１に図２のフローチャートを併せ
参照して本発明に係る主要動作手順について説明する。
参照して本発明に係る主要動作手順について説明する。
【００２３】携帯端末に電源が投入（手順Ｓ１）された
際には、ＣＰＵ１１はまず、携帯端末の初期化を行な
い、その際、ＲＯＭ１２およびチップセレクタ１５を制
御してＲＯＭ１２に格納される転送プログラムを実行す
る。転送プログラムの実行により、低速ＲＯＭ１４の本
体プログラムデータは読み出され実行ＲＡＭ１３のプロ
グラム実行用記憶領域に転送（手順Ｓ２）されて格納さ
れる。本体プログラムの実行は全ての本体プログラムデ
ータが転送された後に開始される。
際には、ＣＰＵ１１はまず、携帯端末の初期化を行な
い、その際、ＲＯＭ１２およびチップセレクタ１５を制
御してＲＯＭ１２に格納される転送プログラムを実行す
る。転送プログラムの実行により、低速ＲＯＭ１４の本
体プログラムデータは読み出され実行ＲＡＭ１３のプロ
グラム実行用記憶領域に転送（手順Ｓ２）されて格納さ
れる。本体プログラムの実行は全ての本体プログラムデ
ータが転送された後に開始される。
【００２４】すなわち手順Ｓ２の後、携帯端末がイベン
トの起動信号を待ちこの起動信号を受付け（手順Ｓ３の
ＹＥＳ）した際に、ＣＰＵ１１は、実行ＲＡＭ１３にア
クセスして本体プログラムの該当コードを実行ＲＡＭ上
で実行（手順Ｓ４）する。
トの起動信号を待ちこの起動信号を受付け（手順Ｓ３の
ＹＥＳ）した際に、ＣＰＵ１１は、実行ＲＡＭ１３にア
クセスして本体プログラムの該当コードを実行ＲＡＭ上
で実行（手順Ｓ４）する。
【００２５】電源投入直後のイベントには、低速ＲＯＭ
１４の動作のため、実行開始が多少遅れるが、それ以降
は、高速の実行ＲＡＭ１３とのアクセスのみでありＣＰ
Ｕ１１の処理速度は向上する。
１４の動作のため、実行開始が多少遅れるが、それ以降
は、高速の実行ＲＡＭ１３とのアクセスのみでありＣＰ
Ｕ１１の処理速度は向上する。
【００２６】ちなみに、フラッシュメモリにおいてＮＯ
Ｒ型は高速化を達成しやすく８０ｎｓ程度まで、ＮＡＮ
Ｄ型は８０ｎｓ以上のアクセスタイム（ただしランダム
アクセスはできない）であり、１００ｎｓが主流であ
る。しかし、ＥＥＰＲＯＭとしては１００ｎｓ以下も実
現している。他方、高速素子ほど高価となることは否め
ない。上述したように、本体プログラムコードを格納す
るＲＯＭは低速でよいので、安価なＮＡＮＤ型フラッシ
ュメモリが用いられてよい。
Ｒ型は高速化を達成しやすく８０ｎｓ程度まで、ＮＡＮ
Ｄ型は８０ｎｓ以上のアクセスタイム（ただしランダム
アクセスはできない）であり、１００ｎｓが主流であ
る。しかし、ＥＥＰＲＯＭとしては１００ｎｓ以下も実
現している。他方、高速素子ほど高価となることは否め
ない。上述したように、本体プログラムコードを格納す
るＲＯＭは低速でよいので、安価なＮＡＮＤ型フラッシ
ュメモリが用いられてよい。
【００２７】一方、実行ＲＡＭとしては、ダイナミック
ＲＡＭ（ＤＲＡＭ）およびスタティックＲＡＭ（ＳＲＡ
Ｍ）がある。ＤＲＡＭはデータの読み出しに要するアク
セスタイムが１００ｎｓから７０ｎｓへと高速化の傾向
にあるが、最高速でも６０ｎｓ前後が現状である。これ
と比較して、ＳＲＡＭは高速化に重点を置いて最適化さ
れたものは７〜７０ｎｓと高速で、高集積化に重点を置
いて最適化されたものでも７０ｎｓ以上と比較的中速以
下であるが、アクセスタイムの短い分、ＣＰＵの処理速
度が向上する。他方で、価格は高速化されるほど高くな
る。ＤＲＡＭとＳＲＡＭとの中間に擬似ＳＲＡＭがあ
る。従って、目的に則した適切なメモリ選択が可能とな
る。
ＲＡＭ（ＤＲＡＭ）およびスタティックＲＡＭ（ＳＲＡ
Ｍ）がある。ＤＲＡＭはデータの読み出しに要するアク
セスタイムが１００ｎｓから７０ｎｓへと高速化の傾向
にあるが、最高速でも６０ｎｓ前後が現状である。これ
と比較して、ＳＲＡＭは高速化に重点を置いて最適化さ
れたものは７〜７０ｎｓと高速で、高集積化に重点を置
いて最適化されたものでも７０ｎｓ以上と比較的中速以
下であるが、アクセスタイムの短い分、ＣＰＵの処理速
度が向上する。他方で、価格は高速化されるほど高くな
る。ＤＲＡＭとＳＲＡＭとの中間に擬似ＳＲＡＭがあ
る。従って、目的に則した適切なメモリ選択が可能とな
る。
【００２８】
【実施例】次に、図１の実行ＲＡＭ１３および低速ＲＯ
Ｍ１４に上述したメモリを具体的に適用した実施例につ
いて図示する。
Ｍ１４に上述したメモリを具体的に適用した実施例につ
いて図示する。
【００２９】図３では、実行ＲＡＭとしてＳＲＡＭ２３
を、また低速ＲＯＭにＥＥＰＲＯＭのＮＡＮＤ型フラッ
シュメモリを用いた実施例が示されている。
を、また低速ＲＯＭにＥＥＰＲＯＭのＮＡＮＤ型フラッ
シュメモリを用いた実施例が示されている。
【００３０】図４では、図３のＳＲＡＭ２３を擬似ＳＲ
ＡＭ３３に置き換えて携帯端末の価格を下げる効果を有
する実施例が示されている。
ＡＭ３３に置き換えて携帯端末の価格を下げる効果を有
する実施例が示されている。
【００３１】図５では、図４の擬似ＳＲＡＭ３３をＤＲ
ＡＭ４３に置き換えて更に価格を低減した実施例が示さ
れている。
ＡＭ４３に置き換えて更に価格を低減した実施例が示さ
れている。
【００３２】上記実施例では転送プログラムを低速ＲＯ
Ｍとは別のＲＯＭに格納するとして図示し説明したが、
物理的には低速ＲＯＭに格納してもよく、本発明では格
納場所を限定しない。
Ｍとは別のＲＯＭに格納するとして図示し説明したが、
物理的には低速ＲＯＭに格納してもよく、本発明では格
納場所を限定しない。
【００３３】次に、図６を参照して上述した構成とは別
の実施例について説明する。
の実施例について説明する。
【００３４】図６に示される携帯端末は、ＣＰＵ５１、
データ転送回路５２、ＳＲＡＭ５３、およびＮＡＮＤ型
フラッシュメモリのＥＥＰＲＯＭ５４により構成されて
いる。ＣＰＵ５１は携帯端末全体を制御する。データ転
送回路５２は、電源投入時に、ＣＰＵ５１から独立して
ＥＥＰＲＯＭ５４に制御信号を送り、データバスを介し
てＥＥＰＲＯＭ５４に格納される本体プログラムコード
をＳＲＡＭ５３のプログラム実行用記憶領域へ直接転送
して格納し、その後、ＣＰＵ５１から受けるアドレスバ
スをＳＲＡＭ５３に接続して両者間のデータ転送を中継
する。
データ転送回路５２、ＳＲＡＭ５３、およびＮＡＮＤ型
フラッシュメモリのＥＥＰＲＯＭ５４により構成されて
いる。ＣＰＵ５１は携帯端末全体を制御する。データ転
送回路５２は、電源投入時に、ＣＰＵ５１から独立して
ＥＥＰＲＯＭ５４に制御信号を送り、データバスを介し
てＥＥＰＲＯＭ５４に格納される本体プログラムコード
をＳＲＡＭ５３のプログラム実行用記憶領域へ直接転送
して格納し、その後、ＣＰＵ５１から受けるアドレスバ
スをＳＲＡＭ５３に接続して両者間のデータ転送を中継
する。
【００３５】この実施例では、データ転送回路５２が本
体プログラムデータの初期転送を実行するので、ＣＰＵ
５１は電源投入時の初期化を行なった後、本体プログラ
ムデータの転送処理を待ってイベント処理を開始するこ
ととなるが、担当する処理はＲＯＭ上のプログラムの代
わりに、ＲＡＭ上のプログラムで実行することになる。
体プログラムデータの初期転送を実行するので、ＣＰＵ
５１は電源投入時の初期化を行なった後、本体プログラ
ムデータの転送処理を待ってイベント処理を開始するこ
ととなるが、担当する処理はＲＯＭ上のプログラムの代
わりに、ＲＡＭ上のプログラムで実行することになる。
【００３６】上記実施例では携帯端末として機能ブロッ
クを図示して説明したが、上述した機能を満たすもので
あればブロックにおける機能の分離併合は自由であり、
上記説明が本発明を限定するものではない。勿論、携帯
端末に限定されるものではなく、小型軽量な汎用の端末
装置に同等の効果をもって適用されるものである。
クを図示して説明したが、上述した機能を満たすもので
あればブロックにおける機能の分離併合は自由であり、
上記説明が本発明を限定するものではない。勿論、携帯
端末に限定されるものではなく、小型軽量な汎用の端末
装置に同等の効果をもって適用されるものである。
【００３７】
【発明の効果】以上説明したように本発明によれば、次
のような効果を得ることができる。
のような効果を得ることができる。
【００３８】第１の効果は端末装置が低価格で実現でき
ることである。
ることである。
【００３９】その理由は、プロセッサ（ＣＰＵ）が端末
制御に用いる本体プログラムコードを、高価格のＮＯＲ
型フラッシュメモリから低価格の低速ＲＯＭであるＮＡ
ＮＤ型フラッシュメモリに取り替えたからである。低速
にしたため、電源投入時の初期化の際にＮＡＮＤ型フラ
ッシュメモリの低速ＲＯＭ（低速型不揮発性メモリ）か
ら高速型揮発性メモリの実行ＲＡＭに転送し、イベント
発生の際にプロセッサは、高速型揮発性メモリ上でプロ
グラムを実行することとして処理時間の遅延を回避して
いる。
制御に用いる本体プログラムコードを、高価格のＮＯＲ
型フラッシュメモリから低価格の低速ＲＯＭであるＮＡ
ＮＤ型フラッシュメモリに取り替えたからである。低速
にしたため、電源投入時の初期化の際にＮＡＮＤ型フラ
ッシュメモリの低速ＲＯＭ（低速型不揮発性メモリ）か
ら高速型揮発性メモリの実行ＲＡＭに転送し、イベント
発生の際にプロセッサは、高速型揮発性メモリ上でプロ
グラムを実行することとして処理時間の遅延を回避して
いる。
【００４０】第２の効果はプロセッサ（ＣＰＵ）の処理
速度を向上できることである。
速度を向上できることである。
【００４１】その理由は、上述した第１の効果の理由で
記載されたように、イベント発生の際にプロセッサは、
高速型揮発性メモリ上でプログラムを実行することがで
きるからである。すなわち、高速型のＲＡＭにアクセス
するため、プロセッサはメモリからのデータ読み出しの
時間を短縮することができる。
記載されたように、イベント発生の際にプロセッサは、
高速型揮発性メモリ上でプログラムを実行することがで
きるからである。すなわち、高速型のＲＡＭにアクセス
するため、プロセッサはメモリからのデータ読み出しの
時間を短縮することができる。
【図１】本発明の実施の一形態を示す機能ブロック図で
ある。
ある。
【図２】図１における主要動作手順の一形態を示すフロ
ーチャートである。
ーチャートである。
【図３】本発明の第１の実施例を示す機能ブロック図で
ある。
ある。
【図４】本発明の第２の実施例を示す機能ブロック図で
ある。
ある。
【図５】本発明の第３の実施例を示す機能ブロック図で
ある。
ある。
【図６】本発明の上記とは別の一実施例を示す機能ブロ
ック図である。
ック図である。
【図７】従来の一例を示す機能ブロック図である。
【図８】図７における主要動作手順の一形態を示すフロ
ーチャートである。
ーチャートである。
１１、５１ ＣＰＵ １２ ＲＯＭ １３ 実行ＲＡＭ １４ 低速ＲＯＭ ２３、５３ ＳＲＡＭ ２４、５４ ＥＥＰＲＯＭ ３３ 擬似ＳＲＡＭ ４３ ＤＲＡＭ ５２ データ転送回路
Claims (6)
- 【請求項１】 本体プログラムコードとその転送プログ
ラムコードとを格納する不揮発性メモリと、少なくとも
前記本体プログラムコードを記憶格納する領域を有する
揮発性メモリと、電源が投入された際に前記転送プログ
ラムコードに基づいて前記不揮発性メモリの本体プログ
ラムコードを前記揮発性メモリに直接転送し前記本体プ
ログラムコードを実行する際には転送された揮発性メモ
リ上で行なうプロセッサとを備えることを特徴とする端
末装置のプログラム制御方式。 - 【請求項２】 請求項１において、前記本体プログラム
コードを格納する不揮発性メモリは、ＮＡＮＤ型フラッ
シュメモリであることを特徴とする端末装置のプログラ
ム制御方式。 - 【請求項３】 請求項２において、前記揮発性メモリ
は、スタティックＲＡＭを用いることを特徴とする端末
装置のプログラム制御方式。 - 【請求項４】 端末装置をプログラム制御するプロセッ
サと、本体プログラムコードを格納する低速型不揮発性
メモリと、前記本体プログラムコードを記憶格納する領
域を有する高速型揮発性メモリと、前記プロセッサと前
記揮発性メモリとの間および前記不揮発性メモリと前記
揮発性メモリとの間のデータ転送を行なうデータ転送回
路とを備え、電源が投入された際に前記データ転送回路
は前記不揮発性メモリの本体プログラムコードを前記揮
発性メモリに直接転送し、前記プロセッサは前記本体プ
ログラムコードを実行する際に転送された揮発性メモリ
上で行なうことを特徴とする端末装置のプログラム制御
方式。 - 【請求項５】 端末装置をプログラム制御するプロセッ
サと、本体プログラムコードを格納する低速型不揮発性
メモリと、前記本体プログラムコードを記憶格納する領
域を有する高速型揮発性メモリとを備え、電源が投入さ
れた際に前記不揮発性メモリの本体プログラムコードを
前記揮発性メモリに直接転送する手順と、前記本体プロ
グラムコードを実行する際に転送された揮発性メモリ上
で行なう手順とを有することを特徴とする端末装置のプ
ログラム制御方法。 - 【請求項６】 端末装置をプログラム制御するプロセッ
サと、本体プログラムコードを格納する低速型不揮発性
メモリと、前記本体プログラムコードを記憶格納する領
域を有する高速型揮発性メモリとを備える端末装置にお
いて前記プロセッサが用いるものであって、電源が投入
された際に前記不揮発性メモリの本体プログラムコード
を前記揮発性メモリに直接転送し、前記本体プログラム
コードを実行する際に転送された揮発性メモリ上で行な
うとのプログラムを記録したことを特徴とする記録媒
体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000239628A JP2002055822A (ja) | 2000-08-08 | 2000-08-08 | 端末装置のプログラム制御方式およびその方法、並びにその制御プログラムを記録する記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000239628A JP2002055822A (ja) | 2000-08-08 | 2000-08-08 | 端末装置のプログラム制御方式およびその方法、並びにその制御プログラムを記録する記録媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002055822A true JP2002055822A (ja) | 2002-02-20 |
Family
ID=18731135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000239628A Pending JP2002055822A (ja) | 2000-08-08 | 2000-08-08 | 端末装置のプログラム制御方式およびその方法、並びにその制御プログラムを記録する記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002055822A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006277395A (ja) * | 2005-03-29 | 2006-10-12 | Matsushita Electric Ind Co Ltd | 情報処理装置及び情報処理方法 |
| CN1302390C (zh) * | 2002-07-25 | 2007-02-28 | 联想(北京)有限公司 | 一种采用与非闪存作系统存储器的方法 |
| US7308567B2 (en) | 2003-12-25 | 2007-12-11 | Matsushita Electric Industrial Co., Ltd. | Information processing apparatus for performing a system boot by using programs stored in a non-voltile storage device |
| JP2008065434A (ja) * | 2006-09-05 | 2008-03-21 | Matsushita Electric Ind Co Ltd | プログラム起動制御装置 |
| JP2009187373A (ja) * | 2008-02-07 | 2009-08-20 | Fuji Electric Systems Co Ltd | プログラマブルコントローラ |
| WO2009147753A1 (en) * | 2008-06-04 | 2009-12-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9460816B2 (en) | 2013-09-25 | 2016-10-04 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and memory systems including the same |
-
2000
- 2000-08-08 JP JP2000239628A patent/JP2002055822A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8611154B2 (en) | 2008-06-04 | 2013-12-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
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