CN108874684A - 拆分cache缓存的nvdimm接口数据读写装置 - Google Patents

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Abstract

本发明公开一种拆分CACHE缓存的NVDIMM接口数据读写方法，方法中控制器将DRAM拆分为DRAM_A和DRAM_B两部分，控制器通过信号辅助通道使拆分的DRAM_A和DRAM_B两部分在任意时刻任意一个处于数据状态，另一个处于接受命令状态；主机向NVDIMM进行数据传输时，主机具有连接DRAM或控制器两种状态，当主机连接控制器时，主机处于发送命令状态，当主机连接DRAM时处于数据传输状态。本发明主机在任何时间均连接两种状态之一(1)全部容量的DRAM_A和DRAM_B；(2)1/2容量的DRAM_A(或B)，交换完成之后，进行切换，切换时间为100纳秒级，提高了主机对内存的使用率。

Description

拆分CACHE缓存的NVDIMM接口数据读写装置
技术领域
本发明涉及计算机存储技术领域，具体涉及一种拆分CACHE缓存的NVDIMM接口数据读写装置。
背景技术
NVDIMM可以使通用易失性内存条(DIMM)具有非易失性。在采用缓存(CACHE)方法的NVDIMM中，由于使用非易失存储器(比如NAND)，其容量远大于DIMM，而速度特性保留了DIMM的性能特点。从主机看是超大内存(非易失存储器的容量)，体积成本却远小于同容量的DIMM。数据库等大数据应用是基于内存(In Memory Application)的应用，需要大容量的内存。现有技术的DIMM内存容量远小于非易失的闪存一个数量级以上)，同容量价格却远远高于闪存。目前，实现这样的功能是通过将动态随机存取存储器DRAM作为NAND的缓存(CACHE)来实现的，来增强基于内存的大数据应用。由于NAND的存取速度较DRAM慢，且不具有DRAM的确定的访问时间，在需要将NAND中数据替换至DRAM时，主机访问NVDIMM必须等待(等待时间取决于初始延迟时间(十微秒级)和数据交换量)，从而影响了主机对内存的使用效率。
发明内容
本发明的目的在于提供一种拆分CACHE缓存的NVDIMM接口数据读写装置，采用缓存(CACHE)的NVDIMM中用拆分DRAM缓存，即主机在任何时间均连接1/2容量的DRAM_A(或B)，另外1/2的DRAM_B(或A)用来与NAND交换，交换完成之后，切换DRAM_A和DRAM_B，切换时间仅为100纳秒级，来提高主机对内存的使用率。
为实现上述目的，本发明的技术方案为：一种拆分CACHE缓存的NVDIMM接口数据读写方法，所述方法中：控制器将DRAM拆分为DRAM_A和DRAM_B两部分，控制器通过信号辅助通道使拆分的DRAM_A和DRAM_B两部分在任意时刻任意一个处于数据状态，另一个处于接受命令状态；主机向NVDIMM进行数据传输时，主机具有连接DRAM或控制器两种状态，当主机连接控制器时，主机处于发送命令状态，当主机连接DRAM时处于数据传输状态。
如上所述的拆分CACHE缓存的NVDIMM接口数据读写方法，控制器将所述DRAM根据DRAM的容量进行拆分，拆分后形成的DRAM_A和DRAM_B两部分分别占DRAM总容量的1/2，主机在任意时刻保持两种连接状态之一：(1)全部容量的DRAM_A和DRAM_B；(2)连接1/2容量的DRAM_A或DRAM_B，另外1/2容量的DRAM_B或DRAM_A与NAND闪存进行缓存交换，缓存交换完成之后，对DRAM_A和DRAM_B进行切换。
如上所述的拆分CACHE缓存的NVDIMM接口数据读写方法，所述DRAM拆分为DRAM_A和DRAM_B的两部分与DDR3/DDR4的DIMM接口连接进行超过常规内存条的容量内存。
如上所述的拆分CACHE缓存的NVDIMM接口数据读写方法，所述主机采用DDR地址将命令信号特殊序列作为控制器进入拆分状态的启动信号，使用LOAD命令做加速器切换DDR3/DDR4启动命令，所述特殊序列利用列地址选通脉冲时间延迟CAS LATENCY设置的独特序列避免与所述DRAM的正常工作冲突，在序列结束后会恢复到原来列地址选通脉冲时间延迟CAS LATENCY的设置。
如上所述的拆分CACHE缓存的NVDIMM接口数据读写方法，所述控制器使DRAM进入拆分状态后，使用控制器的辅助数据通道进行与主机存储页面控制驱动程序的命令状态查询。
如上所述的拆分CACHE缓存的NVDIMM接口数据读写方法，所述主机与辅助通道之间的数据传输处于信号接通或断开状态，所述主机与所述DRAM_A之间的数据传输处于信号接通或断开状态，所述主机与所述DRAM_B之间的数据传输处于信号接通或断开状态，所述DRAM_A与NAND闪存之间数据传输处于信号接通或断开状态，所述DRAM_B与NAND闪存之间数据传输处于信号接通或断开状态。
如上所述的拆分CACHE缓存的NVDIMM接口数据读写方法，当所述主机访问所述DRAM_B时，DRAM_B进行读写数据，DRAM_A处于高电平、低电平或高阻态三个状态，主机访问所述DRAM_A时，DRAM_A进行读写数据，所述信号辅助通道断开，所述主机进行页面更新时，DRAM通过地址命令总线进入拆分状态。
如上所述的拆分CACHE缓存的NVDIMM接口数据读写方法，所述DRAM_A与NAND闪存完成数据缓存更新后，如果DRAM_B存在数据更新任务则切换至DRAM_B数据读写状态，DRAM_B不存在数据更新任务则进入初始状态，初始状态下信号辅助通道断开，DRAM_A和DRAM_B与NAND闪存断开；
所述DRAM_B与NAND闪存完成数据缓存更新后，如果DRAM_A存在数据更新任务则切换至DRAM_A数据读写状态，DRAM_A不存在数据更新任务则进入初始状态，初始状态下信号辅助通道断开，DRAM_A和DRAM_B与NAND闪存断开。
拆分CACHE缓存的NVDIMM接口数据读写装置，所述读写装置包括主机，所述主机设有NVDIMM接口、DRAM、控制器和NAND闪存，所述NVDIMM接口与所述控制器通过信号辅助通道建立连接关系，所述DRAM包括DRAM_A和DRAM_B，所述控制器与所述DRAM_A或DRAM_B建立连接关系，所述DRAM_A和DRAM_B与所述NAND闪存建立连接关系。
本发明具有如下优点：使主机访问NVDIMM时具有连接DRAM或控制器两种状态，连接控制器时，主机发送命令，连接DRAM时作数据传输。通过使用信号辅助通道，使拆分的两个DRAM在任意时刻都有一个处于数据状态，另一个处于接受命令状态，任何时间主机都有至少一半的DRAM可用，另一半既可供主机访问，也可用于与闪存交换信息，提高了主机对内存的使用效率。
附图说明
图1为采用本发明方法的控制器命令跟踪与接收示意图；
图2为采用本发明方法的控制器状态转换示意图；
图3为采用本发明方法拆分缓存的NVDIMM结构图。
具体实施方式
以下实施例用于说明本发明，但不用来限制本发明的范围。需要进一步说明的是本发明中涉及的英文字母缩写属于本领域技术人员所惯用的方式，其中，CACHE：高速缓冲存储器；NVDIMM：集成了DRAM+非易失性内存芯片的内存条规格；DIMM：双列直插式存储模块；DRAM：动态随机存取存储器；NAND：计算机闪存设备；CAS LATENCY：列地址选通脉冲时间延迟。
参见图1、图2和图3，一种拆分CACHE缓存的NVDIMM接口数据读写方法，所述方法中：控制器将所述DRAM拆分为DRAM_A和DRAM_B两部分，控制器通过信号辅助通道使拆分的DRAM_A和DRAM_B两部分在任意时刻任意一个处于数据状态，另一个处于接受命令状态；主机向NVDIMM进行数据传输时，主机具有连接DRAM或控制器两种状态，当主机连接控制器时，主机处于发送命令状态，当主机连接DRAM时处于数据传输状态。
拆分CACHE缓存的NVDIMM接口数据读写方法的一个实施例中，控制器将所述DRAM根据DRAM的容量进行拆分，拆分后形成的DRAM_A和DRAM_B两部分分别占DRAM总容量的1/2，主机在任意时刻保持两种连接状态之一：(1)全部容量的DRAM_A和DRAM_B；(2)连接1/2容量的DRAM_A或DRAM_B，另外1/2容量的DRAM_B或DRAM_A与NAND闪存进行缓存交换，缓存交换完成之后，对DRAM_A和DRAM_B进行切换。所述DRAM拆分为DRAM_A和DRAM_B的两部分与DDR3/DDR4的DIMM接口连接进行超过常规内存条的容量内存。
拆分CACHE缓存的NVDIMM接口数据读写方法的一个实施例中，所述主机采用DDR地址将命令信号特殊序列作为控制器进入拆分状态的启动信号，使用LOAD命令做加速器切换DDR3/DDR4启动命令，所述特殊序列利用列地址选通脉冲时间延迟CAS LATENCY设置的独特序列避免与所述DRAM的正常工作冲突，在序列结束后会恢复到原来列地址选通脉冲时间延迟CAS LATENCY的设置。
拆分CACHE缓存的NVDIMM接口数据读写方法的一个实施例中，所述控制器使DRAM进入拆分状态后，使用控制器的辅助数据通道进行与主机存储页面控制驱动程序的命令状态查询。所述主机与辅助通道之间的数据传输处于信号接通或断开状态，所述主机与所述DRAM_A之间的数据传输处于信号接通或断开状态，所述主机与所述DRAM_B之间的数据传输处于信号接通或断开状态，所述DRAM_A与NAND闪存之间数据传输处于信号接通或断开状态，所述DRAM_B与NAND闪存之间数据传输处于信号接通或断开状态。
拆分CACHE缓存的NVDIMM接口数据读写方法的一个实施例中，当所述主机访问所述DRAM_B时，DRAM_B进行读写数据，DRAM_A处于高电平、低电平或高阻态三个状态，主机访问所述DRAM_A时，DRAM_A进行读写数据，所述信号辅助通道断开，所述主机进行页面更新时，DRAM通过地址命令总线进入拆分状态。所述DRAM_A与NAND闪存完成数据缓存更新后，如果DRAM_B存在数据更新任务则切换至DRAM_B数据读写状态，DRAM_B不存在数据更新任务则进入初始状态，初始状态下信号辅助通道断开，DRAM_A和DRAM_B与NAND闪存断开；所述DRAM_B与NAND闪存完成数据缓存更新后，如果DRAM_A存在数据更新任务则切换至DRAM_A数据读写状态，DRAM_A不存在数据更新任务则进入初始状态，初始状态下信号辅助通道断开，DRAM_A和DRAM_B与NAND闪存断开。
参见图1，由于标准DDR3/DDR4接口没有缓存交互机制，采用DDR地址，命令信号特殊序列做控制器进入拆分状态的启动信号，这个特殊序列是利用MR0中的CAS LATENCY设置的独特序列与原有DRAM的正常工作没有冲突，在序列结束后会恢复到原来CAS LATENCY的设置。比如利用LOAD命令做加速器切换启动命令：DDR3：MR0[6：4][2]CAS Latency序列：9，13，6，14，5；DDR4：MR0[12][6][4][2]CAS Latency序列：24，30，12，32，10。进入拆分状态后，使用控制器辅助数据通道进行与主机存储页面控制驱动程序的命令状态查询。
参见图2，本发明方法中，控制器具有三种状态KS0、KS1状态和初始状态，KS0状态下，亊件1：主机访问DRAM_B(CSl_n＝0)，DRAM_B读写数据，其他断开；亊件2：主机访问DRAMA(CS0_n＝0)，控制器信号辅助通道读写数据，其他断开，辅助数据提供：空闲、忙、完成和出错状态，DRAH_A完成与闪存更新后，如DRAH_B有更新任务，转KS1状态，如DRAM_B无更新任务，转初始始态。
KS1状态下，亊件1：主机访问DRAM_A(CS0_n＝0)，DRAM_A读写数据，其他断开；亊件2：主机访问DRAM_B(CS1_n＝0)，控制器信号辅助通道读写数据，其他断开，辅助数据提供：空闲、忙、究成和出错状态，DRAH_B完成与闪存更新后，如DRAH_A有更新任务，转KS0状态，如DRAM_A无更新任务，转初始始态。
初始状态下：主机访问DRAM_B(CS1_n＝0)，DRAM_B读写数据，DRAM_A处于高电平、低电平或高阻态三个状态；主机访问DRAM_A时，DRAM_A进行读写数据，信号辅助通道断开，如主机需页面更新，DRAM通过地址命令总线进入拆分状态。
参见图3，拆分CACHE缓存的NVDIMM接口数据读写装置，所述读写装置包括主机，所述主机设有NVDIMM接口、DRAM、控制器和NAND闪存，所述NVDIMM接口与所述控制器通过信号辅助通道建立连接关系，所述DRAM包括DRAM_A和DRAM_B，所述控制器与所述DRAM_A或DRAM_B建立连接关系，所述DRAM_A和DRAM_B与所述NAND闪存建立连接关系。
本发明在采用缓存(CACHE)的NVDIMM中拆分DRAM缓存，即主机在任何时间均连接1/2容量的DRAM_A(或B)，另外1/2的DRAM_B(或A)用来与NAND交换，交换完成之后，切换DRAM_A和DRAM_B，由于PCIE是串行的，每个包都有PACKET HEADER(包头)。DDR是并行的，没有转换。由于切换是单纯的并行通道选择，没有额外的同步或转换开销，切换时间为100纳秒级，从而来提高主机对内存的使用率。
虽然，上文中已经用一般性说明及具体实施例对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。

Claims (9)

1.拆分CACHE缓存的NVDIMM接口数据读写方法，其特征在于，所述方法中：控制器将DRAM拆分为DRAM_A和DRAM_B两部分，控制器通过信号辅助通道使拆分的DRAM_A和DRAM_B两部分在任意时刻任意一个处于数据状态，另一个处于接受命令状态；主机向NVDIMM进行数据传输时，主机具有连接DRAM或控制器两种状态，当主机连接控制器时，主机处于发送命令状态，当主机连接DRAM时处于数据传输状态。
2.根据权利要求1所述的拆分CACHE缓存的NVDIMM接口数据读写方法，其特征在于，控制器将所述DRAM根据DRAM的容量进行拆分，拆分后形成的DRAM_A和DRAM_B两部分分别占DRAM总容量的1/2，主机在任意时刻保持两种连接状态之一：(1)全部容量的DRAM_A和DRAM_B；(2)连接1/2容量的DRAM_A或DRAM_B，另外1/2容量的DRAM_B或DRAM_A与NAND闪存进行缓存交换，缓存交换完成之后，对DRAM_A和DRAM_B进行切换。
3.根据权利要求1所述的拆分CACHE缓存的NVDIMM接口数据读写方法，其特征在于，所述DRAM拆分为DRAM_A和DRAM_B的两部分与DDR3/DDR4的DIMM接口连接进行超过常规内存条的容量内存。
4.根据权利要求1所述的拆分CACHE缓存的NVDIMM接口数据读写方法，其特征在于，所述主机采用DDR地址将命令信号特殊序列作为控制器进入拆分状态的启动信号，使用LOAD命令做加速器切换DDR3/DDR4启动命令，所述特殊序列利用列地址选通脉冲时间延迟CASLATENCY设置的独特序列避免与所述DRAM的正常工作冲突，在序列结束后会恢复到原来列地址选通脉冲时间延迟CAS LATENCY的设置。
5.根据权利要求1所述的拆分CACHE缓存的NVDIMM接口数据读写方法，其特征在于，所述控制器使DRAM进入拆分状态后，使用控制器的辅助数据通道进行与主机存储页面控制驱动程序的命令状态查询。
6.根据权利要求1所述的拆分CACHE缓存的NVDIMM接口数据读写方法，其特征在于，所述主机与辅助通道之间的数据传输处于信号接通或断开状态，所述主机与所述DRAM_A之间的数据传输处于信号接通或断开状态，所述主机与所述DRAM_B之间的数据传输处于信号接通或断开状态，所述DRAM_A与NAND闪存之间数据传输处于信号接通或断开状态，所述DRAM_B与NAND闪存之间数据传输处于信号接通或断开状态。
7.根据权利要求1所述的拆分CACHE缓存的NVDIMM接口数据读写方法，其特征在于，当所述主机访问所述DRAM_B时，DRAM_B进行读写数据，DRAM_A处于高电平、低电平或高阻态三个状态，主机访问所述DRAM_A时，DRAM_A进行读写数据，所述信号辅助通道断开，所述主机进行页面更新时，DRAM通过地址命令总线进入拆分状态。
8.根据权利要求1所述的拆分CACHE缓存的NVDIMM接口数据读写方法，其特征在于，所述DRAM_A与NAND闪存完成数据缓存更新后，如果DRAM_B存在数据更新任务则切换至DRAM_B数据读写状态，DRAM_B不存在数据更新任务则进入初始状态，初始状态下信号辅助通道断开，DRAM_A和DRAM_B与NAND闪存断开；
所述DRAM_B与NAND闪存完成数据缓存更新后，如果DRAM_A存在数据更新任务则切换至DRAM_A数据读写状态，DRAM_A不存在数据更新任务则进入初始状态，初始状态下信号辅助通道断开，DRAM_A和DRAM_B与NAND闪存断开。
9.拆分CACHE缓存的NVDIMM接口数据读写装置，其特征在于，所述读写装置包括主机，所述主机设有NVDIMM接口、DRAM、控制器和NAND闪存，所述NVDIMM接口与所述控制器通过信号辅助通道建立连接关系，所述DRAM包括DRAM_A和DRAM_B，所述控制器与所述DRAM_A或DRAM_B建立连接关系，所述DRAM_A和DRAM_B与所述NAND闪存建立连接关系。
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