CN110782934A - 采用时序推测型SRAM阵列的Cache行映射与替换方法 - Google Patents

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Abstract

本发明提出采用时序推测型SRAM阵列的Cache行映射与替换方法，属于处理器体系结构技术研究领域。本发明提出的Cache中的数据阵列采用时序推测型SARM阵列，提出的映射替换方法与装置通过采用Cache行重映射，实现了每组Cache单元中“强”行所占比例大幅提升、访存请求命中“强”行概率大幅提升，通过优化Cache行替换策略将频繁访问的Cache行替换到“强”行，从而降低读访问延迟，提高Cache的性能。相较于传统的多管SRAM单元，ECC纠错机制等方案，本发明所提出的方案具有更好的性能、能耗和面积指标。

Description

采用时序推测型SRAM阵列的Cache行映射与替换方法
技术领域
本发明涉及处理器体系结构技术研究领域，具体涉及采用时序推测型SRAM阵列的Cache行映射与替换方法。
背景技术
随着现代处理器集成晶体管数量的不断增加，处理器性能的进一步提高越来越受限于能耗与散热之间的矛盾。另一方面，如何在满足性能需求的前提下，对于采用电池供电的移动终端类应用和对能耗更加敏感的物联网应用，将能耗降至最低已经成为设计者首先要面对的挑战。为了进一步降低系统的能耗，工业界和学术界将电路的工作电压扩展为宽电压，宽电压的范围包括从近阈值电压附近到正常工作电压。
然而，当工作电压降至近阈值电压附近时，工艺波动对于晶体管延时分布的影响将会增大，主要表现为延时分布的非高斯特性。对于静态随机存储器(StaticRandom-AccessMemory，SRAM)阵列，由于工艺波动造成的N管和P管的阈值波动，降低了正反馈器件的状态保持能力。这种基于正反馈的不匹配器件将造成SRAM阵列的访问时序错误，而造成此类错误的主要原因是，存储单元(Bit Cell)位线放电时间分布的拖尾现象使得部分存储单元需要更长的放电时间才能使位线压差达到灵敏放大器的失调电压，通常为了保证良率(Yield)，整个SRAM阵列的访问时间都要迁就这些长延时的“弱”存储单元，以避免“弱”存储单元发生读访问故障(Read Access Failure)。因此，相比逻辑电路，同样工艺条件下的SRAM阵列在低电压下受工艺波动的影响会更加严重，访问延时恶化也更为严重，这使得以SRAM存储阵列为主要组成部分的高速缓存(Cache)成为处理器性能提升的主要瓶颈。其原因在于，SRAM阵列的读访问延迟决定了Cache的平均读访问延迟，而Cache平均读访问延迟在很大程度上决定了处理器的性能，该性能通常用指令的执行周期数(Cycles PerInstruction，CPI)，来衡量。因此，如何克服这种低电压下的SRAM阵列的访问延时恶化已成为宽电压Cache优化设计的关键问题。
时序推测(Timing Speculation)技术是通过在安全读出时间之前推测读出SRAM阵列中的内容，从而大幅度降低存储阵列的读出延时。由于推测读出无法保证每次读出都正确，因此时序推测技术的关键点是如何发现推测读出中的错误并及时纠正错误。
双重感知共享位线电压调节技术(Double Sensing-Shared Bitline VoltageRegulation，DS-SBVR)是一种新型的时序推测技术。该技术，在敏感放大器第一次推测读出数据之后，通过在BL位线和BLB位线之间并联接入一组可配置的电容阵列从而调节位线间压差，并立即开启敏感放大器进行第二次推测采样。通过比较两次推测采样结果，快速地判断第一次推测读出数据是否正确，实现了快速检错，降低了纠错机制的设计难度。然而，该技术虽然采用了更加紧凑的6管SRAM阵列结构，但是用于调节位线间压差的电容阵列需要占用较大的芯片面积，而且构成电容阵列的晶体管本身也会受到工艺偏差的影响。
交叉感知技术(Cross-Sensing，CS)是另一种新型的时序推测技术。该技术，通过在位线与敏感放大器之间串联接入一个交叉开关，在第一次推测读出数据并锁存后，交换交叉开关的输入极性进行敏感放大器的第二次推测采样。通过比较两次推测采样结果，快速地判断第一次推测读出数据是否正确。相较于DS-SBVR技术，采用CS技术无需面积巨大的电容阵列，具有更好的成本优势。
对于时序推测型SRAM阵列，如果判定推测读出数据正确，那么数据立即送往下一级，从而提升了低电压下SRAM阵列的吞吐率。如果判定推测读出数据错误，那么将再次打开字线，使得位线进一步放电直至敏感放大器正确读出数据。然而，直接将时序推测型SRAM阵列应用于宽电压Cache的设计却难以提升Cache的性能，其原因在于Cache往往按照Cache行大小或者部分行大小，例如512比特或是128比特，作为最小的读写粒度，因此只要存在一个SRAM阵列存在时序错误都将导致全部读出内容的再次读取，这将极大影响采用时序推测型SRAM阵列的Cache的性能。
发明内容
本发明的目的是为了克服现有技术所存在的不足而提出了采用时序推测型SRAM阵列的Cache行映射与替换方法，Cache中的数据阵列采用时序推测型SARM阵列，提出一种行映射与替换方法以实现Cache行的重映射以及替换，从而降低Cache的访问延迟，提高Cache的性能。
为了解决上述技术问题，本发明提出如下技术方案：
采用时序推测型SRAM阵列的Cache行映射与替换方法，其中Cache的主要组成部分包括：标签阵列和数据阵列。
Cache按照M组Cache单元进行组织，每组Cache单元包含W个Cache行，满足C＝W×M，其中W称为Cache的路组关联数，C表示Cache行的总数。标签阵列按照M组标签阵列单元进行组织、数据阵列按照M组数据阵列单元进行组织，单组数据阵列单元中包含W个Cache行。
Cache单元对应的标签阵列单元中的标签表项，用于存放该组Cache单元包含的Cache行所对应的标签地址以及其他控制信息，Cache单元对应的数据阵列单元的每个路，用于映射该组Cache单元包含的Cache行。
Cache中，标签阵列单元由若干个传统型SRAM阵列构成，即标签阵列采用传统型SRAM阵列；数据阵列单元由若干个时序推测型SARM阵列构成，即数据阵列采用时序推测型SARM阵列。
一组数据阵列单元中，单个时序推测型SARM阵列中的行为子行。一组数据阵列单元中，各个时序推测型SARM阵列中同一行位置上的子行构成Cache行。
本发明提出的采用时序推测型SRAM阵列的Cache行映射与替换方法，实现了Cache行的重映射，具体实现步骤如下：
步骤S1：扫描获得构成Cache行的各子行状态的故障位图，并存储在Pre-RemapSRAM阵列中。
系统上电时，数据阵列的自测试模块将扫描所有的子行状态，并将扫描结果存入Pre-Remap SRAM阵列中。由于Pre-Remap SRAM阵列仅存储上电时的扫描信息，因此其访问时间被设置为在低电压下足够安全。
其中，子行的状态用一个比特表示。一个子行中，至少存在一个访问长延时的存储单元，则该子行被标记为“弱”子行，用比特‘1’表示；一个子行中，不存在访问长延时的存储单元，则该子行被标记为“强”子行，用比特‘0’表示。
各子行状态构成的故障位图存储在Pre-Remap SRAM阵列中。
步骤S2：对子行分配链接码。
链接码的分配方法是：故障位图的同一列中，“弱”子行从全1编码递减，“强”子行从全0编码递增。
进一步，链接码的编码位数N取决于Cache的路组关联数W，其关系满足：W＝2N。
所有子行的链接码均按照一定的格式存放在Pre-Remap SRAM中。
步骤S3：Cache行重映射。
传统的Cache行按照固定规则映射，将造成多个Cache行都是“弱”行，从而造成Cache访问性能的下降。本发明提出一种新的行重映射方法，该方法的基本规则是：构成Cache行的每个子行均通过链接码优先选择“强”子行进行重映射。
相比之下，本发明提出的行重映射方法，构建出多个“强”行，对于这些“强”行的访问将能够充分利用时序推测机制所带来的性能收益。
步骤S4：在行重映射过程中，在重映射编码中记录每个子行的位置，并将Cache行对应的重映射编码保存在该Cache行所对应的标签表项中
系统每次访问Cache行时，从该Cache行所对应的标签表项中获得该Cache行的重映射编码，Cache控制器将根据所获得的重映射编码选择读出的内容，并拼接成完整的Cache行进行输出。
根据故障位图信息，可知构成Cache行的子行中是否存在“弱”子行，如果存在“弱”子行，则表明该Cache行也是“弱”行。为了提高系统识别度，本发明中，在标签表项中设置一个比特位，用于标记所对应的Cache行的强弱状态。
本发明提出的采用时序推测型SRAM阵列的Cache行映射与替换方法，实现了根据Cache行的强弱状态进行Cache行的替换，具体实现步骤如下：
通过执行步骤S1和步骤S2获得链接码后，当某个Cache行第一次被访问时，优先为其分配同一个组内的“弱”Cache行。
当该Cache行再次被访问时，将数据提交给上一级后，Cache控制器发出指令，将该Cache行作为交换行，与被交换行执行一次行交换。其中，被交换的行从本组Cache单元内最少被访问的“强”Cache行中进行选择。Cache控制器将读取被交换行的内容和对应的标签表项，并将交换行与被交换行之间进行内容交换。
本发明提出的采用时序推测型SRAM阵列的Cache行映射与替换方法，相比现有技术，具有以下效益：
(1)每组Cache单元中“强”行的所占比例大幅提升。
(2)访存请求命中“强”行的概率大幅提升。
(3)低电压下访问Cache的平均命中延迟得到大幅降低。
(4)相较于传统的多管SRAM单元，ECC纠错机制等方案，本发明所提出的方案具有更好的性能、能耗和面积指标。
附图说明
图1是本发明提出的采用时序推测型SRAM阵列的Cache行映射与替换方法中，L1级Cache组织结构示意图。
图2是采用时序推测型SRAM阵列的Cache行映射与替换方法中，L2级Cache组织结构示意图。
图3是本发明提出的采用时序推测型SRAM阵列的Cache行映射与替换方法中，实现Cache行重映射的示意图。
图4是本发明提出的采用时序推测型SRAM阵列的Cache行映射与替换方法中，实现Cache行重映射的过程示意图。
具体实施方式
下面结合附图和具体实施案例对本发明的具体实施方式作进一步的详细描述。
实施例1。本发明提出的采用时序推测型SRAM阵列的Cache行映射与替换方法，其中Cache的主要组成部分包括：标签(Tag)阵列和数据(Data)阵列。
Cache按照M组Cache单元进行组织，每组Cache单元包含W个Cache行，满足C＝W×M，其中W称为Cache的路组关联数，C表示Cache的总行数。Tag阵列按照M组Tag阵列阵列进行组织、Data阵列按照M组Data阵列单元进行组织，单组Data阵列单元中包含W个Cache行。
Cache单元对应的Tag阵列单元中的Tag表项，用于存放该组Cache单元包含的Cache行所对应的Tag地址以及其他控制信息，Cache单元对应的的Data阵列单元的每个路，用于映射该组Cache单元包含的Cache行。
受限于时序要求和版图布局的要求，Tag阵列和Data阵列往往采用多块的SRAM阵列构成。由于Tag阵列所采用的SRAM阵列通常较Data阵列所采用的SRAM阵列小的多，即位线更短，Tag阵列的读访速度即使在低电压工作条件下也比Data阵列要快的多，因此本发明提出的Tag阵列单元由若干个传统型SRAM阵列构成，即Tag阵列采用传统型SRAM阵列；Data阵列单元由若干个时序推测型SARM阵列构成，即Data阵列采用时序推测型SARM阵列。
一组数据阵列单元中，单个时序推测型SARM阵列中的行为子行。一组数据阵列单元中，各个时序推测型SARM阵列中同一行位置上的子行构成Cache行。
本优选实施例中，提出了两种不同配置的Cache，分别是如图1所示的L1级Cache和如图2所示的L2级Cache。其中L1级Cache的配置为：64KB、4路组关联、64Byte/Cache行，L2级Cache的配置为：4MB、8路组关联、64Byte/Cache行。
L1级Cache和L2级Cache所采用的SRAM阵列大小及数量如下表所示：
Figure BDA0002217853390000061
本优选实施例中所采用的CPU内核包括4个X86指令集的单线程、IPC(InstructionPer Cycle，每周期执行指令数)为1的顺序核。CPU工作在0.5V、400MHz，每周期为2.5ns。
根据仿真结果，256×128的28nm工艺时序推测型SARM阵列在0.5V工作电压、25摄氏度、TT工艺角下，3.2ns的字线打开时间可以达到的比特故障率(BER)为0.1％；7.4ns的字线打开时间可以将比特故障率(BER)降低到10-8。因此，访问该时序推测型SARM阵列的推测读出时间为两个时钟周期(5ns)，检出错误后需要额外两个周期进行读出。
实施例2。本发明提出的采用时序推测型SRAM阵列的Cache行映射与替换方法，实现了Cache行的重映射，具体实现步骤如下：
步骤S1：扫描获得构成Cache行的各子行状态的故障位图，并存储在Pre-RemapSRAM阵列中。
系统上电时，数据阵列的自测试模块将扫描所有的子行状态，并将扫描结果存入Pre-Remap SRAM阵列中。由于Pre-Remap SRAM阵列仅存储上电时的扫描信息，因此其访问时间被设置为在低电压下足够安全。
其中，子行的状态用一个比特表示。一个子行中，至少存在一个访问长延时的存储单元，则该子行被标记为“弱”子行，用比特‘1’表示；一个子行中，不存在访问长延时的存储单元，则该子行被标记为“强”子行，用比特‘0’表示。
各子行状态构成的故障位图存储在Pre-Remap SRAM阵列中。
本优选实施以一组Cache单元为例开展说明，该Cache单元的Cache行状态如图3(a)所示，第一Cache行C0中位于第一列的子行为“弱”子行，用比特‘1’表示，而第一Cache行C0中位于第二、三和四列的子行为“强”子行，用比特‘0’表示。以此类推，获得该组Cache单元的故障位图，如图4最左侧的“错误分布”阵列所示。
步骤S2：对子行分配链接码。
链接码的分配方法是：故障位图的同一列中，“弱”子行从全1编码递减，“强”子行从全0编码递增。
进一步，链接码的编码位数N取决于Cache的路组关联数W，其关系满足：W＝2N。
所有子行的链接码均按照一定的格式存放在Pre-Remap SRAM中。
本优选实施以一组Cache单元为例开展说明。该组Cache单元所属的Cache架构的路组关联系数W为8，因此链接码的编码位数为3。
从该组Cache单元的故障位图的第一列可以看出，从上到下，第一个子行为“弱”行，为其分配的链接码为‘111’，第二个子行为“强”行，为其分配的链接码‘000’，第三个子行为“强”行，为其分配的链接码‘001’，第四个子行为“强”行，为其分配的链接编码‘010’，第五个子行为“强”行，为其分配的链接编码‘011’，第六个子行为“强”行，为其分配的链接编码‘011’，第七个子行为“强”行，为其分配的链接编码‘100’，第八个子行为“弱”行，为其分配的链接编码‘110’，第九个子行为“强”行，为其分配的链接编码‘101’。对于故障位图的第二列中的子行，按照上述链接码的分配规律进行分配，最终获得如图4中部所示的“链接码”阵列。所有子行的链接码均按照一定的格式存放在Pre-Remap SRAM中。
步骤S3：Cache行重映射。
本发明提出一种新的行重映射方法，该方法的基本规则是：构成Cache行的每个子行均通过链接码优先选择“强”子行进行重映射。在本优选实施例中，第一Cache行C0的每个子行都优先选择链接码为“000”的子行，而使得第一Cache行C0为“强”行，第二Cache行C1的每个子行都优先选择链接码为“001”的子行，而使得第二Cache行C1为“强”行，以此类推，最终除了第七Cache行C6和第八Cache行C7是“弱”行外，其他Cache行都是“强”行。上述子行映射过程图如3(b)所示。
传统的Cache行组织机制是按照固定的映射规则形成的，以图3(a)所示的某组Cache单元为例，该Cache单元包含8个Cache行，其中第一Cache行C0由每个时序推测型SARM阵列的第一个子行构成，第二Cache行C1由每个时序推测型SARM阵列中的第二个子行构成，以此类推。显而易见，传统的行映射机制将造成多个Cache行都是“弱”行，从而造成Cache访问性能的下降。
相比之下，本发明提出的一种行重映射，构建出多个“强”行，对于这些“强”行的访问将能够充分利用时序推测机制所带来的性能收益。
步骤S4：在行重映射过程中，在重映射编码(Remapping Code，RC)中记录每个子行的位置，并将Cache行对应的重映射编码保存在该Cache行所对应的标签表项中
系统每次访问Cache行时，从该Cache行所对应的标签表项中获得该Cache行的重映射编码，Cache控制器将根据所获得的重映射编码选择读出的内容，并拼接成完整的Cache行进行输出。
根据故障位图信息，可知构成Cache行的子行中是否存在“弱”子行，如果存在“弱”子行，则表明该Cache行也是“弱”行。为了提高系统识别度，本发明提出的映射装置中，在标签表项中设置一个比特位，用于标记对所对应的Cache行的强弱状态。
本优选实施中，第一Cache行C0的第一个子行映射的是时序推测型SARM阵列中的第一列的第一行，因此该子行的RC是‘001’；第一Cache行C0的第二个子行映射的是时序推测型SARM阵列中的第二列的第零行，因此该子行的RC是‘000’；第一Cache行C0的第三个子行映射的是时序推测型SARM阵列中的第二列的第零行，因此该子行的RC是‘000’；第一Cache行C0的第四个子行映射的是时序推测型SARM阵列中的第三列的第零行，因此该子行的RC是‘000’。最终，构成第一Cache行C0的RC是“001-000-000-000”。
采用本发明提出的Cache架构及行重映射，系统每次对某一Cache行进行访问时，同时会从该Cache行所对应的Tag表项中获得该Cache行的RC，Cache控制器将根据所获得的RC选择读出的内容并拼接成完整的Cache行输出。
根据存放在Pre-Remap SRAM中的故障位图信息，可知组成Cache行的子行中是否存在“弱”子行，如果是，则表明该Cache行为“弱”行。为提高系统识别度，本发明提出的Cache架构中，在Tag表项中设置一个Bit位对Cache行的强弱状态进行标记，如图4所示。
本优选实施例中，L1级Cache的每个子行需要占用1比特标记该子行的“强”或“弱”状态；每个子行的链接码需要占用2比特；每个Cache行的重映射码需要占用8比特，即4×2bit/行；每个Cache行的“强”或“弱”状态的标记需要占用1比特。L2级Cache的每个子行需要占用1比特标记该子行的“强”或“弱”状态；每个子行的链接码需要占用3比特；每个Cache行的重映射码需要占用12比特，即4×3bit/行；每个Cache行的“强”或“弱”状态的标记需要占用1比特。
本发明提出的采用时序推测型SRAM阵列的Cache行映射与替换方法，实现了根据Cache行的强弱状态进行Cache行的替换，具体实现步骤如下：
通过执行步骤S1和步骤S2获得链接码后，当某个Cache行第一次被访问时，将优先为其分配同一个组内的“弱”Cache行。
当该Cache行再次被访问时，将数据提交给上一级后，Cache控制器发出指令，将该Cache行作为交换行，与被交换行执行一次行交换。其中，被交换的行从本组Cache单元内最少被访问的“强”Cache行中进行选择。Cache控制器将读取被交换行的内容和对应的标签表项，并将交换行与被交换行之间进行内容交换。
本发明实现了一种改良的行替换策略，将最常用(Most Re-Used，MRU)的Cache行替换到“强”Cache行，充分提高Cache的性能。
以上具体实施方式及实施例是对本发明提出的采用时序推测型SRAM阵列的低电压Cache架构技术思想的具体支持，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在本技术方案基础上所做的任何等同变化或等效的改动，均仍属于本发明技术方案保护的范围。

Claims (4)

1.采用时序推测型SRAM阵列的Cache行映射方法，其特征在于：
所述Cache中的标签阵列采用传统型SRAM阵列，数据阵列采用时序推测型SARM阵列；单个时序推测型SARM阵列中的行为子行，各个时序推测型SARM阵列中同一行位置上的子行构成Cache行；
所述Cache行映射方法的具体步骤如下：
步骤S1：扫描获得构成Cache行的各子行状态的故障位图；
所述子行状态用一个比特表示；一个子行中，至少存在一个访问长延时的存储单元，则该子行被标记为“弱”子行，用比特1表示；一个子行中，不存在访问长延时的存储单元，则该子行被标记为“强”子行，用比特0表示；
步骤S2：对子行分配链接码；
所述链接码的分配方法是：故障位图的同一列中，“弱”子行从全1编码递减，“强”子行从全0编码递增；
所述链接码的编码位数N取决于Cache的路组关联数W，其关系满足：W＝2N；
步骤S3：Cache行重映射，即构成Cache行的每个子行均通过链接码优先选择“强”子行进行重映射；
步骤S4：在行重映射过程中，在重映射编码中记录每个子行的位置，并将Cache行对应的重映射编码保存在该Cache行所对应的标签表项中。
2.根据权利要求1所述的采用时序推测型SRAM阵列的Cache行映射方法，其特征在于：在标签表项中设置一个比特位，用于标记所对应的Cache行的强弱状态。
3.采用时序推测型SRAM阵列的Cache行替换方法，其特征在于：根据权利要求1所述Cache行映射方法获得链接码后，当某个Cache行第一次被访问时，优先为其分配同一个组内的“弱”Cache行；
当该Cache行再次被访问时，Cache控制器将发起一个行交换操作；其中，被交换的行从本组Cache单元内最少被访问的“强”Cache行中进行选择；Cache控制器将读取被交换行的内容和对应的标签表项，并将交换行与被交换行之间进行内容交换。
4.根据权利要求1所述的采用时序推测型SRAM阵列的Cache行映射方法，其特征在于：各子行的故障位图和链接码均存放在Pre-Remap SRAM阵列中；由于Pre-Remap SRAM阵列仅存储上电时的扫描信息，因此其访问时间被设置为在低电压下足够安全。
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