JPH01270684A - Ｌｓｉテスト方式 - Google Patents
Ｌｓｉテスト方式Info
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- JPH01270684A JPH01270684A JP63100804A JP10080488A JPH01270684A JP H01270684 A JPH01270684 A JP H01270684A JP 63100804 A JP63100804 A JP 63100804A JP 10080488 A JP10080488 A JP 10080488A JP H01270684 A JPH01270684 A JP H01270684A
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- 238000012360 testing method Methods 0.000 title claims description 38
- 238000010998 test method Methods 0.000 claims description 5
- 238000012795 verification Methods 0.000 abstract description 4
- 239000003550 marker Substances 0.000 abstract 1
- 238000013461 design Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メガセル方式スタンダードセル・カスタムＬ
ＳＩのテスト方法に関する。
ＳＩのテスト方法に関する。
スタンダードセル方式カスタムＬＳＩの中でも、特にメ
ガセル方式と呼ばれるカスタムＬＳＩは、ＣＰＵ、ＲＯ
Ｍ、ＲＡＭ、Ｉ１０ポート、シリアルＩ１０．タイマ等
のメーカが用意した大規模セル（以下ユニットと称する
）を組合せることにより、ユーザは自分にあったシソグ
ルチップマイクロコンピュータ なシングルチップマイク四コンピュータなどを、以下カ
スタムマイコンと称する。） マイクロコンピュータでは、各種の機能を実現するハー
ドウェアを機能ユニットに位置付け、そのハードウェア
を周辺機能のアドレス空間に割り付けている。特に、カ
スタムマイコンにおいては、各ユニット内のハードウェ
アのアドレスもユーザの好みに応じて自由に選ぶことが
望まれている。
ガセル方式と呼ばれるカスタムＬＳＩは、ＣＰＵ、ＲＯ
Ｍ、ＲＡＭ、Ｉ１０ポート、シリアルＩ１０．タイマ等
のメーカが用意した大規模セル（以下ユニットと称する
）を組合せることにより、ユーザは自分にあったシソグ
ルチップマイクロコンピュータ なシングルチップマイク四コンピュータなどを、以下カ
スタムマイコンと称する。） マイクロコンピュータでは、各種の機能を実現するハー
ドウェアを機能ユニットに位置付け、そのハードウェア
を周辺機能のアドレス空間に割り付けている。特に、カ
スタムマイコンにおいては、各ユニット内のハードウェ
アのアドレスもユーザの好みに応じて自由に選ぶことが
望まれている。
ところが、各ブロック内にアドレスデ゛コーダを内蔵し
ているため、デコード回路を個々に設計しなければなら
ないこと、又、ユーザ毎に異なるアドレスをテストする
には、それぞれ対応したテストパターンを作成しなげれ
ばならなかった。
ているため、デコード回路を個々に設計しなければなら
ないこと、又、ユーザ毎に異なるアドレスをテストする
には、それぞれ対応したテストパターンを作成しなげれ
ばならなかった。
カスタムマイコンにおいてはユーザ毎にユニット内ハー
ドウェアに対するアドレス割り付けが異なるため、メー
カ側もそれぞれユーザ毎に異なるデコード回路をユニッ
トのなかに内蔵しなげればならない。このため、機能ユ
ニットの動作が正常であることを確認するためには、ユ
ーザが割り付けたアドレスを意識して機能ユニットの条
件設定や動作状態の確認をする必要が有り、また、テス
トパターンをそれぞれ作成しなければならないため、テ
スト準備の為の時間がかかるといった問題があった。従
って、メガセル方式の本来の目的である、ＬＳＩを既に
準備されているユニットを組合わせて設計することによ
り短期間で必要最小限の設計で済ませようとする目的か
らみると、余分な開発作業を発生させるのであった。
ドウェアに対するアドレス割り付けが異なるため、メー
カ側もそれぞれユーザ毎に異なるデコード回路をユニッ
トのなかに内蔵しなげればならない。このため、機能ユ
ニットの動作が正常であることを確認するためには、ユ
ーザが割り付けたアドレスを意識して機能ユニットの条
件設定や動作状態の確認をする必要が有り、また、テス
トパターンをそれぞれ作成しなければならないため、テ
スト準備の為の時間がかかるといった問題があった。従
って、メガセル方式の本来の目的である、ＬＳＩを既に
準備されているユニットを組合わせて設計することによ
り短期間で必要最小限の設計で済ませようとする目的か
らみると、余分な開発作業を発生させるのであった。
〔発明の従来技術に対する。を目違点（独創性）の内容
〕メガセル方式をとり設計したＬＳＩのテスト方法にお
いて、前記ＬＳＩの各ユニット内のハードウェアに対し
、従来ユーザが割り付けた１種類のアドレスしか考慮し
なかったことに対し、本発明は、ユーザが指定するアド
レスとメーカが割り付けた特定のアドレスの２種類のア
ドレスを有し、さらに機能ユニットの検証をメーカが準
備した情報で行い、別の手段によりユーザの指定アドレ
スを検証するといった相違点を有する。
〕メガセル方式をとり設計したＬＳＩのテスト方法にお
いて、前記ＬＳＩの各ユニット内のハードウェアに対し
、従来ユーザが割り付けた１種類のアドレスしか考慮し
なかったことに対し、本発明は、ユーザが指定するアド
レスとメーカが割り付けた特定のアドレスの２種類のア
ドレスを有し、さらに機能ユニットの検証をメーカが準
備した情報で行い、別の手段によりユーザの指定アドレ
スを検証するといった相違点を有する。
複数の機能ユニットを含むＴ、ＳＨのテストにおいて、
各機能ユニットに２つのアドレスを割り付け、第１のア
ドレスをデコードする第１のデコード回路と、第２のア
ドレスをデコードする第２のデコード回路と、第１のデ
コード回路の出力と第２のデコード回路の出力のいづれ
かを選択する選択回路とを具備し、第１のアドレスをメ
ーカが割り付け、第２のアドレスをユーザが割り付ける
ものとし、機能ユニットの動作を検証する時には第１の
デコード回路出力を選択して機能ユニットの動作を確認
し、ユーザのアドレス割り付けを検証する時には、第２
のデコード回路出力を選択して、その選択状態を第１の
デコード回路出力に基づきＬＳＩ外部に導き出す手段を
有することを特徴とする。
各機能ユニットに２つのアドレスを割り付け、第１のア
ドレスをデコードする第１のデコード回路と、第２のア
ドレスをデコードする第２のデコード回路と、第１のデ
コード回路の出力と第２のデコード回路の出力のいづれ
かを選択する選択回路とを具備し、第１のアドレスをメ
ーカが割り付け、第２のアドレスをユーザが割り付ける
ものとし、機能ユニットの動作を検証する時には第１の
デコード回路出力を選択して機能ユニットの動作を確認
し、ユーザのアドレス割り付けを検証する時には、第２
のデコード回路出力を選択して、その選択状態を第１の
デコード回路出力に基づきＬＳＩ外部に導き出す手段を
有することを特徴とする。
〔第１の実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例によるテスト回路の構成
図である。
図である。
本実施例では、１つのユニット内に２つの被テスト回路
を有し、ブロックＡ、ブロックＢの２つのブロックがあ
り、アドレスバス１０、第１のデコード回路１４ａ、ｌ
ｌｂ、第２のデコード回路１２ａ、１２ｂ、セレクタ１
３ａ、１３ｂ、フラグ１４ａ、１４ｂ、ＡＮＤゲート１
５ａ、］、５ｂ、バッファ１６ａ、１６ｂ、被テスト回
路１７ａ。
を有し、ブロックＡ、ブロックＢの２つのブロックがあ
り、アドレスバス１０、第１のデコード回路１４ａ、ｌ
ｌｂ、第２のデコード回路１２ａ、１２ｂ、セレクタ１
３ａ、１３ｂ、フラグ１４ａ、１４ｂ、ＡＮＤゲート１
５ａ、］、５ｂ、バッファ１６ａ、１６ｂ、被テスト回
路１７ａ。
１７ｂ、チエツクバス１８で構成されている。アドレス
バス１０は、ユニット内の被テスト回路−５＝ １７ａ、１７ｂに対するアドレス情報を伝達するバスで
ある。第１のデコード回路１１ａ、ｌｌｂは、メーカが
指定した固定のアドレス（以下メーカアドレスと称する
）をデコードするデコード回路である。アドレスバス１
０上のデータとメーカアドレスが一致した時に′１′
（以下゛ ′でくくって示す値はロジックレベルを示し
ている）を出力し、不一致の時に′０”を出力する。第
２のデコード回路１２ａ、１２ｂは、ユーザが指定した
任意のアドレス（以下ユーザアドレスと称する）をデコ
ードするデコード回路である。アドレスバス１０上のデ
ータとユーザアドレスが一致した時にＩｌ＋ を出力し
、不一致の時に′Ｏ″を出力する。セレクタ１３ａ、１
３ｂは、第１のデコード回路１１ａ、ｌｌｂの出力、又
は第２のデコード回路１２ａ、］、２ｂの出力をセレク
ト信号ｌａ、ｌｂにより選択する選択回路である。セレ
クト信号１ａ、ｌｂが′０′の場合第１のデコード回路
１１ａ、、ｌｌｂの出力を選択し、セレクト信号１．ａ
、］、ｂが′１′の場合第２のデコード回路１２ａ、１
２ｂの出力を選択する。フラグ１４ａ。
バス１０は、ユニット内の被テスト回路−５＝ １７ａ、１７ｂに対するアドレス情報を伝達するバスで
ある。第１のデコード回路１１ａ、ｌｌｂは、メーカが
指定した固定のアドレス（以下メーカアドレスと称する
）をデコードするデコード回路である。アドレスバス１
０上のデータとメーカアドレスが一致した時に′１′
（以下゛ ′でくくって示す値はロジックレベルを示し
ている）を出力し、不一致の時に′０”を出力する。第
２のデコード回路１２ａ、１２ｂは、ユーザが指定した
任意のアドレス（以下ユーザアドレスと称する）をデコ
ードするデコード回路である。アドレスバス１０上のデ
ータとユーザアドレスが一致した時にＩｌ＋ を出力し
、不一致の時に′Ｏ″を出力する。セレクタ１３ａ、１
３ｂは、第１のデコード回路１１ａ、ｌｌｂの出力、又
は第２のデコード回路１２ａ、］、２ｂの出力をセレク
ト信号ｌａ、ｌｂにより選択する選択回路である。セレ
クト信号１ａ、ｌｂが′０′の場合第１のデコード回路
１１ａ、、ｌｌｂの出力を選択し、セレクト信号１．ａ
、］、ｂが′１′の場合第２のデコード回路１２ａ、１
２ｂの出力を選択する。フラグ１４ａ。
１４ｂは、セレクタ１３ａ、１３ｂの出力が′１′の時
にセットされるフラグである。ＡＮＤゲート１５ａ、１
５ｂは、第１のデコード回路１１ａ。
にセットされるフラグである。ＡＮＤゲート１５ａ、１
５ｂは、第１のデコード回路１１ａ。
１１ｂの出力が′１”となり、且つリード信号２ａ。
２ｂが“１′の時に“１′を出力する。バ、ッファ１６
ａ、１６ｂは、ＡＮＤゲート１５ａ、１５ｂの出力が′
１″の時にオンし、フラグ１４ａ、１４ｂの内容をチエ
ツクバス１８に出力する。
ａ、１６ｂは、ＡＮＤゲート１５ａ、１５ｂの出力が′
１″の時にオンし、フラグ１４ａ、１４ｂの内容をチエ
ツクバス１８に出力する。
次に、本実施例に基づ＜ＬＳＩテスト方法について説明
する。本実施例ではテスト回路は、ブロックＡ、Ｂの２
つのブロックがあるが、ブロックＡ、Ｂは、同様の回路
により構成しているため、以下ブロックＡを代表例にと
り説明をする。
する。本実施例ではテスト回路は、ブロックＡ、Ｂの２
つのブロックがあるが、ブロックＡ、Ｂは、同様の回路
により構成しているため、以下ブロックＡを代表例にと
り説明をする。
ユニット内のハードウェアに対する機能テストを実行す
る場合、メーカ側は２つのテストパターンを準備する。
る場合、メーカ側は２つのテストパターンを準備する。
１つ目は、メーカアドレス指定で、ハードウェア機能を
評価するテストパターン、２ツ目ハ、ユーザアドレスと
メーカアドレスの対応を評価するテストパターンである
。
評価するテストパターン、２ツ目ハ、ユーザアドレスと
メーカアドレスの対応を評価するテストパターンである
。
先ず、メーカアドレス指定で、ハードウェア機能を評価
するテストパターンについて説明する。
するテストパターンについて説明する。
セレクト信号１ａを＋ ０１ とし、セレクタ１３ａ
で第１のデコード回路１１ａの出力を選択する。
で第１のデコード回路１１ａの出力を選択する。
メーカアドレスを指定すると、第１のデコード回路１１
ａの出力信号は′１′ となり、フラグ１４ａをセット
する。メーカアドレス指定でユニット内の被テスト回路
１７ａの動作機能をテストし、また、第１のデコード回
路１１ａの機能をテストする。
ａの出力信号は′１′ となり、フラグ１４ａをセット
する。メーカアドレス指定でユニット内の被テスト回路
１７ａの動作機能をテストし、また、第１のデコード回
路１１ａの機能をテストする。
次に、ユーザアドレスとメーカアドレスの対応を評価す
るテストパターンについて説明スる。
るテストパターンについて説明スる。
セレクト信号１ａを′１゛ とじ、セレクタ１３ａで第
２のデコード回路１２ａの出力を選択する。
２のデコード回路１２ａの出力を選択する。
ユーザアドレスを指定すると、第２のデコード回路１２
ａの出力信号は′１′となり、フラグ１４ａをセットす
る。次に、メーカアドレスを指定し、且つリード信号２
ａを出力して、フラグ１４ａの内容を読み出し、フラグ
１４ａの内容をチエツクバス１８上に出力する。
ａの出力信号は′１′となり、フラグ１４ａをセットす
る。次に、メーカアドレスを指定し、且つリード信号２
ａを出力して、フラグ１４ａの内容を読み出し、フラグ
１４ａの内容をチエツクバス１８上に出力する。
ここで、メーカ指定のアドレスと、ユーザ指定のアドレ
スとの対応がとれていることを確認するにはチエツクバ
ス１８の状態をテストのための端子に出力すればよい。
スとの対応がとれていることを確認するにはチエツクバ
ス１８の状態をテストのための端子に出力すればよい。
従って、上記２つのテストパターンを実施することによ
り、ユーザ指定のアドレスにてユニット内のハードウェ
アの機能評価を実施したことと同じになる。
り、ユーザ指定のアドレスにてユニット内のハードウェ
アの機能評価を実施したことと同じになる。
〔第２の実施例〕
第２図は本発明の第２の実施例によるテスト回路の構成
図である。
図である。
本実施例では、１つのユニット内に２つの被テスト回路
を有し、ブロックＡ、ブロックＢの２つのブロックがあ
り、アドレスバス１０．第１のデコード回路１１ａ、ｌ
ｌｂ、第２のデコード回路１２ａ、１２ｂ、セレクタ１
３ ａ、 １３ ｂ、フラグ１４ａ、１４ｂ、ＡＮＤ
ゲート１５ａ、バッファ１６ ａ、 ２６ ｂ、被テス
ト回路１７ａ、１７ｂ。
を有し、ブロックＡ、ブロックＢの２つのブロックがあ
り、アドレスバス１０．第１のデコード回路１１ａ、ｌ
ｌｂ、第２のデコード回路１２ａ、１２ｂ、セレクタ１
３ ａ、 １３ ｂ、フラグ１４ａ、１４ｂ、ＡＮＤ
ゲート１５ａ、バッファ１６ ａ、 ２６ ｂ、被テス
ト回路１７ａ、１７ｂ。
データバス２８で構成される。このうち、アドレスバス
１０．第１のデコード回路１１ａ、ｌｌｂ。
１０．第１のデコード回路１１ａ、ｌｌｂ。
第２のデコード回路１２ａ、１２ｂ、セレクタ１３ａ、
１３ｂ、フラグ１４ ａ、 １４ ｂ、 ＡＮＤゲー
ト１５ａ、被テスト回路１７ａ、１７ｂは、第１の実施
例と同一であるため説明を省略する。
１３ｂ、フラグ１４ ａ、 １４ ｂ、 ＡＮＤゲー
ト１５ａ、被テスト回路１７ａ、１７ｂは、第１の実施
例と同一であるため説明を省略する。
バッファ１６ａ、２６ｂは、ＡＮＤゲート１５ａの出力
が′１”の時に共にオンし、フラグ１４ａ。
が′１”の時に共にオンし、フラグ１４ａ。
１４ｂの内容デ゛−タバス２８に出力する。
次に、第２の実施例に基づ＜ＬＳＩテスト方法について
説明する。ユニット内のハードウェアに対する機能テス
トを実行する場合、メーカ側は２つのテストパターンを
準備する。メーカアドレス指定で、ハードウェア機能を
評価する第１のテストパターン、ユーザアドレスとメー
カアドレスの対応を評価する第２のテストパターンであ
る。第１のテストパターンは第１の実施例で示したもの
と同様の物を使用する。
説明する。ユニット内のハードウェアに対する機能テス
トを実行する場合、メーカ側は２つのテストパターンを
準備する。メーカアドレス指定で、ハードウェア機能を
評価する第１のテストパターン、ユーザアドレスとメー
カアドレスの対応を評価する第２のテストパターンであ
る。第１のテストパターンは第１の実施例で示したもの
と同様の物を使用する。
ユーザアドレスとメーカアドレスの対応を評価する第２
のテストパターンについて説明する。本実施例において
は複数のブロックのテストを一度に行う。セレクト信号
１ａ、ｌｂを“１′とし、セレフタ１３ａ、１３ｂで第
２のデコード回路１２ａ。
のテストパターンについて説明する。本実施例において
は複数のブロックのテストを一度に行う。セレクト信号
１ａ、ｌｂを“１′とし、セレフタ１３ａ、１３ｂで第
２のデコード回路１２ａ。
１２ｂの出力を選択する。ユーザアドレスを指定すると
、第２のデコード回路１２ａ、１２ｂの出力信号は′１
′となり、フラグ１４ａ、１４ｂをセットする。次にブ
ロックＡのメーカアドレスを指定し、且つリード信号２
ａを出力して、フラグ１４ａ、］、４ｂの内容を読み出
し、フラグ１４ａ。
、第２のデコード回路１２ａ、１２ｂの出力信号は′１
′となり、フラグ１４ａ、１４ｂをセットする。次にブ
ロックＡのメーカアドレスを指定し、且つリード信号２
ａを出力して、フラグ１４ａ、］、４ｂの内容を読み出
し、フラグ１４ａ。
１４ｂの内容をチエツクバス２８に出力する。
つまり、代表となるブロックのメーカアドレスを指定し
て、複数のブロックのユーザアドレス回路機能をチエツ
クできる。
て、複数のブロックのユーザアドレス回路機能をチエツ
クできる。
１本の専用チエツクバスを用いてテストする第１の実施
例に比べ、データバスを用いてテストする第２の実施例
においては複数ブロック機能が一度に確認できるため、
テスト時間の短縮がはかれる。つまり、データバスが８
ビツト構成であるならば、テスト時間は１／８に短縮で
きる。
例に比べ、データバスを用いてテストする第２の実施例
においては複数ブロック機能が一度に確認できるため、
テスト時間の短縮がはかれる。つまり、データバスが８
ビツト構成であるならば、テスト時間は１／８に短縮で
きる。
以上説明したとおり、本発明に基づいたテスト方式をと
ると、カスタムマイコン設計時には個々のユニット内の
デコード回路のみを設計し、そのインターフェイスを考
慮するたけでよい。また、ユーザ毎に異なるデコード回
路部分を含むユニット全体の検証並びにテストパターン
設計は不要となり、テストパターンは、メーカ指定のア
ドレスで１種類だけ作成すれはよく、テスト準備の為の
時間が削減できる。従って、メガセル方式スタンダード
セル・カスタムＬＳＩにおける設計、検証の作業を減ら
すことにより、開発期間を短縮することができる。
ると、カスタムマイコン設計時には個々のユニット内の
デコード回路のみを設計し、そのインターフェイスを考
慮するたけでよい。また、ユーザ毎に異なるデコード回
路部分を含むユニット全体の検証並びにテストパターン
設計は不要となり、テストパターンは、メーカ指定のア
ドレスで１種類だけ作成すれはよく、テスト準備の為の
時間が削減できる。従って、メガセル方式スタンダード
セル・カスタムＬＳＩにおける設計、検証の作業を減ら
すことにより、開発期間を短縮することができる。
第１図は、本発明による第１の実施例を示すブロック図
、第２図は、本発明による第２の実施例を示すブロック
図である。 ｌａ、ｌｂ・・・・セレクト信号、２ａ、２ｂ・・・・
・・リード信号、１０・・・・アドレスバス、ｌｌａ、
ｌｌｂ・・・・第１のデコード回路、１２ａ、１２ｂ・
・・・・・第２のデコード回路、１３ａ、１３ｂ・・・
・・・セレクタ、１４ ａ 、 １４ ｂ−フラグ、
１５２Ｌ、 １５ ｂ−・・・・・ＡＮＤゲート、
１６ ａ、 １６ ｂ−−ノ＜ｙファ、１７ａ、１７
ｂ・・・・・・被テスト回路、］８・・・・チエツクバ
ス、２６ｂ・・・・・・バッファ、２８・・・・・デー
タバス。 代理人 弁理士 内 原 晋
、第２図は、本発明による第２の実施例を示すブロック
図である。 ｌａ、ｌｂ・・・・セレクト信号、２ａ、２ｂ・・・・
・・リード信号、１０・・・・アドレスバス、ｌｌａ、
ｌｌｂ・・・・第１のデコード回路、１２ａ、１２ｂ・
・・・・・第２のデコード回路、１３ａ、１３ｂ・・・
・・・セレクタ、１４ ａ 、 １４ ｂ−フラグ、
１５２Ｌ、 １５ ｂ−・・・・・ＡＮＤゲート、
１６ ａ、 １６ ｂ−−ノ＜ｙファ、１７ａ、１７
ｂ・・・・・・被テスト回路、］８・・・・チエツクバ
ス、２６ｂ・・・・・・バッファ、２８・・・・・デー
タバス。 代理人 弁理士 内 原 晋
Claims (1)
- 複数の機能ユニットを含むＬＳＩのテストにおいて、
各機能ユニットに２つのアドレスを割り付け、第１のア
ドレスをデコードする第１のデコード回路と、第２のア
ドレスをデコードする第２のデコード回路と、前記第１
のデコード回路の出力と前記第２のデコード回路の出力
のいづれかを選択する選択回路とを具備し、前記第１の
デコード回路出力を選択して前記機能ユニットの動作を
確認すると共に、前記第２のデコード回路出力を選択し
てその選択状態を第１のデコード回路出力に基づきＬＳ
Ｉ外部に導き出す手段を有することを特徴とするＬＳＩ
テスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100804A JPH01270684A (ja) | 1988-04-22 | 1988-04-22 | Ｌｓｉテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100804A JPH01270684A (ja) | 1988-04-22 | 1988-04-22 | Ｌｓｉテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01270684A true JPH01270684A (ja) | 1989-10-27 |
Family
ID=14283573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63100804A Pending JPH01270684A (ja) | 1988-04-22 | 1988-04-22 | Ｌｓｉテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01270684A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124766A (ja) * | 2009-03-12 | 2009-06-04 | Panasonic Corp | 機密情報実装システム、ｌｓｉ、記憶装置及び機密情報実装方法 |
| US7545934B2 (en) | 2004-03-31 | 2009-06-09 | Panasonic Corporation | Security information packaging system, LSI, and security information packaging method |
| US7957526B2 (en) | 2005-07-01 | 2011-06-07 | Panasonic Corporation | Confidential information implementation system and LSI |
-
1988
- 1988-04-22 JP JP63100804A patent/JPH01270684A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7545934B2 (en) | 2004-03-31 | 2009-06-09 | Panasonic Corporation | Security information packaging system, LSI, and security information packaging method |
| US7957526B2 (en) | 2005-07-01 | 2011-06-07 | Panasonic Corporation | Confidential information implementation system and LSI |
| JP2009124766A (ja) * | 2009-03-12 | 2009-06-04 | Panasonic Corp | 機密情報実装システム、ｌｓｉ、記憶装置及び機密情報実装方法 |
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