CN115248738A - 一种内存保护单元、电子设备以及访问监测方法 - Google Patents

一种内存保护单元、电子设备以及访问监测方法 Download PDF

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CN115248738A CN202110453640.8A CN202110453640A CN115248738A CN 115248738 A CN115248738 A CN 115248738A CN 202110453640 A CN202110453640 A CN 202110453640A CN 115248738 A CN115248738 A CN 115248738A
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Abstract

本申请公开了一种内存保护单元、电子设备以及访问监测方法，涉及访问控制技术领域。所述内存保护单元，用于接收访问单元在需要访问内存时发送的访问信号；在确定所述访问单元中的主控制器访问有效，且基于所述访问单元发送的所述访问信号确定所述访问单元访问内存受限后，向所述主控制器发送总线异常信号，以使所述主控制器在接收到所述总线异常信号后进行异常访问处理。由于总线异常信号不受中断使能和中断信号的影响，主控制器能够快速接收该总线异常信号；主控制器从接收总线异常信号到进入总线异常处理程序的时延较短，从而及时进行异常访问处理。

Description

一种内存保护单元、电子设备以及访问监测方法
技术领域
本申请涉及访问控制技术领域，尤其涉及一种内存保护单元、电子设备以及访问监测方法。
背景技术
系统级芯片(System on Chip，SOC)中，中央处理器(Central Processing Unit，CPU)以及其他主设备(master)均可访问内存。为了保护内存数据的安全性，可通过内存保护单元(Memory Protection Unit，MPU)，对CPU以及其他主设备的访问情况进行监控。
相关技术中，MPU监测到CPU或者其他主设备请求访问受限地址，就会向CPU发送中断信号，CPU在收到中断信号后进行异常访问处理。
然而，CPU在处理其他中断信号，或者中断使能关闭等场景中，无法及时响应MPU发送的中断信号，导致CPU不能及时进行异常访问处理。
发明内容
本申请实施例提供了一种内存保护单元、电子设备以及访问监测方法，用以及时进行异常访问处理。
第一方面，本申请实施例提供了一种内存保护单元，用于：
接收访问单元在需要访问内存时发送的访问信号；
在确定所述访问单元中的主控制器访问有效，且基于所述访问单元发送的所述访问信号确定所述访问单元访问内存受限后，向所述主控制器发送总线异常信号，以使所述主控制器在接收到所述总线异常信号后进行异常访问处理。
上述方案，内存保护单元在确定主控制器访问有效，且基于访问单元发送的访问信号确定访问单元访问内存受限后，向主控制器发送总线异常信号，由于总线异常信号不受中断使能和中断信号的影响，主控制器能够快速接收该总线异常信号；主控制器从接收总线异常信号到进入总线异常处理程序的时延较短，从而及时进行异常访问处理。
在一些可选的实施方式中，所述内存保护单元包括检测模块、异常处理模块以及地址配置寄存器；
所述检测模块，用于基于所述访问单元发送的所述访问信号，以及所述地址配置寄存器中的保护访问信息，在确定所述访问单元访问内存受限后通知所述异常处理模块；
所述异常处理模块，用于在确定所述主控制器访问有效，且所述检测模块通知所述访问单元访问内存受限后，向所述主控制器发送所述总线异常信号。
在一些可选的实施方式中，若所述访问单元中的主控制器在需要访问内存时发送所述访问信号，则所述异常处理模块具体用于：
基于所述主控制器发送的所述访问信号中表征访问类型的第一信号，判断所述主控制器访问是否有效。
在一些可选的实施方式中，若所述访问单元中的从控制器在需要访问内存时发送所述访问信号，则所述异常处理模块具体用于：
接收所述主控制器在需要访问内存时发送的访问信号，并基于所述主控制器发送的所述访问信号中表征访问类型的第一信号，判断所述主控制器访问是否有效。
上述方案，异常处理模块基于主控制器发送的表征访问类型的第一信号，可准确判断出主控制器访问是否有效。
在一些可选的实施方式中，所述异常处理模块包括比较器、延时器以及选择器，其中：
所述比较器的第一输入端与所述主控制器的输出端相连，用于接收所述主控制器发送的所述第一信号；所述比较器的第二输入端用于接收表征有效访问类型的信号；所述比较器的输出端与所述延时器的第一输入端相连，用于输出表征主控制器访问有效的第二信号或者表征主控制器访问无效的第三信号；
所述延时器的第二输入端与所述检测模块的输出端相连，用于接收所述检测模块在确定所述访问单元访问内存受限后发送的第四信号；所述延时器的输出端与所述选择器的第一输入端相连，用于输出表征选择总线异常的第五信号或者表征选择总线正常的第六信号；
所述选择器的第二输入端用于接收总线正常信号；所述选择器的第三输入端用于接收总线异常信号；所述选择器的输出端与所述主控制器的输入端相连，用于输出所述总线正常信号或者所述总线异常信号。
在一些可选的实施方式中，所述比较器用于：
若接收到的所述主控制器发送的第一信号与所述表征有效访问类型的信号相同，则通过输出端输出所述第二信号；否则输出所述第三信号。
在一些可选的实施方式中，所述延时器用于：
若接收到所述第二信号以及所述第四信号，则通过输出端输出所述第五信号；
若接收到所述第三信号以及所述第四信号，则通过输出端输出所述第六信号。
在一些可选的实施方式中，所述延时器具体用于：
在收到所述第二信号以及所述第四信号的目标时长后，输出所述第五信号，所述目标时长为基于所述主控制器的总线协议确定的。
在一些可选的实施方式中，所述选择器用于：
若接收到所述第五信号，则通过输出端输出所述总线异常信号；
若接收到所述第六信号，则通过输出端输出所述总线正常信号。
第二方面，本申请实施例提供了一种电子设备，包括上述第一方面所述的内存保护单元。
第三方面，本申请实施例提供了一种访问监测方法，应用于内存保护单元，所述方法包括：
接收访问单元在需要访问内存时发送的访问信号；
在确定所述访问单元中的主控制器访问有效，且基于所述访问单元发送的所述访问信号确定所述访问单元访问内存受限后，向所述主控制器发送总线异常信号，以使所述主控制器在接收到所述总线异常信号后进行异常访问处理。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1所示为本申请实施例中提供的第一种电子设备的结构示意图；
图2所示为本申请实施例中提供的第二种电子设备的结构示意图；
图3所示为本申请实施例中提供的检测模块的结构示意图；
图4所示为本申请实施例中提供的第三种电子设备的结构示意图；
图5所示为本申请实施例中提供的比较器的结构示意图；
图6所示为本申请实施例中提供的延时器的结构示意图；
图7所示为本申请实施例中提供的选择器的结构示意图；
图8所示为本申请实施例中提供的访问监测方法的流程图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
SOC中，CPU以及其他主设备均可访问内存。为了保护内存数据的安全性，可通过MPU对CPU以及其他主设备的访问情况进行监控。
相关技术中，MPU监测到CPU或者其他主设备请求访问受限地址，就会向CPU发送中断信号，CPU在收到中断信号后进行异常访问处理。
然而，CPU此时可能在处理其他中断信号；或因为及时性的需求将中断使能关闭了，这样CPU就无法及时收到该中断信号。另外，CPU从收到中断信号到进入中断处理程序的延时较长。即异常访问的较长时间后，CPU才进入中断处理程序进行异常访问处理，不利于精准地定位异常访问。
基于此，本申请实施例提供一种内存保护单元、电子设备以及访问监测方法，用以及时进行异常访问处理。下面以具体的实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。
图1为本申请实施例提供的一种电子设备的结构示意图。参阅图1所示，电子设备可包括主控制器100、从控制器200(从控制器的数量可以为一个或者多个，图1以m个从控制器为例进行说明)以及内存保护单元300，其中：
访问单元(上述主控制器100或者从控制器200)，用于在需要访问内存时向所述内存保护单元300发送访问信号；
所述内存保护单元300，用于在确定上述访问单元中的主控制器访问有效，且基于所述访问单元发送的访问信号确定所述访问单元访问内存受限后，向所述主控制器发送总线异常信号；
所述主控制器100，用于在接收到所述总线异常信号后进行异常访问处理。
也就是说，本申请实施例中所述的电子设备，可包括访问单元以及与该访问单元连接的内存保护单元，访问单元可以包括主控制器以及从控制器；上述任一访问单元(访问单元中的主控制器或者从控制器)在需要访问内存时，向内存保护单元发送访问信号；内存保护单元在确定主控制器访问有效，且基于访问单元发送的访问信号确定访问单元访问内存受限后，向主控制器发送总线异常信号；总线异常信号不受中断使能和中断信号的影响，主控制器能够快速接收该总线异常信号；主控制器从接收总线异常信号到进入总线异常处理程序的时延较短，从而及时进行异常访问处理。
与常规的电子设备一致，本申请实施例中所述的电子设备还可包括存储数据的内存(图中未标出)，对此不作赘述。
需要说明的是，本申请实施例中提供的各个模块中的具体电路均可自行搭建，且，各个模块中的任意一个或多个(两个及以上)的模块可被集成在相应的印刷电路板(Printed Circuit Board，PCB)板上或者芯片中，以实现电子设备的小型化以及集成化，对此不作赘述。
具体的，上述主控制器可为CPU，从控制器为电子设备中除CPU之外的能够进行内存访问的master，如数字信号处理器(Digital Signal Processing，DSP)，直接存储器访问单元(Direct Memory Access，DMA)等。
一些可选的实施方式中，上述内存保护单元300可包括检测模块310、异常处理模块320以及地址配置寄存器330，则电子设备的具体结构示意图可如图2所示。
上述检测模块310，用于基于访问单元(上述主控制器100或者从控制器200)发送的访问信号，以及地址配置寄存器330中的保护访问信息，在确定访问单元访问内存受限后通知异常处理模块320。
具体的，检测模块310与上述主控制器100以及从控制器200连接，可以检测主控制器100、从控制器200的发出的访问信号是否受限。例如：主控制器以及从控制器都有各自的受限访问类型以及对应的受限访问地址，主控制器将主控制器以及各从控制器的保护访问信息(各保护访问信息包括表征受限访问类型的信息以及对应的表征受限访问地址的信息)写入上述地址配置寄存器；访问单元(主控制器或者从控制器)在需要访问内存时发出的访问信号(包括表征访问类型的第一信号以及表征访问地址的第七信号)，检测模块收到第一信号以及第七信号后，确定地址配置寄存器中该访问单元对应的保护访问信息，若确定的保护访问信息中有目标保护访问信息(目标保护访问信息中表征受限访问类型的信息与第一信号相同或者相应，目标保护访问信息中表征受限访问地址的信息与第七信号相同或者相应)，确定该访问单元访问内存受限。参阅图3所示，检测模块包括主控制器以及各从控制器分别对应的类型比较器，主控制器以及各从控制器分别对应的地址比较器，主控制器以及各从控制器分别对应的与门，以及与各与门连接的或门。主控制器对应的类型比较器收到主控制器发送的第一信号后，如果该主控制器对应保护访问信息中有该第一信号匹配的表征受限访问类型的信息，类型比较器向对应的与门输出表征受限访问类型的信号；主控制器对应的地址比较器收到主控制器发送的第七信号后，如果该主控制器对应保护访问信息中有该第七信号匹配的表征受限访问地址的信息，地址比较器向对应的与门输出表征受限访问地址的信号，与门接收到表征受限访问类型的信号以及表征受限访问地址的信号后，向或门输出表征主控制器受限访问的信号。采用同样方式，从控制器对应的与门接收到表征受限访问类型的信号以及表征受限访问地址的信号后，向或门输出表征从控制器受限访问的信号。只要或门接收到表征任一访问单元受限访问的信号，就触发第四信号。
上述异常处理模块320与主控制器100连接，用于在确定主控制器100访问有效，且检测模块通知访问单元访问内存受限后，向主控制器100发送总线异常信号。
参阅图2，异常处理模块串接在主控制器对内存访问的总线上，可向主控制器发送总线异常信号，主控制器收到该总线异常信号后会立即进入总线异常处理程序。
实施中，确定主控制器访问有效，也就是确定主控制器发出有效的访问类型的访问请求。
一些实施例中，若所述访问单元中的主控制器在需要访问内存时发送所述访问信号，则所述异常处理模块具体用于：基于所述主控制器发送的所述访问信号中表征访问类型的第一信号，判断所述主控制器访问是否有效。即判断主控制器发送的第一信号所表征的访问类型是否是有效的访问类型。
一些实施例中，若所述访问单元中的从控制器在需要访问内存时发送所述访问信号，则所述异常处理模块具体用于：接收所述主控制器在需要访问内存时发送的访问信号，并基于所述主控制器发送的所述访问信号中表征访问类型的第一信号，判断所述主控制器访问是否有效。
也就是说主控制器可以在从控制器发送访问信号之前发出访问信号；或者在从控制器发送访问信号之后发出访问信号；或者在从控制器发送访问信号时发出访问信号。异常处理模块基于主控制器发送的访问信号中的第一信号(表征访问类型的信号)，判断主控制器访问是否有效。即判断主控制器发送的第一信号所表征的访问类型是否是有效的访问类型。
一些可选的实施方式中，异常处理模块320包括比较器321、延时器322以及选择器323，则电子设备的具体结构示意图可如图4所示。
参阅图4以及图5所示，所述比较器321的第一输入端(IN1)与所述主控制器100的输出端相连，用于接收所述主控制器100发送的所述第一信号；所述比较器321的第二输入端(IN2)用于接收表征有效访问类型的信号；所述比较器321的输出端(OUT)与所述延时器322的第一输入端(IN1)相连，用于输出表征主控制器访问有效的第二信号或者表征主控制器访问无效的第三信号；
参阅图4以及图6所示，所述延时器322的第二输入端(IN2)与所述检测模块310的输出端相连，用于接收所述检测模块310在确定所述访问单元访问内存受限后发送的第四信号；所述延时器322的输出端(OUT)与所述选择器323的第一输入端(IN1)相连，用于输出表征选择总线异常的第五信号或者表征选择总线正常的第六信号；
参阅图4以及图7所示，所述选择器323的第二输入端(IN2)用于接收总线正常信号；所述选择器323的第三输入端(IN3)用于接收总线异常信号；所述选择器323的输出端与所述主控制器的输入端相连，用于输出所述总线正常信号或者所述总线异常信号。
一些可选的实施方式中，所述比较器321用于：
若接收到的所述主控制器发送的第一信号与所述表征有效访问类型的信号相同，则通过输出端输出所述第二信号；否则输出所述第三信号。
示例性的，有效访问类型为“写操作”以及“读操作”，对应表征有效访问类型的信号为“1”和“0”，如果第一信号是“1”或者“0”，说明第一信号表征的访问类型是有效的访问类型，主控制器访问有效。如果第二信号是高电平信号(高电平信号表征主控制器访问有效)；那么第三信号是低电平信号(低电平信号表征主控制器访问无效)。如果第二信号是低电平信号(低电平信号表征主控制器访问有效)；那么第三信号是高电平信号(高电平信号表征主控制器访问无效)。具体可根据实际应用场景设置，本实施例对此不做限定。
一些可选的实施方式中，所述延时器322用于：
若接收到所述第二信号以及所述第四信号，则通过输出端输出所述第五信号；
若接收到所述第三信号以及所述第四信号，则通过输出端输出所述第六信号。
如上所述，检测模块在确定所述访问单元访问内存受限后才会向延时器发送的第四信号，如果延时器收到该第四信号以及表征主控制器访问有效的第二信号，异常处理模块就需要向主控制器发送总线异常信号。实施中，延时器接收到第二信号以及第四信号，则通过延时器的输出端输出表征选择总线异常的第五信号；接收到第三信号以及第四信号，则通过延时器的输出端输出表征选择总线正常的第六信号。如果第五信号是高电平信号(高电平信号表征选择总线异常)；那么第六信号是低电平信号(低电平信号表征选择总线正常)。如果第五信号是低电平信号(低电平信号表征选择总线异常)；那么第六信号是高电平信号(高电平信号表征选择总线正常)。具体可根据实际应用场景设置，本实施例对此不做限定。
在一些可选的实施方式中，所述延时器322具体用于：
在收到所述第二信号以及所述第四信号的目标时长后，输出所述第五信号，在收到所述第三信号以及所述第四信号的目标时长后，输出所述第六信号。所述目标时长为基于所述主控制器的总线协议确定的。
具体的，不同主控制器对应有不同的总线协议，总线协议规定了总线异常信号以及总线正常信号的延时要求。延时器收到第二信号以及第四信号之后，开始计数延时，达到延时要求的时钟数后，向选择器输出第五信号；延时器收到第三信号以及第四信号之后，开始计数延时，达到延时要求的时钟数后，向选择器输出第六信号。
在一些可选的实施方式中，所述选择器323用于：
若接收到表征选择总线异常的第五信号，则通过输出端输出所述总线异常信号；
若接收到表征选择总线正常的第六信号，则通过输出端输出所述总线正常信号。
如上所述，选择器的第二输入端用于输入总线正常信号，第三输入端用于输入总线异常信号，选择器响应通过第一输入端接收的表征选择总线异常的第五信号，选择总线异常信号输出；或者，响应通过第一输入端接收的表征选择总线正常的第六信号，选择总线正常信号输出。
基于同一发明构思，本申请实施例还提供了一种访问监测方法，应用于上述内存保护单元，参阅图8所示，该方法包括：
步骤S801：接收访问单元在需要访问内存时发送的访问信号。
步骤S802：在确定所述访问单元中的主控制器访问有效，且基于所述访问单元发送的所述访问信号确定所述访问单元访问内存受限后，向所述主控制器发送总线异常信号，以使所述主控制器在接收到所述总线异常信号后进行异常访问处理。
其中，上述内存保护单元的具体实现可参照上述实施例，此处不再赘述。
相应地，本申请实施例中所述的访问监测方法可通过相应的实体装置实现，如通过相应的计算设备等。
更进一步地，本申请实施例中所述的访问监测方法还可通过相应的计算机实现，方法中的各个步骤可对应相应的计算机程序指令，计算机存储介质可用于储存为上述计算设备所用的计算机程序指令，其包含用于执行上述访问监测方法的程序。
所述计算机存储介质可以是计算机能够存取的任何可用介质或数据存储设备，包括但不限于磁性存储器(例如软盘、硬盘、磁带、磁光盘(MO)等)、光学存储器(例如CD、DVD、BD、HVD等)、以及半导体存储器(例如ROM、EPROM、EEPROM、非易失性存储器(NAND FLASH)、固态硬盘(SSD))等。
本领域技术人员应明白，本申请的实施例可提供为方法、装置(设备)、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、装置(设备)和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (11)

1.一种内存保护单元，其特征在于，所述内存保护单元用于：
接收访问单元在需要访问内存时发送的访问信号；
在确定所述访问单元中的主控制器访问有效，且基于所述访问单元发送的所述访问信号确定所述访问单元访问内存受限后，向所述主控制器发送总线异常信号，以使所述主控制器在接收到所述总线异常信号后进行异常访问处理。
2.如权利要求1所述的内存保护单元，其特征在于，所述内存保护单元包括检测模块、异常处理模块以及地址配置寄存器；
所述检测模块，用于基于所述访问单元发送的所述访问信号，以及所述地址配置寄存器中的保护访问信息，在确定所述访问单元访问内存受限后通知所述异常处理模块；
所述异常处理模块，用于在确定所述主控制器访问有效，且所述检测模块通知所述访问单元访问内存受限后，向所述主控制器发送所述总线异常信号。
3.如权利要求2所述的内存保护单元，其特征在于，若所述访问单元中的主控制器在需要访问内存时发送所述访问信号，则所述异常处理模块具体用于：
基于所述主控制器发送的所述访问信号中表征访问类型的第一信号，判断所述主控制器访问是否有效。
4.如权利要求2所述的内存保护单元，其特征在于，若所述访问单元中的从控制器在需要访问内存时发送所述访问信号，则所述异常处理模块具体用于：
接收所述主控制器在需要访问内存时发送的访问信号，并基于所述主控制器发送的所述访问信号中表征访问类型的第一信号，判断所述主控制器访问是否有效。
5.如权利要求3或4所述的内存保护单元，其特征在于，所述异常处理模块包括比较器、延时器以及选择器，其中：
所述比较器的第一输入端与所述主控制器的输出端相连，用于接收所述主控制器发送的所述第一信号；所述比较器的第二输入端用于接收表征有效访问类型的信号；所述比较器的输出端与所述延时器的第一输入端相连，用于输出表征主控制器访问有效的第二信号或者表征主控制器访问无效的第三信号；
所述延时器的第二输入端与所述检测模块的输出端相连，用于接收所述检测模块在确定所述访问单元访问内存受限后发送的第四信号；所述延时器的输出端与所述选择器的第一输入端相连，用于输出表征选择总线异常的第五信号或者表征选择总线正常的第六信号；
所述选择器的第二输入端用于接收总线正常信号；所述选择器的第三输入端用于接收总线异常信号；所述选择器的输出端与所述主控制器的输入端相连，用于输出所述总线正常信号或者所述总线异常信号。
6.如权利要求5所述的内存保护单元，其特征在于，所述比较器用于：
若接收到的所述主控制器发送的第一信号与所述表征有效访问类型的信号相同，则通过输出端输出所述第二信号；否则输出所述第三信号。
7.如权利要求5所述的内存保护单元，其特征在于，所述延时器用于：
若接收到所述第二信号以及所述第四信号，则通过输出端输出所述第五信号；
若接收到所述第三信号以及所述第四信号，则通过输出端输出所述第六信号。
8.如权利要求7所述的内存保护单元，其特征在于，所述延时器具体用于：
在收到所述第二信号以及所述第四信号的目标时长后，输出所述第五信号，所述目标时长为基于所述主控制器的总线协议确定的。
9.如权利要求5所述的内存保护单元，其特征在于，所述选择器用于：
若接收到所述第五信号，则通过输出端输出所述总线异常信号；
若接收到所述第六信号，则通过输出端输出所述总线正常信号。
10.一种电子设备，其特征在于，包括如权利要求1～9任一所述的内存保护单元。
11.一种访问监测方法，其特征在于，应用于内存保护单元，所述方法包括：
接收访问单元在需要访问内存时发送的访问信号；
在确定所述访问单元中的主控制器访问有效，且基于所述访问单元发送的所述访问信号确定所述访问单元访问内存受限后，向所述主控制器发送总线异常信号，以使所述主控制器在接收到所述总线异常信号后进行异常访问处理。
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