JP2008502094A - メモリテストモードインターフェース方法及び装置 - Google Patents

Abstract

メモリシステムに実装されたメモリモジュールやメモリモジュール上に装着されたメモリをよいにテストモードに移行させることができる方法及びそれを実施するためのメモリ制御用レジスタの構造を提供する。メモリ製造会社毎にテストモードで移行するためのＭＲＳコード及び移行方法を異なるようにするので、メモリ制御用レジスタにメモリのテストＭＴＳ回数を入力し、テストＭＲＳコードを設定する。また、テストＭＲＳ回数を決定するレジスタのそれぞれのビットにはテストＭＲＳコードを格納しているレジスタが割り当てられている。

Description

本発明はメモリのテストモードインターフェース方法及び装置に係り、さらに詳細には論理回路を介してのみアクセス可能なメモリのテスト環境を改善するためのインターフェース方法及び装置に関する。

半導体集積回路の集積度が大きくなるにつれ、これらの半導体集積回路のテストはさらに複雑となり難しくなっている。特に、半導体メモリの場合集積度がギガビット単位で大容量化されテストに所要される時間と費用の負担がさらに大きくなりつつある。

また、ＳＯＣ（System On Chip）、ＭＭＬ（Memory Merged Logic）、ＤＳＰ、ＣＰＵなどの場合にはチップ自体にメモリが内蔵され、ＦＢ−ＤＩＭＭ（Fully Buffered Dual Line Memory Module）などの場合にはモジュール自体にハブとメモリが内蔵されている。従って、このような内蔵型メモリの場合にはチップまたはモジュール外部で直接的にメモリにアクセスすることができないのでテストが非常に難しくなる。また、半導体メモリモジュールの場合にはコンピュータのメインボード上のスロットに装着されたシステム環境でメモリモジュールのテストが必要である。このようなシステムボードテスト環境でも外部から直接的にメモリにアクセスすることができなくなる。

従って、上述したように論理回路を通じてのみアクセス可能なメモリのテスト環境でメモリと論理回路との間のインターフェース部分の効率的なテストのために、テストを考慮した設計と内蔵されたセルフテスト技法が必須的に要求されている。

特に、システムの高速化及び処理データ量の大量化傾向につれてシステムのメインメモリの重要性が漸次増大している。メインメモリは全体システムのバッファ役割を担い、チップセットとＣＰＵ、そして周辺機器を制御することができるアドレスデータを設定する。従って、メインメモリの誤動作は全体システムに相当の影響を与える。メインメモリは同期式ＤＲＡＭモジュールで構成される。

同期式ＳＤＲＡＭでは動作モードセッティングレジスタＭＳＲを具備する。ＭＳＲレジスタの値をプログラミングすることにより、ＳＤＲＡＭをプログラミングされた状態で動作させることが可能である。ＳＤＲＡＭのＭＳＲレジスタのプログラムはＭＲＳコマンドと共に提供されたアドレスデータがＭＳＲレジスタに格納されることで行われる。

図１はＪＥＤＥＣ（Joint Electron Device Engineering Council）の規定によるＳＤＲＡＭのＭＲＳを示す表である。

図１を参照すると、メモリのアドレス入力端子Ａ０〜Ａ１５、ＢＡ０〜ＢＡ２に入力されるデータによってメモリの動作モードが決定される。それぞれのアドレス入力端子に入力されたデータはメモリチップ内のモードレジスタに入力され、モードレジスタを通じてバースト型、バースト長さ、レイテンシ（latency）、テスト動作モード、ＯＤＴ（On−Die Termination）ＤＬＬなどを設定することができる。

ＭＲＳは、システムの起動段階でメモリに適用するか、ＡＴＥのＤＲＡＭ初期化段階でメモリに適用することができる。正常なＭＲＳは標準化されているので全てのシステムでメモリに適用することが可能である。しかし、テストを目的とするテストＭＲＳは標準化されていなく、メモリ製造会社毎に異なる。メモリ製造会社はテスト以外の動作時に、エラーによってメモリがテストモードに移行することを防止するために、各社独自のテストモード移行シークエンスを使用する。例えば、テストモード移行シークエンスは数サイクルに渡って連続的にテストＭＲＳをメモリに適用する。メモリは連続的なシークエンスが全部適用された時点でテストモードに移行する。

従って、メモリ専用テスト装備はメモリ製造会社毎に各社独自のテストＭＲＳを設定するように構築されている。しかし、メモリ専用テスト装備は直接アクセスな困難な内蔵型メモリまたはシステムメモリテスト環境のように論理回路を通じてメモリをアクセスする場合にはシステムの応用分野を具現するに困難であるので、内蔵型メモリのテストＭＲＳをコントロールすることは事実上不可能である。

さらに、システムが起動され、オペレーティングシステムがローディングされ、正常に動作しているシステム環境では、メモリがテストＭＲＳに移行することができない。

本発明の目的はこのような従来の問題点を解決するためにシステムのメモリインターフェース部のレジスタをテストモード移行シークエンスプログラムが可能であるように構成することでメモリテスト環境の自由度を向上させることができるテストモード設定方法を提供することにある。

本発明の他の目的は、互いに異なるテストモード移行シークエンスを有する多様なメモリに適応的にテストモード移行が可能なメモリインターフェーシング方法及び装置を提供することにある。

本発明のさらに他の目的は前記目的を実施するのに適合したメモリモジュール用ハブ、メモリモジュール及びメモリ実装システムを提供することにある。

本発明のさらに他の目的はシステムの動作条件に関係なく自由にテストモード移行設定可能な方法及び装置を提供することにある。

前記目的を達成するための本発明のメモリチップのテストモードインターフェース方法はテストしようとする内蔵メモリに対応するテストモード移行シークエンスデータをメモリテストレジスタにプログラムし、システムの正常動作状態でテストモード設定コマンドの入力有無をチェックする。続いて、テストモード設定コマンドの入力がチェックされるとメモリテストレジスタにプログラムされたテストモード移行シークエンスデータをアクセスして内蔵メモリをテストモードに設定させる。

本発明の内蔵メモリは広い意味でＳＯＣチップ内に内蔵される内蔵型メモリ、ＦＢＤＩＭＭのように外部とパケット方式でデータをやり取りするメモリモジュール内のメモリ、マザーボードのようにシステムボードに実装されたメモリのように、外部から論理回路を介してアクセスされる全てのメモリを称することとして定義する。一般的な狭い意味での内蔵メモリはＳＯＣチップ内に内蔵される内蔵型メモリを称する。また、システムの正常動作状態はシステムの初期起動動作が実施されオペレーティングシステムがローディングされた以後の動作状態として定義する。

テストモード移行シークエンスデータは、テストモード移行シークエンス回数を示すシークエンスイネーブルデータと、シークエンス回数と同一のテストモード移行コマンドデータを含む。シークエンスイネーブルデータはテストモード移行シークエンスの回数をカウントするための連続的な有効ビットのセットで構成することが望ましい。有効ビットそれぞれはテストモード移行コマンドデータそれぞれと１：１で対応する。

本発明ではテストモード設定段階においてイネーブルデータのうちいずれか一つのビット（例えば、ＬＳＢ）をアクセスしアクセスされたビットが有効な値であるかを判断する。そして、有効なビットに応答して対応するテストモード移行コマンドデータをアクセスしアクセスされたコマンドデータに応答して内蔵メモリにテストモード設定信号を提供する。アクセスされたビットが無効な値を示すまで有効なビットの数分だけ前記段階を反復して、テストモード移行シークエンスを全部達成すると、内蔵メモリはテストモードに設定される。

本発明でメモリテストレジスタはプログラムのためにリードライトが可能なレジスタで構成される。特に、システムＰＣＩ（Peripheral component interconnection）コンフィギュレーションレジスタ、ＦＢＤＩＭＭ（Fully Buffered Dual Line Memory Module）モジュールのＡＭＢ（Advanced Memory Buffer）チップ内のコンフィギュレーションレジスタなどの一部空間をテストモード用で割り当てて構成することが望ましい。本明細書でシークエンスイネーブルデータが格納されるレジスタの空間をテストモード移行シークエンス設定レジスタ（ＴＭＥＳＳＲ：Test Mode Enter Sequence Set Register）と称し、テストモード移行コマンドデータが格納されるレジスタの空間をテストモード移行シークエンスデータレジスタと称する。

本発明の装置はテストしようとする内蔵メモリに対応するテストモード移行シークエンスデータがプログラムされるメモリテストレジスタと、システムの正常動作状態でテストモード設定コマンドの入力有無をチェックし、前記テストモード設定コマンドの入力がされると前記メモリテストレジスタにプログラムされたテストモード移行シークエンスデータをアクセスして前記内蔵メモリをテストモードに設定させる制御部を具備することを特徴とする。ここで、制御部はＳＯＣチップセット、システムのメモリコントローラハブチップセットまたはＦＢＤＩＭＭのＡＭＢ（ＡＤＶＡＮＣＥＤ ＭＥＭＯＲＹ ＢＵＦＦＥＲ）に構成されることが望ましい。

以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。
<実施例１> システムボード環境

図２は本発明によるメインボードのブロック構成を示す。

図２を参照すると、メインボードシステム２００はシステムプロセッサ２１０、メモリチップ２２０及びグラフィックカード２３０を纏めて管理するメモリ制御ハブＭＣＨ（またはNorth Bridge）チップセット２４０と、ＰＣＩスロット２５０及びポート２６０を管轄する入出力制御ハブ（ＩＣＨ：Ｉ/Ｏ Control Hub）（またはSouth Bridge）チップ２７０と、この２つのチップ間に備えられたデータの伝送手段であるハブインターフェースバス２８０と、で構成されている。本発明ではＭＣＨ ＣＦＧレジスタ空間にメモリテストレジスタ空間を設定する。

図３は図２のメモリ制御ハブ２４０のブロック図である。メモリ制御ハブブロックで本発明の説明と関連ない部分は省略する。

図３を参照すると、メモリ制御ハブ２４０は制御部２４２、第１レジスタ２４４、第２レジスタ２４６、フラグレジスタ２４８、入出力部２４９を含む。

同期式メモリまたはメモリモジュールは入出力部２４９を通じてメモリ制御ハブ２４０の制御部２４２と連結される。制御部２４２は入出力部２４９を通じてメモリチップ２２０にコマンド信号ＣＭＤ、アドレス信号ＡＤＤＲ、データ信号ＤＡＴＡを提供する。また、メモリチップ２２０から読み出されたデータはデータ信号ＤＡＴＡで制御部２４２に提供される。即ち、データ信号ＤＡＴＡは読み出しデータ及び書き込みデータを全部含む。

第１レジスタ２４４はテストモード移行シークエンス設定ビットがプログラミングされるテストモード移行シークエンス設定レジスタＴＭＥＳＳＲである。第２レジスタ２４６はテストモードシークエンスデータがプログラミングされるテストモード移行シークエンスデータレジスタである。

図４は本発明の実施例による図３の第１及び第２レジスタの構成を説明するための図面である。

図４を参照すると、本発明の実施例のＴＭＥＳＳＲは全２４ビットの設定ビットＭＴＥ０〜ＭＴＥ２３で構成される。ＴＭＥＳＳＲは移行シークエンス回数の情報がプログラミングされる。例えば、移行シークエンスが全１０サイクルで構成されると設定ビットＭＴＥ０〜ＭＴＥ９までは全部１の値がプログラミングされ、残りの設定ビットは０の値でプログラミングされる。ここで、１は有効設定ビットを示し、０は無効設定ビットを示す。従って、２４ビットのＴＭＥＳＳＲレジスタにプログラミングされた設定ビット値は００３ＦＦｈ（００００ ００００ ００００ ００１１ １１１１ １１１１）を有するようになる。

ＴＭＥＳＤＲは２４ビットのデータを格納するための２４個のレジスタＤＲ０〜ＤＲ２３で構成される。２４個のレジスタＤＲ０〜ＤＲ２３はそれぞれ２４ビットの設定ビットＭＴＥ０〜ＭＴＥ２３に対応される。即ち、ＭＴＥ０はＤＲ０に対応し、ＭＴＥ２３はＤＲ２３に対応される。

従って、設定ビットＭＴＥｉの値が１の有効な値に対応するＤＲｉにテストモード移行シークエンスデータがプログラミングされる。図４の実施例においては１の値を有するＭＴＥ０〜ＭＴＥ９設定ビットに対応するＤＲ０〜ＤＲ９レジスタに示した有効なデータが格納される。

各ＤＲｉレジスタに格納される２４ビットデータはＣＫＥ、ＣＳ、ＲＡＳ、ＣＡＳ，ＷＥなどのメモリコマンド情報ＭＴＡ２３〜ＭＴＡ１９と、Ａ１５〜Ａ０、ＢＡ２〜ＢＡ０のメモリアドレス情報ＭＴＡ１８〜ＭＴＡ０を含む。本発明の実施例においては２４ビットを例示しているが２４ビットで限定されなく変形可能である。即ち、ＤＱまたはＤＱＳを追加して用いることができる。従って、各メモリ製造会社のテストモード移行シークエンスによってテストオペレーターが制御部２４２を通じて第１レジスタ２４４及び第２レジスタ２４６をプログラミングすることができる。

図５及び図６は図４の実施例によってレジスタにプログラミングされたテストモード移行シークエンスデータに対応するタイミング図を示す。

図５を参照すると、ＭＴＥ０、ＭＴＥ２、ＭＴＥ５、ＭＴＥ８に対応するＤＲ０、ＤＲ２、ＤＲ５、ＤＲ８のＭＴＡ［２２：１９］にデータ０が格納され、ＭＴＥ４に対応するＤＲ４のＭＴＡ［２３］にデータ０が格納される。

図６を参照すると、第１レジスタ２４４のＭＴＥ０〜ＭＴＥ９に対応してＤＲ０〜ＤＲ９まで順次にデータがリードされるので、クロック信号ＣＫ＋、ＣＫ−に同期され、ＭＲＳ、ＮＯＰ、ＭＲＳ、ＮＯＰ、ＣＫＥ、ＭＲＳ、ＮＯＰ、ＮＯＰ、ＭＲＳ、ＮＯＰ順でコマンドシークエンスがメモリチップ２２０に適用され、４回のＭＲＳコマンドに対応して４回のＭＲＳアドレスデータがメモリチップ２２０に供給される。即ち、３回のダミーテストＭＲＳと１回の正常的なテストＭＲＳがシークエンス的に実行される。４番目テストＭＲＳによってメモリチップ２２０はテストモードに移行するようになる。前記３回のダミーテストは動作エラーに起因してテストモード移行されることを防止するためのもので製造会社毎に異なる。また、２つのダミーテストＭＲＳ後に正常なテストＭＲＳを連続して実施することもできる。

従って、このように本発明ではテストしようとするメモリのテストモード移行シークエンスを第１及び第２レジスタにプログラミングすることができる。

本発明ではメモリチップのテストモード移行をシステムの起動過程だけではなく、オペレーティングシステムがローディングされた後にも自由にテストモード移行可能であるようにするために図３のフラグレジスタ２４８をさらに具備する。即ち、フラグレジスタ２４８の値が０であると起動動作時にテストモード移行可能となり、１であると起動動作時を除いてテストモード移行可能となる。

図７及び図８は本発明によるテストモード設定動作を説明するための流れ図である。

図面を参照すると、システムプロセッサ２１０は電源が投入されると、ＲＯＭ、ＢＩＯＳを実施してシステムを初期化させる（Ｓ６０２）。即ち、システムプロセッサ２１０はＲＯＭ、ＢＩＯＳを実施してＰＯＳＴ（Power On Self Test）を実行する。ＰＯＳＴは普通ＣＰＵテスト、ＲＯＭ ＢＩＯＳチェックサム（check sum）テスト、ＤＭＡコントローラテスト、インタラプトコントローラテスト、タイマーテスト、主記憶装置の大きさチェック、インタラプトベクトルテーブル初期化、ビデオテスト、メモリテスト、コプロセッサチェック、そして各種ポートとディスクコントローラ、キーボードとマウスなどを点検する。

前記ＣＭＯＳ ＢＩＯＳにプログラムされているメモリテストレジスタの値を、起動の際に前記メモリテストレジスタに記入する。前記記入と共にＭＴＥ０を判読し、ＭＴＥ０が０であるとメモリテストモード設定をせず、ＭＴＥ０が１であるとＤＲ０をメモリに送りメモリテストモードを設定する。

ＰＯＳＴ過程が完了したら、オペレーティングシステムをローディングする過程を実行する（Ｓ６０４）。即ち、ハードディスク上に格納されたオペレーティングシステムをメモリ上に常駐させて実行させると、全ての起動作業が終わり利用者がコンピュータを使うことができる状態になる。フラグレジスタ２４８の値をチェックし（Ｓ６０６）、０である場合はテスト動作モードではないので正常な動作待機モードを実施する（Ｓ６０８）。正常な動作待機モードでテストオペレーターがメモリテストを所望する場合は、メモリテストレジスタ２４４、２４６、２４８をプログラミングする（Ｓ６１０）。即ち、テストしようとするメモリのテストモード移行シークエンスデータがシステムに提供され、ＰＣＩ ＣＦＧレジスタ空間に割り当てられたＴＭＥＳＳＲ２４４、ＴＭＥＳＤＲ２４６にデータが格納され、テスト移行シークエンスがプログラミングされる。メモリテストレジスタのプログラミング動作に連動してフラグレジスタ２４８の値が１にセッティングされる。

段階Ｓ６０６でフラグレジスタ２４８の値が１である場合、メモリテストモードを設定する（Ｓ６１２）。

図８を参照して段階Ｓ６１２のテストモード設定段階の望ましい一例を具体的に説明する。

図８を参照すると、制御部はフラグレジスタの値が１である場合、メモリにＡＢＰコマンドを供給し、メモリの全てのセルをプリチャージさせる（Ｓ７０２）。続いて、ＴＭＥＳＳＲ２４４のＬＳＢビットであるＭＴＥ０の値をアクセスしてその値が０であるかをチェックする（Ｓ７０４）。

アクセスされたＭＴＥ０の値が０である場合、レジスタにメモリテストプログラムされていない状態であるか、あるいはエラーであると認識して、ノードＡは図７の段階Ｓ６１８を経てテスト動作モードから抜け出す。段階Ｓ７０４でアクセスされたＭＴＥ０の値が１である場合、ＴＭＥＳＤＲ２４６レジスタセットに対応するレジスタＤＲ０のデータをアクセスする（Ｓ７０６）。アクセスされたデータに対応するテストＭＲＳコマンドがメモリに適用される。

続いて、ＴＭＥＳＳＲ２４４のＭＴＥ１の値をアクセスしてその値が０であるかをチェックする（Ｓ７０８）。アクセスされたＭＴＥ１の値が０である場合、レジスタにメモリテストプログラムされていない状態であるか、あるいはエラーであると認識して、ノードＢを経て図７の段階Ｓ６１４を実施する。段階Ｓ６１４ではあらかじめ与えられたテスト動作を実施する。段階Ｓ６１６でテスト動作が終了されたかをチェックし、終了の際には段階Ｓ６１６を実施する。段階Ｓ７０８でアクセスされたＭＴＥ１の値が１である場合、ＴＭＥＳＤＲ２４６レジスタセットの対応するレジスタＤＲ１のデータをアクセスする（Ｓ７１０）。このような動作をＭＴＥｉに対して実施して（Ｓ７１２）、テストＭＲＳシークエンスを実施する（Ｓ７１４）。このようにループ動作によってＭＴＥ９まで循環された後、ＴＭＥＳＤＲ２４６のＤＲ０〜ＤＲ９にプログラミングされたテストモード移行シークエンスデータが順次アクセスされる。従って、図６に示されたテストＭＲＳコマンドシークエンスが生成されメモリに適用される。１０サイクルのテストＭＲＳコマンドシークエンスが適用されると、メモリは成功的にテストモードに移行されテストモードにセッティングされる。１０サイクルのうちいずれか一つのサイクルでもエラーが認識されると、テストモード移行は失敗で処理される。

従って、システム正常動作状態にオペレータがメモリテストレジスタをプログラミングすることでメモリをいつでも自由にテストすることができる。
<実施例２> パケット方式メモリモジュール

図９は本発明によるＦＢ−ＤＩＭＭモジュールの望ましい一実施例のブロック図を示す。

図９を参照すると、ハブ８１０はデータ送受信部８１２、第１インターフェース部８１４、第２インターフェース部８１６、及びデータ処理部８１８を含む。

データ送受信部８１２は第１受信端（ＳＲｘ）、第１送信端（ＳＴｘ）、第２受信端（ＮＲｘ）、第２送信端（ＮＴｘ）を含む。

モジュール８００−１の第１受信端ＳＲｘはメモリコントローラ８００から送信されたサウスバウンドパケットＳＢＰを受信するようにバス８０２に連結される。

第１受信端ＳＲｘを通じて受信されたサウスバウンドパケットＳＢＰは第１送信端ＳＴｘに送信される。第１送信端ＳＴｘは隣接モジュール８００−２の第１受信端ＳＲｘがＳＢＰを受信するようにバス８０４に連結される。

バス８０２とバス８０４は全部サウスバウンドパケットを伝送するための専用バス構造を有する。バス８０２とバス８０４はそれぞれ同一のサウスバウンドパケットを伝送するが、バス８０２とバス８０４は互いに独立しており、ポイントトゥポイント方式で連結される。

モジュール８００−１の第２受信端ＮＲｘは隣接モジュール８００−２から送信されたノースバウンドパケットＮＢＰを受信するようにバス８０８に連結される。第２受信端ＮＲｘを通じて受信されたノースバウンドパケットＮＢＰは第２送信端ＮＴｘに連結される。第２送信端ＮＴｘはメモリコントローラ８００にＮＢＰを送信するようにバス８０６に連結される。バス８０６、バス８０８は全部ノースバウンドパケットを伝送するための専用バス構造を有する。同様に、バス８０６、バス８０８はポイントトゥポイント方式で連結される。

第１インターフェース部８１４はＳＭバス８０９を通じてメモリコントローラ８００とシステム管理情報を送受信するために、フラグレジスタＲＧ１、テストモード移行シークエンス設定レジスタＴＭＥＳＳＲ（ＲＧ２）、テストモード移行シークエンスデータレジスタＴＭＥＳＤＲ（ＲＧ３）及び検出レジスタＲＧ４を含む。

第１インターフェース部８１４は図９に示されたようにＳＭバス８０９を通じてメモリコントローラ８００から提供されたテストモード設定信号をフラグレジスタＲＧ１に格納し、テストモード移行シークエンス数をレジスタＲＧ２に格納し、テストモード移行シークエンスデータをレジスタＲＧ３に格納する。

即ち、ＲＧ１には１ビットのテスト設定フラグ値が格納され、ＲＧ２には２４ビットのシークエンスイネーブルデータが格納され、ＲＧ３には２４個の２４ビットテストモード移行コマンドデータが格納される。

このようにメモリモジュールのＲＧ１、ＲＧ２、ＲＧ３がプログラミングされた状態で、データ処理部８１８が図７及び図８と同一の方法によりデータ処理部でテストモード設定シークエンスを実行して、メモリモジュール内部のメモリチップがテストモードに設定される。

従って、テストオペレーターが、メモリモジュールのメモリチップのテストモードシークエンスに適合するテストモードシークエンスを簡単にプログラミングすることができる。

前記のように本発明によると、ＢＩＳＴ回路などの所定のテスト機能を有する回路を具備したメモリモジュールまたはシステムに実装されたメモリは、メモリ製造会社に関係なく容易にテストモードに移行することができるので、テスト時間が短縮され、テストカバレージを向上させる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

ＪＥＤＥＣ（Joint Electron Device Engineering Council）の規定によるＳＤＲＡＭのＭＲＳのコード内容を示す表である。 本発明によるシステムのマザーボードを示すブロック図である。 図２のメモリコントローラハブの内部構成を示したブロック図である。 図３のメモリテストレジスタの構成を示した図面である。 図４に示したプログラムされたテストモード移行シークエンスの動作を説明するためのタイミング図である。 図４に示したプログラムされたテストモード移行シークエンスの動作を説明するためのタイミング図である。 本発明の望ましい実施例によるメモリのテストモード移行シークエンス動作を説明するためのフローチャートである。 本発明の望ましい実施例によるメモリのテストモード移行シークエンス動作を説明するためのフローチャートである。 本発明によるメモリシステムのハブの望ましい一実施例のブロック図を示す。

符号の説明

２１０ システムプロセッサ
２４０ メモリ制御ハブ
２４２ 制御部
２４４ 第１レジスタ
２４６ 第２レジスタ
２４８ フラグレジスタ
２４９ 入出力部
８１０ ハブ
８１２ データ送受信部
８１４ 第１インターフェース部
８１６ 第２インターフェース部
８１８ データ処理部

Claims (30)

1. テストしようとする内蔵メモリに対応するテストモード移行シークエンスデータをメモリテストレジスタにプログラミングする段階と、
   システムの正常動作状態でテストモード設定コマンドの入力有無をチェックする段階と、
   前記テストモード設定コマンドの入力がチェックされると前記メモリテストレジスタにプログラミングされたテストモード移行シークエンスデータをアクセスして前記内蔵メモリをテストモードに設定させる段階と、
   を具備することを特徴とする内蔵メモリのテストモードインターフェース方法。
2. 前記テストモード移行シークエンスデータは、
   前記テストモード移行シークエンスの数を示すシークエンスイネーブルデータと、
   前記シークエンス数と同一のテストモード移行コマンドデータと、を含むことを特徴とする請求項１に記載の内蔵メモリのテストモードインターフェース方法。
3. 前記シークエンスイネーブルデータは、
   前記テストモード移行シークエンスの数をカウントするための連続的な有効ビットのセットであることを特徴とする請求項２に記載の内蔵メモリのテストモードインターフェース方法。
4. 前記有効ビットそれぞれは、前記テストモード移行コマンドデータそれぞれと１：１で対応することを特徴とする請求項３に記載の内蔵メモリのテストモードインターフェース方法。
5. 前記テストモード設定段階は、
   前記イネーブルデータのうちいずれか一つのビットをアクセスする段階と、
   前記アクセスされたビットが有効である値であるかを判断する段階と、
   前記有効のビットに応答して対応するテストモード移行コマンドデータをアクセスする段階と、
   前記アクセスされたコマンドデータに応答して前記内蔵メモリにテストモード設定信号を提供する段階と、
   前記アクセスされたビットが無効の値で示されるまで有効なビットの数分だけ前記段階を繰り返す段階と、を具備することを特徴とする請求項４に記載の内蔵メモリのテストモードインターフェース方法。
6. 前記テストモード移行コマンドデータはテストモードレジスタセットコマンド情報とアドレス情報を含むことを特徴とする請求項２に記載の内蔵メモリのテストモードインターフェース方法。
7. 前記メモリテストレジスタは、システムのＰＣＩ（peripheral component interconnection）コンフィギュレーションレジスタであることを特徴とする請求項１に記載の内蔵メモリのテストモードインターフェース方法。
8. 前記メモリテストレジスタは、ＦＢＤＩＭＭ（Fully Buffered Dual Line Memory Module）モジュールのＡＭＢ（Advanced Memory Buffer）チップ内のコンフィギュレーションレジスタであることを特徴とする請求項１に記載の内蔵メモリのテストモードインターフェース方法。
9. テストしようとする内蔵メモリに対応するテストモード移行シークエンスデータがプログラミングされるメモリテストレジスタと、
   システムの正常動作状態でテストモード設定コマンドの入力有無をチェックし、前記テストモード設定コマンドの入力がチェックされると前記メモリテストレジスタにプログラミングされたテストモード移行シークエンスデータをアクセスして前記内蔵メモリをテストモードに設定させる制御部と、
   を具備することを特徴とする内蔵メモリのテストモードインターフェース装置。
10. 前記テストモードインターフェース装置は、システムチップセットに構成され、前記メモリテストレジスタは前記チップセット内のＰＣＩ（Peripheral Component Interconnection）コンフィギュレーションレジスタであることを特徴とする請求項９に記載の内蔵メモリのテストモードインターフェース装置。
11. 前記テストモードインターフェース装置は、ＦＢＤＩＭ（Fully Buffered Dual Line Memory Module）モジュールのＡＭＢ（Advanced Memory Buffer）チップセットに構成され、前記メモリテストレジスタはＡＭＢチップセット内のコンフィギュレーションレジスタであることを特徴とする請求項９に記載の内蔵メモリのテストモードインターフェース方法。
12. 前記テストモードインターフェース装置は、ＳＯＣ（SYSTEM ON CHIP）チップセットに構成され、前記メモリテストレジスタはSOCチップセット内のコンフィギュレーションレジスタであることを特徴とする請求項９に記載の内蔵メモリのテストモードインターフェース方法。
13. 前記メモリテストレジスタにプログラミングされるテストモード移行シークエンスデータは、
    前記テストモード移行シークエンスの数を示すシークエンスイネーブルデータと、
    前記シークエンス数と同一のテストモード移行コマンドデータと、を含むことを特徴とする請求項９に記載の内蔵メモリのテストモードインターフェース装置。
14. 前記シークエンスイネーブルデータは、前記テストモード移行シークエンスの数をカウントするための連続的な有効ビットのセットであることを特徴とする請求項１３に記載の内蔵メモリのテストモードインターフェース装置。
15. 各々の前記有効ビットは、各々の前記テストモード移行コマンドデータと１：１で対応することを特徴とする請求項１４に記載の内蔵メモリのテストモードインターフェース装置。
16. 前記制御部は、前記テストモード設定コマンドの入力がチェックされると、
    前記イネーブルデータのうちいずれか一つのビットをアクセスする段階と、
    前記アクセスされたビットが有効な値であるかを判断する段階と、
    前記有効なビットに応答して対応するテストモード移行コマンドデータをアクセスする段階と、
    前記アクセスされたコマンドデータに応答して前記内蔵メモリにテストモード設定信号を提供する段階と、
    前記アクセスされたビットが無効な値で示されるまで有効なビットの数分だけ前記段階を反復する段階と、を含むことを特徴とする請求項１５に記載の内蔵メモリのテストモードインターフェース装置。
17. 前記テストモード移行コマンドデータは、テストモードレジスタセットコマンド情報とアドレス情報を含むことを特徴とする請求項１３に記載の内蔵メモリテストモードインターフェース装置。
18. テストモード移行シークエンス設定レジスタからいずれか一つの設定ビットをリードする段階と、
    前記リードされた設定ビットが有効な値であるかを判断する段階と、
    前記有効な設定ビットに応答してテストモード移行シークエンスデータレジスタから対応する移行シークエンスデータをリードする段階と、
    前記リードされた移行シークエンスデータに応答してメモリチップにテストモードセッティング信号を提供する段階と、
    前記リードされた設定ビットが無効の値を示す直前まで、有効の設定ビットの数分だけ前記段階を反復して移行シークエンスを実施する段階と、
    を具備したことを特徴とするメモリチップのテストモード移行シークエンスプログラマブルインターフェーシング方法。
19. 前記有効な設定ビットは、
    前記メモリチップのテストモード移行シークエンスの数に対応するビット数を有し、前記テストモード移行シークエンス設定レジスタに予めプログラミングされることを特徴とする請求項１８に記載のメモリ装置のテストモード移行シークエンスプログラマブルインターフェーシング方法。
20. 前記有効な設定ビットは、
    前記テストモード移行シークエンス設定レジスタの最下位ビットから最上位ビットまで順次にリードされることを特徴とする請求項１９に記載のメモリ装置のテストモード移行シークエンスプログラマブルインターフェーシング方法。
21. 前記移行シークエンスデータは、
    前記メモリチップのテストモード移行シークエンスのデータ列で前記テストモード移行シークエンスデータレジスタに予めプログラミングされることを特徴とする請求項１８に記載のメモリチップのテストモード移行シークエンスプログラマブルインターフェーシング方法。
22. 前記移行シークエンスデータは、
    前記メモリチップのモードレジスタセットコマンド情報とアドレス情報を含むことを特徴とする請求項１８に記載のメモリチップのテストモード移行シークエンスプログラマブルインターフェーシング方法。
23. 前記方法は、前記メモリチップのモードレジスタセットコマンド情報とアドレス情報を含むことを特徴とする請求項１８に記載のメモリチップのテストモード移行シークエンスプログラマブルインターフェーシング方法。
24. 少なくとも一つの設定ビットが格納されたテストモード移行シークエンス設定レジスタと、
    少なくとも一つの移行シークエンスデータが格納されたテストモード移行シークエンスデータレジスタと、
    前記テストモード移行シークエンス設定レジスタからいずれか一つの設定ビットをリードし、前記リードされた設定ビットが有効な値であるかを判断し、前記有効な設定ビットに応答してテストモード移行シークエンスデータレジスタから対応する移行シークエンスデータをリードし、前記リードされた移行シークエンスデータに応答してメモリチップテストモードセッティング信号を提供し、前記リードされた設定ビットが無効な値を示す直前までテストモード移行シークエンス設定レジスタの有効な設定ビットの数分だけ前記段階を反復してテストモード移行シークエンスを実施する制御部と、
    を具備することを特徴とするメモリチップのテストモード移行シークエンスプログラマブルインターフェーシング装置。
25. 前記有効な設定ビットは、
    前記メモリチップのテストモード移行シークエンスの数に対応するビット数を有し前記テストモード移行シークエンス設定レジスタに予めプログラミングされることを特徴とする請求項２４に記載のメモリ装置のテストモード移行シークエンスプログラマブルインターフェーシング装置。
26. 前記移行シークエンスデータは、
    前記メモリチップのテストモード移行シークエンスのデータ列で前記テストモード移行シークエンスデータレジスタに予めプログラミングされることを特徴とする請求項２４に記載のメモリチップのテストモード移行シークエンスプログラマブルインターフェーシング装置。
27. 前記移行シークエンスデータは、
    前記メモリチップのテストモード移行シークエンスのデータ列で前記テストモード移行シークエンスデータレジスタに予めプログラミングされることを特徴とする請求項２４に記載のメモリチップのテストモード移行シークエンスプログラマブルインターフェーシング装置。
28. 少なくとも一つの設定ビットが格納されたテストモード移行シークエンス設定レジスタと、
    少なくとも一つの移行シークエンスデータが格納されたテストモード移行シークエンスデータレジスタと、
    少なくとも一つ以上のメモリチップにテストモードセッティング信号を出力する出力部と、
    前記テストモード移行シークエンス設定レジスタからいずれか一つの設定ビットをリードし、前記リードされた設定ビットが有効な値であるかを判断し、前記有効な設定ビットに応答してテストモード移行シークエンスデータレジスタから対応する移行シークエンスデータをリードし、前記リードされた移行シークエンスデータに応答してメモリチップにテストモードセッティング信号を提供し、前記リードされた設定ビットが無効な値を示す直前まで、テストモード移行シークエンス設定レジスタの有効な設定ビットの数分だけ前記段階を反復してテストモード移行シークエンスを実施する制御部と、
    を含むことを特徴とするメモリモジュール用ハブ。
29. テストモードセッティング可能な複数のメモリチップと、
    少なくとも一つの設定ビットが格納されたテストモード移行シークエンス設定レジスタと、少なくとも一つの移行シークエンスデータが格納されたテストモード移行シークエンスデータレジスタと、前記複数のメモリチップにテストモードセッティング信号を出力する出力部と、前記テストモード移行シークエンス設定レジスタからいずれか一つの設定ビットをリードし、前記リードされた設定ビットが有効な値であるかを判断し、前記有効な設定ビットに応答してテストモード移行シークエンスデータレジスタから対応する移行シークエンスデータをリードし、前記リードされた移行シークエンスデータに応答して前記複数のメモリチップにテストモードセッティング信号を前記出力部を通じて提供し、前記リードされた設定ビットが無効な値を示す直前までテストモード移行シークエンス設定レジスタの有効な設定ビットの数分だけ前記段階を反復してテストモード移行シークエンスを実施する制御部と、を具備することを特徴とするメモリモジュール。
30. テストモードセッティング可能な少なくともいずれか一つ以上のメモリチップと、
    第１レジスタからいずれか一つの設定ビットをリードし、前記リードされた設定ビットが有効な値であるかを判断し、前記有効な設定ビットに応答して第２レジスタから対応するテストモード移行シークエンスデータをリードし、前記リードされたテストモード移行シークエンスデータに応答して前記メモリチップにテストモードセッティング信号を提供し、前記リードされた設定ビットの無効値が示されるまで有効な設定ビットの数分だけ前記段階を反復してテストモード移行シークエンスを実施するメモリ制御部と、
    を具備することを特徴とするメモリ実装システム。

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