JPS63167499A - メモリ回路のテスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的］ （産業上の利用分野） 本発明は、ＲＯＭ等のメモリ回路のメモリ内容が正常に
記憶されているかを確認するメモリ回路のテスト装置に
関する。

〈従来の技術） 一般に、ＲＯＭの各アドレスと各アドレスに対応してア
クセスされるデータとが正確に対応付けられているかを
確認するテストでは、期待値が記憶されているＲＯＭと
の比較をすることにより行われる。

すなわち、アドレス値を発生ずるアドレス発生回路から
順次アドレス値を発生させ上記のテスト対象のＲＯＭと
期待値が記憶されたＲＯＭとに入力させる。

そして、これらＲＯＭからアクセスされるデータを順次
データ比較回路で比較する。

（発明が解決しようとする間紐点） しかしながらこのような方法でテストを行う場合に、仮
にアドレス発生回路に故障が生じ、このアドレス発生回
路からすべてのアドレス値が発生されないときには、こ
れらのＲＯＭからデータがアクセスされないアドレスが
生じる。

すなわち、テスト対象のＲＯＭと期待値が記憶されたＲ
ＯＭとは同一のアドレス値で同時にデータがアクセスさ
れるものであるため、」１記のようにデータがアクセス
されないアドレスがあった場合にはそれを無視し、それ
以外のアクセスされたデータがこれらＲＯＭ間で一致す
れば正常であると判定される。

このなめ、上記のようにデータがアクセスされないアド
レスのデータに誤りがあってもそれを検知できず良品と
判定することがある。

本発明はこのような問題点に対処してなされたもので、
メモリ回路に記憶されているメモリ内容が正常であるか
否かの判定を漏れなく正確に行うことができるメモリ回
路のテスト装置を提供することを１］的としている。

［発明の構成コ （間顧点を解決するための手段） すなわち本発明のメモリ回路のテスト装置は、テスト対
象のメモリ回路のメモリ期待値が記憶されている記憶手
段と、前記メモリ回路と前記記憶手段とに順次アドレス
値を送出するアドレス発生手段と、前記メモリ回路と前
記記憶手段とからアクセスされたデータを順次比較する
データ比軟手段とを備えたメモリ回路のテスト装置にお
いて、前記アドレス発生手段から出力されるアドレス値
を一時的に記憶する手段と、この一時的に記憶されたア
ドレス値が正常の値であるか否かを確認する手段とを具
備している。

（作　用） 本発明のメモリ回路のテスト装置では、アドレス発生手
段から出力されるアドレス値を一時的に記憶し、このア
ドレス値が正常の値であるか否かを確認しているので、
アドレス発生手段から出力されるアドレス値が正常であ
るか否かが判定されることになる。これにより、アドレ
ス発生手段の故障に起因するメモリ回路のメモリ内容の
判定漏れはなくなり、誤判定は皆無となる。

（実施例） 以下、本発明の実施例の詳細を図面に基づいて説明する
。

図は本発明の一実施例に係るテスト装置を示すブロック
図である。

図において、符号１はテスト対象である　１２８にバイ
ト×　８ビツトで構成された１ＭビットのＲＯＭであり
、また符号２はＲＯＭ１の期待値が記憶された上記と同
様の１２８にバイト×　８ビツトで構成された１Ｍビッ
トのＲＯＭである。

また、これらＲＯＭ１．２のアドレス信号入力側にはア
ドレス発生回路３が接続されていて、このアドレス発生
回路３から順次発生されるアドレス値がＲＯＭＩ、２に
入力される。

一方、ＲＯＭ１．２で順次アクセスされるデータはＲＯ
Ｍ比較回路４に入力され、これらＲＯＭ１．２間のデー
タの比較が行われる。

また、符号５はＲＡＭであり、このＲＡＭ５のアドレス
信号入力側にはアドレス発生回路３が接続されていて、
アドレス発生回路３から順次発生されるアドレス値がデ
ータ発生回路６から発生されるデータと対応付けて記憶
される。

データ発生口８６は上記データとして０°°を順次発生
し、この後ＲＡＭ５に記憶されているデータで０′°の
データを“１′′に書換える動作をアドレス先頭番地か
ら順次行い、またＲＡＭ比較回路７に対し期待値データ
として“１″を順次発生ずる。

ＲＡＭ比較回路７はデータ内容が書換えられたＲＡＭ５
のデータとデータ発生回路６から発生された期待値デー
タとを入力し、これらのデータの比較を行う。

このような構成を有するテス）・装置において、アドレ
ス発生回路３のアドレスの最上位Ａ１６が故障のため“
０′°に固定されているものとして以下その動作を説明
する。

まず、ＲＯＭ１．２間のデータ比較テスト前に、アドレ
ス発生回路３から発生されるアドレス値をＲＡＭ５にデ
ータ発生口ｌＲ１６から発生されるデータと対応付けら
れて記憶させる。ここで発生データは“０゛であるので
、ＲＡＭ５の下位６４にバイトまでのデータはすべて“
０”となり、上位６４にバイトのデータはランダムなら
のとなる。

この後、データ発生回路６によりＲＡＭ５に記憶されて
いるデータで“０”のデータを“１″に書換える動作が
アドレス先願番地から順次行われる。ここでデータが“
Ｏ”であるのは下位６４にバイトまでであるので、ＲＡ
Ｍ５の下位６４にバイトまでのデータはすべて“１′と
なり、上位６４にバイトのデータはランダムなままであ
る。

このようにデータ内容が書換えられたＲＡＭ　５のデー
タはデータ発生回路６から発生された期待値データとと
もにＲＡＭ比較回路７に順次入力され、これらのデータ
の比較が行われるが、この場合ＲＡＭ５から出力される
データの下位６４にバイトまでが正常でこれ以降は正常
と判定されないため、ＲＡＭ５は不良であると判定され
、アドレス発生回路３の故障が検知される。

したがってこの場合、アドレス発生回路３を修理あるい
は他のアドレス発生回路と交換し、これが上記と同様の
テストにより故障が検知されないとき、ＲＯＭ１．２間
のデータ比較テストを行う。

すなわち、アドレス発生回路３からアドレス値を順次発
生させ、これに応じてＲＯＭ１．２がら順次アクセスさ
れたデータ’ｌｒＲＯＭ比教回路４で順次比較する。

このように本実施例では、データ比較テスト前にアドレ
ス発生回路３の故障の検知を行っているため、テスト対
象のＲＯＭ１でデータがアクセスされないアドレスはな
くなり、このＲＯＭ　１の各アドレスと各アドレスに対
応してアクセスされるデータとが正確に対応付けられて
いるかの判定を漏れなく正確に行うことができ、誤判定
は皆無になる。

なお、上述した実施例によれば、アドレス発生回路３の
故障の検知はマーチングによるものであったが、本発明
はこれに限定されることなく、たとえばギヤロッピング
等の他の周知のアドレス系の不良検出法であってもよい
。

［発明の効果］ 以上説明したように本発明のメモリ回路のテスト装置よ
れば、アドレス発生手段の故障に検知しているので、こ
れに起因するメモリ回路のメモリ内容の判定漏れはなく
なり正確な判定がなされる。

【図面の簡単な説明】

図は本発明の一実施例に係るメモリ回路のテスト装置を
示すブロック図である。 １・・・・・・・・・テスト対象のＲＯＭ２・・・・・
・・・・期待値ＲＯＭ ３・・・・・・・・・アドレス発生回路４・・・・・・
・・・ＲＯＭ比較回路 ５・・・・・・・・・ＲＡＭ

Claims (1)

【特許請求の範囲】
1. （１）テスト対象のメモリ回路のメモリ期待値が記憶さ
   れている記憶手段と、前記メモリ回路と前記記憶手段と
   に順次アドレス値を送出するアドレス発生手段と、前記
   メモリ回路と前記記憶手段とからアクセスされたデータ
   を順次比較するデータ比較手段とを備えたメモリ回路の
   テスト装置において、 前記アドレス発生手段から出力されるアドレス値を一時
   的に記憶する手段と、この一時的に記憶されたアドレス
   値が正常の値であるか否かを確認する手段とを具備して
   いることを特徴とするメモリ回路のテスト装置。