JPH05198200A - 半導体メモリｉｃ - Google Patents
半導体メモリｉｃInfo
- Publication number
- JPH05198200A JPH05198200A JP4007178A JP717892A JPH05198200A JP H05198200 A JPH05198200 A JP H05198200A JP 4007178 A JP4007178 A JP 4007178A JP 717892 A JP717892 A JP 717892A JP H05198200 A JPH05198200 A JP H05198200A
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- JP
- Japan
- Prior art keywords
- data
- correction circuit
- input
- memory
- normal
- Prior art date
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- Withdrawn
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Abstract
(57)【要約】
【目的】内蔵する訂正回路のテストする時間が短縮で
き、消去不可能なパッケージ内に組立てた後も訂正回路
のテストができる。 【構成】訂正回路ＣとメモリセルＡ１，Ａ２との間にセ
レクタＳ１，Ｓ２とを有し、セレクタＳ１，Ｓ２によっ
て信号線Ｌ２，Ｌ４を介して入力するデータＤ１，Ｄ３
か、信号線Ｌ５，Ｌ６を介して入力するデータＤ５，Ｄ
６かのいずれかを選択できる構成し、テストモードで、
データＤ１，Ｄ３を入力する。
き、消去不可能なパッケージ内に組立てた後も訂正回路
のテストができる。 【構成】訂正回路ＣとメモリセルＡ１，Ａ２との間にセ
レクタＳ１，Ｓ２とを有し、セレクタＳ１，Ｓ２によっ
て信号線Ｌ２，Ｌ４を介して入力するデータＤ１，Ｄ３
か、信号線Ｌ５，Ｌ６を介して入力するデータＤ５，Ｄ
６かのいずれかを選択できる構成し、テストモードで、
データＤ１，Ｄ３を入力する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリＩＣに関
し、特にＰＲＯＭに内蔵する訂正回路のテストに関す
る。
し、特にＰＲＯＭに内蔵する訂正回路のテストに関す
る。
【０００２】
【従来の技術】従来のＰＲＯＭのテストは、図２に示す
ように、メモリセルＡ１，Ａ２と、データＤ１，Ｄ３を
メモリセルＡ１，Ａ２にそれぞれ書き込むための信号線
Ｌ１，Ｌ３と、それぞれ読み出すための信号線Ｌ５，Ｌ
６と、そのそれぞれ読出データＤ５，Ｄ６を入力する訂
正回路Ｃと、この訂正回路Ｃより訂正データＤ９を出力
する信号線Ｌ９とを有している。
ように、メモリセルＡ１，Ａ２と、データＤ１，Ｄ３を
メモリセルＡ１，Ａ２にそれぞれ書き込むための信号線
Ｌ１，Ｌ３と、それぞれ読み出すための信号線Ｌ５，Ｌ
６と、そのそれぞれ読出データＤ５，Ｄ６を入力する訂
正回路Ｃと、この訂正回路Ｃより訂正データＤ９を出力
する信号線Ｌ９とを有している。
【０００３】まず、訂正回路Ｃに関連するブロックの動
作について説明する。信号線Ｌ１を介してメモリセルＡ
１にデータＤ１を書き込み，データＤ１の検査ビットデ
ータＤ３を信号線Ｌ３を介してメモリセルＡ２に書き込
む。その後、信号線Ｌ５を介してメモリセルＡ１からデ
ータＤ５を読み出し、また同様に、信号線Ｌ６を介して
メモリセルＡ２からデータＤ６を読み出して、それぞれ
訂正回路Ｃに入力する。
作について説明する。信号線Ｌ１を介してメモリセルＡ
１にデータＤ１を書き込み，データＤ１の検査ビットデ
ータＤ３を信号線Ｌ３を介してメモリセルＡ２に書き込
む。その後、信号線Ｌ５を介してメモリセルＡ１からデ
ータＤ５を読み出し、また同様に、信号線Ｌ６を介して
メモリセルＡ２からデータＤ６を読み出して、それぞれ
訂正回路Ｃに入力する。
【０００４】訂正回路Ｃは、検査ビットデータＤ６によ
って、データＤ５が正常が否か検査し、正常でない場合
には訂正して信号線Ｌ９を介して訂正回路データＤ９を
出力する。
って、データＤ５が正常が否か検査し、正常でない場合
には訂正して信号線Ｌ９を介して訂正回路データＤ９を
出力する。
【０００５】この訂正回路のテスト手順を次に説明す
る。データＤ９を正常なデータと比較して検査を行い、
信号線Ｌ１には正常データと誤りデータを入力して検査
する。信号線Ｌ１に正常データＤ１Ｒを入力すると、訂
正回路データＤ９は正常データＤ１Ｒと同一である。入
力データＤ１に誤りデータＤ１Ｅを入力すると、訂正回
路データＤ９は正常データＤ１に訂正された訂正データ
になっている。従って、入力データＤ１と訂正回路デー
タＤ９を比較して訂正回路Ｃの機能テストができる。
る。データＤ９を正常なデータと比較して検査を行い、
信号線Ｌ１には正常データと誤りデータを入力して検査
する。信号線Ｌ１に正常データＤ１Ｒを入力すると、訂
正回路データＤ９は正常データＤ１Ｒと同一である。入
力データＤ１に誤りデータＤ１Ｅを入力すると、訂正回
路データＤ９は正常データＤ１に訂正された訂正データ
になっている。従って、入力データＤ１と訂正回路デー
タＤ９を比較して訂正回路Ｃの機能テストができる。
【０００６】このような訂正回路関連の動作テストは、
パッケージ内に組立てる前と、紫外線照射用の窓つきパ
ッケージ内に組立てた後の２度行われている。
パッケージ内に組立てる前と、紫外線照射用の窓つきパ
ッケージ内に組立てた後の２度行われている。
【０００７】
【発明が解決しようとする課題】この従来の半導体メモ
リＩＣは、訂正回路のテストを行なうには、データをメ
モリセルに書き込んで、読み出すという動作をしなくて
はならず時間が掛るという欠点があった。一たん、初期
設定を行っただけで、以後にはデータの書き換えが出来
ないパッケージ内に組立てるＰＲＯＭ（以後ワンタイム
ＰＲＯＭとする。）については、パッケージ内に組立て
た後は訂正回路のテストは行えなかった。
リＩＣは、訂正回路のテストを行なうには、データをメ
モリセルに書き込んで、読み出すという動作をしなくて
はならず時間が掛るという欠点があった。一たん、初期
設定を行っただけで、以後にはデータの書き換えが出来
ないパッケージ内に組立てるＰＲＯＭ（以後ワンタイム
ＰＲＯＭとする。）については、パッケージ内に組立て
た後は訂正回路のテストは行えなかった。
【０００８】
【課題を解決するための手段】本発明の半導体メモリＩ
Ｃは、正常ではないデータを正常に訂正する訂正回路
と、データの書込・読出のできるメモリを有し、前記訂
正回路のテストのできる半導体メモリＩＣにおいて、前
記訂正回路と前記メモリの間に、通常モード時には入力
信号として前記メモリからの読出データを入力し、テス
トモード時には前記メモリの書込信号を選択する選択ス
イッチを有して構成されている。
Ｃは、正常ではないデータを正常に訂正する訂正回路
と、データの書込・読出のできるメモリを有し、前記訂
正回路のテストのできる半導体メモリＩＣにおいて、前
記訂正回路と前記メモリの間に、通常モード時には入力
信号として前記メモリからの読出データを入力し、テス
トモード時には前記メモリの書込信号を選択する選択ス
イッチを有して構成されている。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。メモ
リセルＡ１，Ａ２と、データＤ１，ＤＤをメモリセルＡ
１，Ａ２にそれぞれ書き込むための信号線Ｌ１，Ｌ３
と、それぞれのメモリデータＤ５，Ｄ６を読み出すため
の信号線Ｌ５，Ｌ６と、信号線Ｌ５，Ｌ６からそれぞれ
分岐する信号線Ｌ２，Ｌ４と、データＤ１かＤ５および
データＤ３かＤ６をそれぞれ選択するセレクタＳ１，Ｓ
２と、それぞれのセレクタＳ１，Ｓ２から出力される信
号Ｄ７，Ｄ８を入力する訂正回路Ｃと、訂正回路Ｃから
訂正回路信号Ｄ９を出力する信号線Ｌ９とを有してい
る。
る。図１は本発明の一実施例のブロック図である。メモ
リセルＡ１，Ａ２と、データＤ１，ＤＤをメモリセルＡ
１，Ａ２にそれぞれ書き込むための信号線Ｌ１，Ｌ３
と、それぞれのメモリデータＤ５，Ｄ６を読み出すため
の信号線Ｌ５，Ｌ６と、信号線Ｌ５，Ｌ６からそれぞれ
分岐する信号線Ｌ２，Ｌ４と、データＤ１かＤ５および
データＤ３かＤ６をそれぞれ選択するセレクタＳ１，Ｓ
２と、それぞれのセレクタＳ１，Ｓ２から出力される信
号Ｄ７，Ｄ８を入力する訂正回路Ｃと、訂正回路Ｃから
訂正回路信号Ｄ９を出力する信号線Ｌ９とを有してい
る。
【００１０】次に訂正回路のテスト手順を以下に説明す
る。信号線Ｌ２を介してデータＤ１をセレクタＳ１に入
力する。また信号線Ｌ４を介してデータＤ１の検査ビッ
トデータＤ３をセレクタＳ２に入力する。
る。信号線Ｌ２を介してデータＤ１をセレクタＳ１に入
力する。また信号線Ｌ４を介してデータＤ１の検査ビッ
トデータＤ３をセレクタＳ２に入力する。
【００１１】それぞれ、セレクタＳ１，Ｓ２では、テス
トモード時は入力データＤ１，Ｄ３を選択する様に設定
しておき、それぞれ、データはセレクタＳ１から出力さ
れるデータＤ７，セレクタＳ２から出力されるデータＤ
８訂正回路Ｃに入力される。
トモード時は入力データＤ１，Ｄ３を選択する様に設定
しておき、それぞれ、データはセレクタＳ１から出力さ
れるデータＤ７，セレクタＳ２から出力されるデータＤ
８訂正回路Ｃに入力される。
【００１２】この訂正回路Ｃにおいて入力データＤ１と
同じデータＤ７が正常か否か判断を検査ビットデータＤ
３と同じＤ８により行い、正常でない場合は、この検査
ビットデータにより訂正を行い、訂正回路データＤ９に
訂正されたデータが出力される。この訂正回路データＤ
９と正常な入力データＤ１Ｒとを比較して検査を行い、
信号線Ｌ１には正常データＤ１Ｒと誤りデータＤ１Ｅを
入力して正常データＤ１Ｒと比較検査する。
同じデータＤ７が正常か否か判断を検査ビットデータＤ
３と同じＤ８により行い、正常でない場合は、この検査
ビットデータにより訂正を行い、訂正回路データＤ９に
訂正されたデータが出力される。この訂正回路データＤ
９と正常な入力データＤ１Ｒとを比較して検査を行い、
信号線Ｌ１には正常データＤ１Ｒと誤りデータＤ１Ｅを
入力して正常データＤ１Ｒと比較検査する。
【００１３】信号線Ｌ１に正常データＤ１Ｒを入力した
場合、訂正回路データＤ９は正常データがには訂正され
ずに出力されていることを検査する。また、信号線Ｌ１
に誤りデータＤ１Ｅを入力した場合も同様に２つのデー
タを比較し、信号線Ｌ９に訂正された正常データＤ１Ｒ
が出力されていることを検査する。
場合、訂正回路データＤ９は正常データがには訂正され
ずに出力されていることを検査する。また、信号線Ｌ１
に誤りデータＤ１Ｅを入力した場合も同様に２つのデー
タを比較し、信号線Ｌ９に訂正された正常データＤ１Ｒ
が出力されていることを検査する。
【００１４】以上の様に、ＵＶＥＰＲＯＭの他にＥＥＰ
ＲＯＭ，ＲＡＭのテスト回路においても同様にできる。
ＲＯＭ，ＲＡＭのテスト回路においても同様にできる。
【００１５】
【発明の効果】以上説明したように本発明は、訂正回路
とメモリ回路の間にセレクタを挿入して、訂正回路のテ
ストモード時に入力データを直接選択して訂正回路に入
力して、データのメモリセル書込・読出が不要となるの
で、テスト時間を短縮できるという効果を有する。
とメモリ回路の間にセレクタを挿入して、訂正回路のテ
ストモード時に入力データを直接選択して訂正回路に入
力して、データのメモリセル書込・読出が不要となるの
で、テスト時間を短縮できるという効果を有する。
【００１６】また、ワンタイムＰＲＯＭ等において、パ
ッケージ内に組立てた後も訂正回路のテストが行なえる
という効果を有する。
ッケージ内に組立てた後も訂正回路のテストが行なえる
という効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】従来例の半導体メモリＩＣの一例のブロック図
である。
である。
Ａ１ データメモリセル Ａ２ ビットデータメモリセル Ｃ 訂正回路 Ｓ１，Ｓ２ セレクタ Ｌ１〜Ｌ９ 信号線 Ｄ１ 入力データ Ｄ３ 検査ビットデータ Ｄ５ メモリデータ Ｄ６ 検査ビットメモリ
Claims (1)
- 【請求項１】 正常ではないデータを正常に訂正する訂
正回路と、データの書込・読出のできるメモリを有し、
前記訂正回路のテストのできる半導体メモリＩＣにおい
て、前記訂正回路と前記メモリの間に、通常モード時に
は入力信号として前記メモリからの読出データを入力
し、テストモード時には前記メモリの書込信号を選択す
る選択スイッチを有するとを特徴とする半導体メモリＩ
Ｃ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007178A JPH05198200A (ja) | 1992-01-20 | 1992-01-20 | 半導体メモリｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007178A JPH05198200A (ja) | 1992-01-20 | 1992-01-20 | 半導体メモリｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198200A true JPH05198200A (ja) | 1993-08-06 |
Family
ID=11658825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4007178A Withdrawn JPH05198200A (ja) | 1992-01-20 | 1992-01-20 | 半導体メモリｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198200A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7281180B2 (en) | 2004-07-02 | 2007-10-09 | Spansion Llc | Memory system and test method therefor |
| US8078949B2 (en) | 2007-10-04 | 2011-12-13 | Panasonic Corporation | Semiconductor memory device |
-
1992
- 1992-01-20 JP JP4007178A patent/JPH05198200A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7281180B2 (en) | 2004-07-02 | 2007-10-09 | Spansion Llc | Memory system and test method therefor |
| US8078949B2 (en) | 2007-10-04 | 2011-12-13 | Panasonic Corporation | Semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |