JP3251109B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にメモリ読み出し時の誤り検出訂正回路に関す
る。
し、特にメモリ読み出し時の誤り検出訂正回路に関す
る。
【０００２】
【従来の技術】従来の半導体集積回路装置では、不良チ
ップ救済のため、メモリ読み出し時に出力の誤りを訂正
し、正しいデータを出力していた。図７に示すように、
電流検出型センスアンプ４３により、メモリセル４１の
データが読みだされ、誤り検出訂正回路４４にて、チェ
ック・ビット４２のデータによりデータの誤りを検出，
訂正して、出力回路４５に正しいデータを出力してい
た。
ップ救済のため、メモリ読み出し時に出力の誤りを訂正
し、正しいデータを出力していた。図７に示すように、
電流検出型センスアンプ４３により、メモリセル４１の
データが読みだされ、誤り検出訂正回路４４にて、チェ
ック・ビット４２のデータによりデータの誤りを検出，
訂正して、出力回路４５に正しいデータを出力してい
た。
【０００３】
【発明が解決しようとする課題】前述した従来の半導体
集積回路装置では、全アドレス空間に出力の誤りを訂正
する為のチェック・ビット４２を持っており、チップ面
積は８ビット出力で約１．５倍、１６ビット出力で約
１．３倍とチップ面積を増加させ、効率の良い救済がで
きないという問題点があった。
集積回路装置では、全アドレス空間に出力の誤りを訂正
する為のチェック・ビット４２を持っており、チップ面
積は８ビット出力で約１．５倍、１６ビット出力で約
１．３倍とチップ面積を増加させ、効率の良い救済がで
きないという問題点があった。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
装置の構成は、あらかじめ不良アドレスを記憶しておく
ヒューズと、このヒューズの記憶値と外部からの入力ア
ドレスとの一致を検出する不良アドレス一致検出回路
と、ヒューズにて形成されたチェック・ビットと、各ビ
ッｔに対応する複数の第１のトランジスタおよび各ビッ
トに対応する複数の第２のトランジスタと、前記不良ア
ドレス一致検出回路から延在して前記複数の第１のトラ
ンジスタのゲートを全て接続する１本の第１配線ライン
と、前記不良アドレス一致検出回路から延在して前記複
数の第２のトランジスタのゲートを全て接続する１本の
第２配線ラインとを具備し、前記外部からの入力アドレ
スが前記不良アドレス一致検出回路で一致した場合には
前記不良アドレス一致回路から前記第１配線ラインを通
って送られる制御信号により前記複数の第１のトランジ
スタを一括してオン状態にし且つ前記第２配線ラインを
通って送られる制御信号により前記複数の第２のトラン
ジスタを一括してオフ状態にすることより前記誤り検出
訂正回路でデータを訂正して出力し、外部からの入力ア
ドレスが前記不良アドレス一致検出回路で一致しない場
合には前記不良アドレス一致回路から前記第１配線ライ
ンを通って送られる制御信号により前記複数の第１のト
ランジスタを一括してオフ状態にし且つ前記第２配線ラ
インを通って送られる制御信号により前記複数の第２の
トランジスタを一括してオン状態にすることより前記誤
り検出訂正回路を介さず直接データを出力することを特
徴とする。
装置の構成は、あらかじめ不良アドレスを記憶しておく
ヒューズと、このヒューズの記憶値と外部からの入力ア
ドレスとの一致を検出する不良アドレス一致検出回路
と、ヒューズにて形成されたチェック・ビットと、各ビ
ッｔに対応する複数の第１のトランジスタおよび各ビッ
トに対応する複数の第２のトランジスタと、前記不良ア
ドレス一致検出回路から延在して前記複数の第１のトラ
ンジスタのゲートを全て接続する１本の第１配線ライン
と、前記不良アドレス一致検出回路から延在して前記複
数の第２のトランジスタのゲートを全て接続する１本の
第２配線ラインとを具備し、前記外部からの入力アドレ
スが前記不良アドレス一致検出回路で一致した場合には
前記不良アドレス一致回路から前記第１配線ラインを通
って送られる制御信号により前記複数の第１のトランジ
スタを一括してオン状態にし且つ前記第２配線ラインを
通って送られる制御信号により前記複数の第２のトラン
ジスタを一括してオフ状態にすることより前記誤り検出
訂正回路でデータを訂正して出力し、外部からの入力ア
ドレスが前記不良アドレス一致検出回路で一致しない場
合には前記不良アドレス一致回路から前記第１配線ライ
ンを通って送られる制御信号により前記複数の第１のト
ランジスタを一括してオフ状態にし且つ前記第２配線ラ
インを通って送られる制御信号により前記複数の第２の
トランジスタを一括してオン状態にすることより前記誤
り検出訂正回路を介さず直接データを出力することを特
徴とする。
【０００５】
【実施例】図１は本発明の第１の実施例の半導体集積回
路装置を示すブロック図である。図２は図１内の不良ア
ドレス一致検出回路の回路図、図３は図１内のチェック
・ビットの回路図である。
路装置を示すブロック図である。図２は図１内の不良ア
ドレス一致検出回路の回路図、図３は図１内のチェック
・ビットの回路図である。
【０００６】図１において、第１の実施例は、不良アド
レス一致検出回路とＮ型トランジスタ８とを備えている
点が従来と主に異なる。
レス一致検出回路とＮ型トランジスタ８とを備えている
点が従来と主に異なる。
【０００７】不良アドレス一致検出回路１にて、あらか
じめヒューズにて記憶しておいた不良アドレスと外部か
ら入力されたアドレスＡｘａ〜Ａｘｎとの一致を検出す
ると、ワード線ＷＤ１がアクティブになる。チェック・
ビット２はあらかじめ不良アドレスの出力ビットの誤り
を検出，訂正するための値をヒューズにて記憶してお
り、ワード線ＷＤ１により選択される。
じめヒューズにて記憶しておいた不良アドレスと外部か
ら入力されたアドレスＡｘａ〜Ａｘｎとの一致を検出す
ると、ワード線ＷＤ１がアクティブになる。チェック・
ビット２はあらかじめ不良アドレスの出力ビットの誤り
を検出，訂正するための値をヒューズにて記憶してお
り、ワード線ＷＤ１により選択される。
【０００８】電流検出型センスアンプ４により、メモリ
セル３とチェック・ビット２とのデータが読み出され、
誤り検出訂正回路５にて出力ビットの誤りを検出して訂
正が行われ、正しいデータが出力回路６に送られる。
セル３とチェック・ビット２とのデータが読み出され、
誤り検出訂正回路５にて出力ビットの誤りを検出して訂
正が行われ、正しいデータが出力回路６に送られる。
【０００９】図２において、図１の不良アドレス一致検
出回路１は、不良アドレスをヒューズ９ａにて記憶して
おき、これが外部からの入力アドレスＡｘａ〜Ａｘｎと
一致した場合、そのアドレスのチェック・ビット２を選
択するワード線ＷＤ１を駆動するための回路である。ア
ドレスＡｘａ〜Ａｘｎは、外部からの入力アドレスで、
ワード線ＷＤ１は不良アドレスのチェック・ビットを選
択するためのワード線である。
出回路１は、不良アドレスをヒューズ９ａにて記憶して
おき、これが外部からの入力アドレスＡｘａ〜Ａｘｎと
一致した場合、そのアドレスのチェック・ビット２を選
択するワード線ＷＤ１を駆動するための回路である。ア
ドレスＡｘａ〜Ａｘｎは、外部からの入力アドレスで、
ワード線ＷＤ１は不良アドレスのチェック・ビットを選
択するためのワード線である。
【００１０】例えば、不良アドレスがＨＩＧＨ（以下
“Ｈ”と略す）の場合、ヒューズ９ａはトリマ等により
切断され、Ｐ型トランジスタ１０ａのゲートはＧＮＤに
接続されているため、Ｐ型トランジスタ１０ａはオン
し、端子１３ａのレベルは“Ｈ”となる。
“Ｈ”と略す）の場合、ヒューズ９ａはトリマ等により
切断され、Ｐ型トランジスタ１０ａのゲートはＧＮＤに
接続されているため、Ｐ型トランジスタ１０ａはオン
し、端子１３ａのレベルは“Ｈ”となる。
【００１１】逆に、不良アドレスがＬＯＷ（以下“Ｌ”
と略す）の場合はヒューズ９ａは切断されず、端子１３
ａはＧＮＤに接続されたままで、端子１３ａのレベルは
“Ｌ”となる。
と略す）の場合はヒューズ９ａは切断されず、端子１３
ａはＧＮＤに接続されたままで、端子１３ａのレベルは
“Ｌ”となる。
【００１２】インバータ（以下ＩＮＶと略す）１２ａと
Ｐ型トランジスタ１１ａとは、端子１３ａのレベルを保
持するための回路である。例えば、端子１３ａのレベル
が“Ｈ”の時は、Ｐ型トランジスタ１１ａのゲートはＩ
ＮＶ１２ａにより反転し“Ｌ”となるため、Ｐ型トラン
ジスタ１１ａはオンし、端子１３ａのレベルを“Ｈ”に
保つ。
Ｐ型トランジスタ１１ａとは、端子１３ａのレベルを保
持するための回路である。例えば、端子１３ａのレベル
が“Ｈ”の時は、Ｐ型トランジスタ１１ａのゲートはＩ
ＮＶ１２ａにより反転し“Ｌ”となるため、Ｐ型トラン
ジスタ１１ａはオンし、端子１３ａのレベルを“Ｈ”に
保つ。
【００１３】逆に、端子１３ａのレベルが“Ｌ”の時は
Ｐ型トランジスタ１１ａのゲートには、ＩＮＶ１２ａに
より反転した“Ｈ”が入り、Ｐ型トランジスタ１１ａは
オフし、端子１３ａのレベルを“Ｌ”に保つ。
Ｐ型トランジスタ１１ａのゲートには、ＩＮＶ１２ａに
より反転した“Ｈ”が入り、Ｐ型トランジスタ１１ａは
オフし、端子１３ａのレベルを“Ｌ”に保つ。
【００１４】エクスクルーシブオア（以下ＥＯＲと略
す）１４ａ，１４ｂ，〜，１４ｎは、外部入力アドレス
Ａｘａ〜Ａｘｎの信号とヒューズ９ａにて記憶された不
良アドレスとの比較を行うためのものである。また、各
ＥＯＲには、ＥＯＲ１４ａと同様に、不良アドレスを記
憶，保持するためのヒューズ，Ｐ型トランジスタ２個，
ＩＮＶにて構成される回路がそれぞれ接続されるが、図
示を省略している。
す）１４ａ，１４ｂ，〜，１４ｎは、外部入力アドレス
Ａｘａ〜Ａｘｎの信号とヒューズ９ａにて記憶された不
良アドレスとの比較を行うためのものである。また、各
ＥＯＲには、ＥＯＲ１４ａと同様に、不良アドレスを記
憶，保持するためのヒューズ，Ｐ型トランジスタ２個，
ＩＮＶにて構成される回路がそれぞれ接続されるが、図
示を省略している。
【００１５】例えば、ヒューズ９ａが切断されている
と、端子１３ａのレベルは“Ｈ”であるのでＥＯＲ１４
ａの片方のゲートには、ＩＮＶ１２ａによって反転され
た“Ｌ”が入力され、Ａｘａが“Ｌ”の場合、ＥＯＲ１
４ａのもう一方のゲートにも“Ｌ”が入力されるため、
ＥＯＲ１４ａから“Ｌ”が出力される。
と、端子１３ａのレベルは“Ｈ”であるのでＥＯＲ１４
ａの片方のゲートには、ＩＮＶ１２ａによって反転され
た“Ｌ”が入力され、Ａｘａが“Ｌ”の場合、ＥＯＲ１
４ａのもう一方のゲートにも“Ｌ”が入力されるため、
ＥＯＲ１４ａから“Ｌ”が出力される。
【００１６】逆に、Ａｘａが“Ｈ”であれば、ＥＯＲ１
４ａのゲートには“Ｈ”が入力され、ＥＯＲ１４ａから
“Ｈ”が出力される。つまり、記憶しているアドレスの
値と入力アドレスの値とが一致しない場合は、ＥＯＲ１
４ａは“Ｌ”を出力し、一致した場合は“Ｈ”を出力す
る。
４ａのゲートには“Ｈ”が入力され、ＥＯＲ１４ａから
“Ｈ”が出力される。つまり、記憶しているアドレスの
値と入力アドレスの値とが一致しない場合は、ＥＯＲ１
４ａは“Ｌ”を出力し、一致した場合は“Ｈ”を出力す
る。
【００１７】ナンドゲート（以下ＮＡＮＤと略す）１５
には、不良アドレスと外部入力アドレスＡｘａ〜Ａｘｎ
の一致結果であるＥＯＲ１４ａ〜１４ｎの出力が入力さ
れており、アドレスＡｘａ〜Ａｘｎの全てが一致した場
合にのみ、ＮＡＮＤ１５のゲートは全て“Ｈ”となり、
ＮＡＮＤ１５の出力は“Ｌ”となる。ＮＡＤＮ１５の出
力はＩＮＶ１６により反転され、ワード線ＷＤ１のレベ
ルは“Ｈ”となる。また、アドレスＡｘａ〜Ａｘｎのう
ち１つでも不良アドレスと異なれば、ＥＯＲの出力が
“Ｌ”となり、ＮＡＮＤ１５の出力は“Ｈ”となる。そ
して、ワード線ＷＤ１のレベルはＩＮＶ１６により反転
され“Ｌ”となる。制御信号ＹＳ１，ＹＳ２の信号は、
不良アドレスと外部入力アドレスとが一致した場合の
み、メモリセル３からの読み出しデータを誤り検出訂正
回路５を通し、一致しない場合は電流検出型センスアン
プ４から直接出力回路６へ送るための制御信号である。
には、不良アドレスと外部入力アドレスＡｘａ〜Ａｘｎ
の一致結果であるＥＯＲ１４ａ〜１４ｎの出力が入力さ
れており、アドレスＡｘａ〜Ａｘｎの全てが一致した場
合にのみ、ＮＡＮＤ１５のゲートは全て“Ｈ”となり、
ＮＡＮＤ１５の出力は“Ｌ”となる。ＮＡＤＮ１５の出
力はＩＮＶ１６により反転され、ワード線ＷＤ１のレベ
ルは“Ｈ”となる。また、アドレスＡｘａ〜Ａｘｎのう
ち１つでも不良アドレスと異なれば、ＥＯＲの出力が
“Ｌ”となり、ＮＡＮＤ１５の出力は“Ｈ”となる。そ
して、ワード線ＷＤ１のレベルはＩＮＶ１６により反転
され“Ｌ”となる。制御信号ＹＳ１，ＹＳ２の信号は、
不良アドレスと外部入力アドレスとが一致した場合の
み、メモリセル３からの読み出しデータを誤り検出訂正
回路５を通し、一致しない場合は電流検出型センスアン
プ４から直接出力回路６へ送るための制御信号である。
【００１８】図１にもどると、Ｎ型トランジスタ７のゲ
ートには制御信号ＹＳ１が入力されており、出力回路６
と誤り検出訂正回路５を接続している。また、Ｎ型トラ
ンジスタ８のゲートには制御信号ＹＳ２が入力されてお
り、出力回路６と電流検出型センスアンプ４とを接続し
ている。記憶されている不良アドレスと外部入力アドレ
スとが一致した場合、図２のＮＡＮＤ１５の出力は
“Ｌ”となるため、制御信号ＹＳ１は“Ｈ”、ＹＳ２は
“Ｌ”となる。従って、Ｎ型トランジスタ８はオフ、Ｎ
型トランジスタ７はオンし、電流検出型センスアンプ４
によって読み出されたデータは、誤り検出訂正回路５に
よってデータは正しく訂正され、Ｎ型トランジスタ７を
介して、出力回路６へ送られる。
ートには制御信号ＹＳ１が入力されており、出力回路６
と誤り検出訂正回路５を接続している。また、Ｎ型トラ
ンジスタ８のゲートには制御信号ＹＳ２が入力されてお
り、出力回路６と電流検出型センスアンプ４とを接続し
ている。記憶されている不良アドレスと外部入力アドレ
スとが一致した場合、図２のＮＡＮＤ１５の出力は
“Ｌ”となるため、制御信号ＹＳ１は“Ｈ”、ＹＳ２は
“Ｌ”となる。従って、Ｎ型トランジスタ８はオフ、Ｎ
型トランジスタ７はオンし、電流検出型センスアンプ４
によって読み出されたデータは、誤り検出訂正回路５に
よってデータは正しく訂正され、Ｎ型トランジスタ７を
介して、出力回路６へ送られる。
【００１９】逆に、不良アドレスと外部入力アドレスと
が一致しない場合には、制御信号ＹＳ１は“Ｌ”であ
り、Ｎ型トランジスタ７はオフし、ＹＳ２は“Ｈ”であ
るため、Ｎ型トランジスタ８はオンする。従って、電流
検出型センスアンプ５によって読み出されたメモリセル
３のデータは、誤り検出訂正回路５を通らずＮ型トラン
ジスタ８を介してそのまま出力回路６へ送られる。
が一致しない場合には、制御信号ＹＳ１は“Ｌ”であ
り、Ｎ型トランジスタ７はオフし、ＹＳ２は“Ｈ”であ
るため、Ｎ型トランジスタ８はオンする。従って、電流
検出型センスアンプ５によって読み出されたメモリセル
３のデータは、誤り検出訂正回路５を通らずＮ型トラン
ジスタ８を介してそのまま出力回路６へ送られる。
【００２０】図３において、図２のチェック・ビット２
は、誤り検出回路５にてメモリセルの出力データの誤り
を検出して訂正するためのデータであり、チェック・ビ
ット２内の１ビットはＧＮＤに接続されたヒューズ２３
〜２６と、直列に接続されたＮ型トランジスタ１９〜２
２とからそれぞれ構成される。例えば、ヒューズ２３は
チェック・ビット２のデータを設定するものであり、Ｎ
型トランジスタ１９はヒューズ２３を選択するためのも
のである。
は、誤り検出回路５にてメモリセルの出力データの誤り
を検出して訂正するためのデータであり、チェック・ビ
ット２内の１ビットはＧＮＤに接続されたヒューズ２３
〜２６と、直列に接続されたＮ型トランジスタ１９〜２
２とからそれぞれ構成される。例えば、ヒューズ２３は
チェック・ビット２のデータを設定するものであり、Ｎ
型トランジスタ１９はヒューズ２３を選択するためのも
のである。
【００２１】ディジット線ＤＧ１〜ＤＧ４は、ヒューズ
２３〜２６を直列に接続されたＮ型トランジスタ１９〜
２２を介して、電流検出型センスアンプ４に接続するも
ので、誤りを検出するのに必要なビットの本数だけ用意
する。
２３〜２６を直列に接続されたＮ型トランジスタ１９〜
２２を介して、電流検出型センスアンプ４に接続するも
ので、誤りを検出するのに必要なビットの本数だけ用意
する。
【００２２】例えば、８ビット出力で１ビットの誤りを
検出訂正するのに必要なビット数は４ビットであるの
で、ディジット線は４本用意する。
検出訂正するのに必要なビット数は４ビットであるの
で、ディジット線は４本用意する。
【００２３】例えば、ワード線ＷＤ１が“Ｈ”になる
と、ディジット線ＤＧ１〜ＤＧ４に接続された４個のＮ
型トランジスタ１９〜２２がオンする。Ｎ型トランジス
タ１９〜２２に接続されたヒューズ２３〜２６のデータ
が、ディジット線ＤＧ１〜ＤＧ４を介して、電流検出型
センスアンプ４へ送られる。
と、ディジット線ＤＧ１〜ＤＧ４に接続された４個のＮ
型トランジスタ１９〜２２がオンする。Ｎ型トランジス
タ１９〜２２に接続されたヒューズ２３〜２６のデータ
が、ディジット線ＤＧ１〜ＤＧ４を介して、電流検出型
センスアンプ４へ送られる。
【００２４】チェック・ビットのデータが“Ｌ”の場合
には、ヒューズは切断されず、直列に接続されたＮ型ト
ランジスタはヒューズを介してＧＮＤに接続されたまま
で、電流検出型センスアンプ４から電流がディジット
線、Ｎ型トランジスタ、ヒューズを通って流れるため、
“Ｌ”が電流検出型センスアンプ４に出力される。デー
タが“Ｈ”の場合はヒューズはトリマ等によって切断さ
れ、これに直列に接続されたＮ型トランジスタはＧＮＤ
から切り離されるため、電流が流れず、“Ｈ”が出力さ
れる。
には、ヒューズは切断されず、直列に接続されたＮ型ト
ランジスタはヒューズを介してＧＮＤに接続されたまま
で、電流検出型センスアンプ４から電流がディジット
線、Ｎ型トランジスタ、ヒューズを通って流れるため、
“Ｌ”が電流検出型センスアンプ４に出力される。デー
タが“Ｈ”の場合はヒューズはトリマ等によって切断さ
れ、これに直列に接続されたＮ型トランジスタはＧＮＤ
から切り離されるため、電流が流れず、“Ｈ”が出力さ
れる。
【００２５】つまり、不良アドレスと外部からの入力ア
ドレス信号とが一致した場合のみ、不良アドレス一致検
出回路１が動くようにすることにより、余分なチェック
・ビットを持たせる必要がなくなり、チップ面積の増加
を最小限に抑え、チップの救済が可能となる。
ドレス信号とが一致した場合のみ、不良アドレス一致検
出回路１が動くようにすることにより、余分なチェック
・ビットを持たせる必要がなくなり、チップ面積の増加
を最小限に抑え、チップの救済が可能となる。
【００２６】図４は本発明の第２の実施例のブロック
図、図５は図４内の不良アドレス一致検出回路２７の回
路図、図６は図４内のチェック・ビットの回路図であ
る。
図、図５は図４内の不良アドレス一致検出回路２７の回
路図、図６は図４内のチェック・ビットの回路図であ
る。
【００２７】図４において、第２の実施例では、不良ア
ドレス一致検出回路２７にあらかじめいくつかの不良ア
ドレスをヒューズにて記憶しておき、そのうちの１組と
外部からの入力アドレスＡｘａ〜Ａｘｎとの一致を検出
すると、ワード線ＷＤ１〜ＷＤｎのうち一本がアクティ
ブになる。チェック・ビット２８は、各不良アドレスに
対応したチェック・ビットを持っており、ワード線ＷＤ
１〜ＷＤｎによって選択される。電流検出型センスアン
プ３０により、メモリセル２９とチェック・ビット２８
のデータが読み出され、誤り検出訂正回路３１にて出力
ビットの誤りを検出訂正し、正しいデータが出力回路３
２に送られる。
ドレス一致検出回路２７にあらかじめいくつかの不良ア
ドレスをヒューズにて記憶しておき、そのうちの１組と
外部からの入力アドレスＡｘａ〜Ａｘｎとの一致を検出
すると、ワード線ＷＤ１〜ＷＤｎのうち一本がアクティ
ブになる。チェック・ビット２８は、各不良アドレスに
対応したチェック・ビットを持っており、ワード線ＷＤ
１〜ＷＤｎによって選択される。電流検出型センスアン
プ３０により、メモリセル２９とチェック・ビット２８
のデータが読み出され、誤り検出訂正回路３１にて出力
ビットの誤りを検出訂正し、正しいデータが出力回路３
２に送られる。
【００２８】図５において、図４内の不良アドレス一致
検出回路２７は複数組の不良アドレスＡＤ１〜ＡＤｎを
記憶することが出来、各不良アドレスに対応したチェッ
ク・ビットを選択できるように構成されている。また、
各ＥＯＲには、図２と共通する不良アドレスを記憶，保
持するためのヒューズ、Ｐ型トランジスタ２個、ＩＮＶ
１個にて構成される回路がそれぞれ接続される。
検出回路２７は複数組の不良アドレスＡＤ１〜ＡＤｎを
記憶することが出来、各不良アドレスに対応したチェッ
ク・ビットを選択できるように構成されている。また、
各ＥＯＲには、図２と共通する不良アドレスを記憶，保
持するためのヒューズ、Ｐ型トランジスタ２個、ＩＮＶ
１個にて構成される回路がそれぞれ接続される。
【００２９】例えば、外部からの入力アドレスと不良ア
ドレス一致検出回路２７に記憶している不良アドレスＡ
Ｄ１が一致した場合、ＥＯＲ３５ａ〜３５ｎから“Ｈ”
が出力され、ＮＡＮＤ３６の出力が“Ｌ”となり、ワー
ド線ＷＤ１はＩＮＶ３７により反転され、“Ｈ”とな
る。また、非選択のワード線は、ＮＡＮＤ３６の出力が
“Ｈ”であるので、“Ｌ”となる。制御信号ＹＳ１，Ｙ
Ｓ２の信号は、第１の実施例と同様に、外部入力アドレ
スと記憶されている不良アドレスとが一致した場合の
み、メモリセル２９からの読みだしデータを誤り検出訂
正回路３１を通し、一致しない場合は電流検出型センス
アンプ３０から直接出力回路３２へ送るための制御信号
である。
ドレス一致検出回路２７に記憶している不良アドレスＡ
Ｄ１が一致した場合、ＥＯＲ３５ａ〜３５ｎから“Ｈ”
が出力され、ＮＡＮＤ３６の出力が“Ｌ”となり、ワー
ド線ＷＤ１はＩＮＶ３７により反転され、“Ｈ”とな
る。また、非選択のワード線は、ＮＡＮＤ３６の出力が
“Ｈ”であるので、“Ｌ”となる。制御信号ＹＳ１，Ｙ
Ｓ２の信号は、第１の実施例と同様に、外部入力アドレ
スと記憶されている不良アドレスとが一致した場合の
み、メモリセル２９からの読みだしデータを誤り検出訂
正回路３１を通し、一致しない場合は電流検出型センス
アンプ３０から直接出力回路３２へ送るための制御信号
である。
【００３０】外部入力アドレスと不良アドレスとが一致
しない時は、各ワード線ＷＤ１〜ＷＤｎは“Ｌ”となっ
ているので、ノアゲート（以下ＮＯＲと略す）３８から
は“Ｈ”が出力され、制御信号ＹＳ１はＩＮＶ３９によ
り反転され“Ｌ”となり、またＹＳ２はＩＮＶ４０によ
りＹＳ１が反転され“Ｈ”となる。
しない時は、各ワード線ＷＤ１〜ＷＤｎは“Ｌ”となっ
ているので、ノアゲート（以下ＮＯＲと略す）３８から
は“Ｈ”が出力され、制御信号ＹＳ１はＩＮＶ３９によ
り反転され“Ｌ”となり、またＹＳ２はＩＮＶ４０によ
りＹＳ１が反転され“Ｈ”となる。
【００３１】図４にもどると、制御信号ＹＳ１が
“Ｌ”、ＹＳ２が“Ｈ”となることによって、Ｎ型トラ
ンジスタ３３はオフ、Ｎ型トランジスタ３４はオンし、
電流検出型センスアンプ３０によって読み出されたデー
タは、直接出力回路３２へ送られる。逆に、外部入力ア
ドレスと不良アドレスとが一致した場合は、ワード線Ｗ
Ｄ１〜ＷＤｎのうち一本が“Ｈ”となるので、ＮＯＲ３
８の出力は“Ｌ”となり、制御信号ＹＳ１は“Ｈ”、Ｙ
Ｓ２は“Ｌ”となる。従って、Ｎ型トランジスタ３４は
オフ、Ｎ型トランジスタ３３がオンすることにより、電
流検出型センスアンプ３０の出力は誤り検出訂正回路３
１へ送られ、ここでデータは正しく訂正され、出力回路
３２へ送られる。
“Ｌ”、ＹＳ２が“Ｈ”となることによって、Ｎ型トラ
ンジスタ３３はオフ、Ｎ型トランジスタ３４はオンし、
電流検出型センスアンプ３０によって読み出されたデー
タは、直接出力回路３２へ送られる。逆に、外部入力ア
ドレスと不良アドレスとが一致した場合は、ワード線Ｗ
Ｄ１〜ＷＤｎのうち一本が“Ｈ”となるので、ＮＯＲ３
８の出力は“Ｌ”となり、制御信号ＹＳ１は“Ｈ”、Ｙ
Ｓ２は“Ｌ”となる。従って、Ｎ型トランジスタ３４は
オフ、Ｎ型トランジスタ３３がオンすることにより、電
流検出型センスアンプ３０の出力は誤り検出訂正回路３
１へ送られ、ここでデータは正しく訂正され、出力回路
３２へ送られる。
【００３２】図６において、図４内のチェック・ビット
２８は複数組の不良アドレスに対応するため、並列に構
成されており、不良アドレス一致検出回路１にて“Ｈ”
となったワード線によりアドレスに対応したチェック・
ビットが選択される。
２８は複数組の不良アドレスに対応するため、並列に構
成されており、不良アドレス一致検出回路１にて“Ｈ”
となったワード線によりアドレスに対応したチェック・
ビットが選択される。
【００３３】例えば、ワード線ＷＤ１が“Ｈ”となる
と、この信号がゲートに入る４個のＮ型トランジスタが
オンし、それぞれのＮ型トランジスタに直列に接続され
たポリシリコン・ヒューズのデータが、ディジット線Ｄ
Ｇ１〜ＤＧ４を介して、電流検出型センスアンプ３０に
て読み出される。また、非選択のワード線は“Ｌ”とな
っているため、その他のＮ型トランジスタはオフしてい
る。
と、この信号がゲートに入る４個のＮ型トランジスタが
オンし、それぞれのＮ型トランジスタに直列に接続され
たポリシリコン・ヒューズのデータが、ディジット線Ｄ
Ｇ１〜ＤＧ４を介して、電流検出型センスアンプ３０に
て読み出される。また、非選択のワード線は“Ｌ”とな
っているため、その他のＮ型トランジスタはオフしてい
る。
【００３４】つまり、あらかじめ複数組の不良アドレス
とチェック・ビットとを記憶できるように構成しておく
ことにより、余分なチェック・ビットを持たせる必要が
なくなり、チップ面積の増加を最小限に抑え、チップの
救済が可能となる。
とチェック・ビットとを記憶できるように構成しておく
ことにより、余分なチェック・ビットを持たせる必要が
なくなり、チップ面積の増加を最小限に抑え、チップの
救済が可能となる。
【００３５】また、ヒューズはアルミニウム，ポリシリ
コン等で作られ、どのような形式のヒューズを用いても
同様の動作を行い、チップの救済が可能である。
コン等で作られ、どのような形式のヒューズを用いても
同様の動作を行い、チップの救済が可能である。
【００３６】
【発明の効果】以上説明したように、本発明は、あらか
じめチップを救済するのに必要最小限のアドレス一致検
出回路とチェック・ビットを用意しておくことで、チッ
プ面積をあまり増加させることなく、効率の良い救済を
行うことができる。
じめチップを救済するのに必要最小限のアドレス一致検
出回路とチェック・ビットを用意しておくことで、チッ
プ面積をあまり増加させることなく、効率の良い救済を
行うことができる。
【図１】本発明の第１の実施例の半導体集積回路装置の
ブロック図である。
ブロック図である。
【図２】第１の実施例の不良アドレス一致検出回路を示
す回路図である。
す回路図である。
【図３】第１の実施例のチェック・ビットを示す回路図
である。
である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】第２の実施例の不良アドレス一致検出回路を示
す回路図である。
す回路図である。
【図６】第２の実施例のチェック・ビットを示す回路図
である。
である。
【図７】従来技術のメモリ読み出し回路を示すブロック
図である。
図である。
１，２７ 不良アドレス一致検出回路 ２，２８ チェック・ビット ３，２９ メモリセル ４，３０ 電流検出型センスアンプ ５，３１ 誤り検出訂正回路 ６，３２ 出力回路 ７，８，１９〜２２，３３，３４ Ｎ型トランジスタ ９，２３〜２６ ヒューズ １０，１１ Ｐ型トランジスタ １２，１６〜１８，３７，３９，４０ インバータ １３ 端子 １４ａ〜１４ｎ，３５ａ〜３５ｎ ＥＯＲゲート １５，３６ ＮＡＮＤゲート ３８ ＮＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G06F 12/16
Claims (1)
- 【請求項１】 誤り検出訂正回路を有するメモリ読み出
し回路を備えた半導体集積回路装置に於いて、あらかじ
め不良アドレスを記憶しておくヒューズと、このヒュー
ズの記憶値と外部からの入力アドレスとの一致を検出す
る不良アドレス一致検出回路と、ヒューズにて形成され
たチェック・ビットと、各ビッｔに対応する複数の第１
のトランジスタおよび各ビットに対応する複数の第２の
トランジスタと、前記不良アドレス一致検出回路から延
在して前記複数の第１のトランジスタのゲートを全て接
続する１本の第１配線ラインと、前記不良アドレス一致
検出回路から延在して前記複数の第２のトランジスタの
ゲートを全て接続する１本の第２配線ラインとを具備
し、前記外部からの入力アドレスが前記不良アドレス一
致検出回路で一致した場合には前記不良アドレス一致回
路から前記第１配線ラインを通って送られる制御信号に
より前記複数の第１のトランジスタを一括してオン状態
にし且つ前記第２配線ラインを通って送られる制御信号
により前記複数の第２のトランジスタを一括してオフ状
態にすることより前記誤り検出訂正回路でデータを訂正
して出力し、外部からの入力アドレスが前記不良アドレ
ス一致検出回路で一致しない場合には前記不良アドレス
一致回路から前記第１配線ラインを通って送られる制御
信号により前記複数の第１のトランジスタを一括してオ
フ状態にし且つ前記第２配線ラインを通って送られる制
御信号により前記複数の第２のトランジスタを一括して
オン状態にすることより前記誤り検出訂正回路を介さず
直接データを出力することを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27878393A JP3251109B2 (ja) | 1993-11-09 | 1993-11-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27878393A JP3251109B2 (ja) | 1993-11-09 | 1993-11-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130194A JPH07130194A (ja) | 1995-05-19 |
| JP3251109B2 true JP3251109B2 (ja) | 2002-01-28 |
Family
ID=17602120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27878393A Expired - Fee Related JP3251109B2 (ja) | 1993-11-09 | 1993-11-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3251109B2 (ja) |
-
1993
- 1993-11-09 JP JP27878393A patent/JP3251109B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07130194A (ja) | 1995-05-19 |
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