JP2000156098A - メモリセルフテスト装置及びこのメモリセルフテスト装置を内蔵した半導体集積回路 - Google Patents
メモリセルフテスト装置及びこのメモリセルフテスト装置を内蔵した半導体集積回路Info
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- JP2000156098A JP2000156098A JP10330287A JP33028798A JP2000156098A JP 2000156098 A JP2000156098 A JP 2000156098A JP 10330287 A JP10330287 A JP 10330287A JP 33028798 A JP33028798 A JP 33028798A JP 2000156098 A JP2000156098 A JP 2000156098A
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Abstract
(57)【要約】
【課題】従来のテスタ等の評価装置を用いたテストと比
較して、テストコスト、時間、工数を削減できるメモリ
セルフテスト装置及びこのメモリセルフテスト装置を内
蔵した半導体集積回路を提供する。 【解決手段】テスト対象であるメモリ１２と、第１クロ
ック信号を用いて前記メモリから読み出されたデータと
該第１クロック信号より遅い第２クロック信号を用いて
前記メモリから読み出されたデータとを比較することに
より前記メモリのテストを行うメモリセルフテスト回路
１３、とを備えている。
較して、テストコスト、時間、工数を削減できるメモリ
セルフテスト装置及びこのメモリセルフテスト装置を内
蔵した半導体集積回路を提供する。 【解決手段】テスト対象であるメモリ１２と、第１クロ
ック信号を用いて前記メモリから読み出されたデータと
該第１クロック信号より遅い第２クロック信号を用いて
前記メモリから読み出されたデータとを比較することに
より前記メモリのテストを行うメモリセルフテスト回路
１３、とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルフテス
ト装置及びこのメモリセルフテスト装置を内蔵した半導
体集積回路に関し、特にメモリの読み出し速度に依存し
てエラーが発生するというモードの故障を検出する技術
に関する。
ト装置及びこのメモリセルフテスト装置を内蔵した半導
体集積回路に関し、特にメモリの読み出し速度に依存し
てエラーが発生するというモードの故障を検出する技術
に関する。
【０００２】
【従来の技術】従来、メモリセルにデータを記憶させる
ための幾つかの方法が知られている。このような方法の
一つに、メモリセルを構成するトランジスタ（以下、
「セルトランジスタ」という）の閾値を変化させること
により論理“０”又は“１”を記憶させる方法がある。
例えば、フラッシュメモリの場合、セルトランジスタの
ゲートはフローティングゲートとコントロールゲートの
２種類で構成される。
ための幾つかの方法が知られている。このような方法の
一つに、メモリセルを構成するトランジスタ（以下、
「セルトランジスタ」という）の閾値を変化させること
により論理“０”又は“１”を記憶させる方法がある。
例えば、フラッシュメモリの場合、セルトランジスタの
ゲートはフローティングゲートとコントロールゲートの
２種類で構成される。
【０００３】そして、セルトランジスタのフローティン
グゲートに蓄積される電子の量を制御することにより、
セルトランジスタの閾値を変動させ、以て論理“０”又
は“１”を記憶する。論理“０”を記憶させるセルトラ
ンジスタの閾値電圧をＶtm0、論理“１”を記憶させる
セルトランジスタの閾値電圧をＶtm1とし、読み出し時
にセルトランジスタのゲートに印加する電圧をＶrとす
れば、例えば下記式（１）を満足するように各電圧Ｖ
tm0、Ｖr及びＶtm1を定めることにより、論理“０”及
び“１”の読み出しが実現できる。 Ｖtm0＞Ｖr＞Ｖtm1・・・式（１）
グゲートに蓄積される電子の量を制御することにより、
セルトランジスタの閾値を変動させ、以て論理“０”又
は“１”を記憶する。論理“０”を記憶させるセルトラ
ンジスタの閾値電圧をＶtm0、論理“１”を記憶させる
セルトランジスタの閾値電圧をＶtm1とし、読み出し時
にセルトランジスタのゲートに印加する電圧をＶrとす
れば、例えば下記式（１）を満足するように各電圧Ｖ
tm0、Ｖr及びＶtm1を定めることにより、論理“０”及
び“１”の読み出しが実現できる。 Ｖtm0＞Ｖr＞Ｖtm1・・・式（１）
【０００４】即ち、論理“０”が記憶されたセルトラン
ジスタのゲートに読み出し電圧Ｖrが印加されてもセル
トランジスタはオフのままである。従って、ビット線を
通して接続されたセンスアンプに電流が流れず、これに
より論理“０”として判別される。論理“１”が記憶さ
れたセルトランジスタのゲートに読み出し電圧Ｖrが印
加されるとセルトランジスタはオンになる。従って、ビ
ット線を通して接続されたセンスアンプにオン電流が流
れ込み、これにより論理“１”として判別される。
ジスタのゲートに読み出し電圧Ｖrが印加されてもセル
トランジスタはオフのままである。従って、ビット線を
通して接続されたセンスアンプに電流が流れず、これに
より論理“０”として判別される。論理“１”が記憶さ
れたセルトランジスタのゲートに読み出し電圧Ｖrが印
加されるとセルトランジスタはオンになる。従って、ビ
ット線を通して接続されたセンスアンプにオン電流が流
れ込み、これにより論理“１”として判別される。
【０００５】ところで、フラッシュメモリを高温で長期
間動作させた場合に、何らかの原因で閾値電圧Ｖtm1が
上昇するというモードの故障が発生する場合がある。こ
の場合、読み出し電圧Ｖrと閾値電圧Ｖtm1との差が小さ
くなるためオン電流が減少し、センスアンプの動作が遅
くなる。そのため、規格速度より十分遅い速度で読み出
す場合は正しいデータが得られるが、規格速度で読み出
す場合は誤ったデータが得られるという現象が生じる。
間動作させた場合に、何らかの原因で閾値電圧Ｖtm1が
上昇するというモードの故障が発生する場合がある。こ
の場合、読み出し電圧Ｖrと閾値電圧Ｖtm1との差が小さ
くなるためオン電流が減少し、センスアンプの動作が遅
くなる。そのため、規格速度より十分遅い速度で読み出
す場合は正しいデータが得られるが、規格速度で読み出
す場合は誤ったデータが得られるという現象が生じる。
【０００６】このようなモードの故障を有するフラッシ
ュメモリを排除するために、従来は、専用のテスタ等と
いった評価装置が使用されている。この評価装置では、
フラッシュメモリの内容を規格速度で読み出し、この読
み出されたデータと予め用意された期待値データとを比
較して一致するかどうかを調べることにより、フラッシ
ュメモリが規格通りに動作するかどうか、つまり良品で
あるかどうかを調べている。
ュメモリを排除するために、従来は、専用のテスタ等と
いった評価装置が使用されている。この評価装置では、
フラッシュメモリの内容を規格速度で読み出し、この読
み出されたデータと予め用意された期待値データとを比
較して一致するかどうかを調べることにより、フラッシ
ュメモリが規格通りに動作するかどうか、つまり良品で
あるかどうかを調べている。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うなテスト方法では、フラッシュメモリをテストするた
めに専用の評価装置を用意する必要があり、テストに要
するコストが高くなるという問題がある。また、この評
価装置を用いたテストでは、個々のフラッシュメモリを
評価装置にマウントしなければならないのでテストに長
時間を必要とし、工数が増大するという問題がある。
うなテスト方法では、フラッシュメモリをテストするた
めに専用の評価装置を用意する必要があり、テストに要
するコストが高くなるという問題がある。また、この評
価装置を用いたテストでは、個々のフラッシュメモリを
評価装置にマウントしなければならないのでテストに長
時間を必要とし、工数が増大するという問題がある。
【０００８】このような問題を解消する技術として、例
えば特開平３−２６９９００号公報に「半導体集積回
路」が開示されている。この半導体集積回路では、テス
トの対象となる書き換え可能なメモリ（被テストメモ
リ）を含む回路が１つの半導体チップ上に形成されてい
る。この半導体集積回路は、テスト動作時は、実動作時
に被テストメモリと他の回路との間で信号の授受を行う
信号線が電気的に切り離されたテストモードに設定され
る。
えば特開平３−２６９９００号公報に「半導体集積回
路」が開示されている。この半導体集積回路では、テス
トの対象となる書き換え可能なメモリ（被テストメモ
リ）を含む回路が１つの半導体チップ上に形成されてい
る。この半導体集積回路は、テスト動作時は、実動作時
に被テストメモリと他の回路との間で信号の授受を行う
信号線が電気的に切り離されたテストモードに設定され
る。
【０００９】そして、テストに用いるデータを記憶する
半導体集積回路内部のＲＯＭからのテスト用データ又は
半導体集積回路外部から供給されるテスト用データを、
外部から入力されるテスト用クロックに応じて被テスト
メモリに書き込み、その後、被テストメモリからのデー
タとＲＯＭ又は外部からのテスト用データとを比較し、
その比較結果を半導体集積回路外部に出力する。このよ
うに、半導体集積回路に内蔵された被テストメモリの単
独テストが該半導体集積回路自身によって行われる。
半導体集積回路内部のＲＯＭからのテスト用データ又は
半導体集積回路外部から供給されるテスト用データを、
外部から入力されるテスト用クロックに応じて被テスト
メモリに書き込み、その後、被テストメモリからのデー
タとＲＯＭ又は外部からのテスト用データとを比較し、
その比較結果を半導体集積回路外部に出力する。このよ
うに、半導体集積回路に内蔵された被テストメモリの単
独テストが該半導体集積回路自身によって行われる。
【００１０】しかしながら、この半導体集積回路は、上
述したような、フラッシュメモリを高温で長時間動作さ
せた場合に読み出し速度が遅くなるといったモードの故
障を検出することはできない。また、この半導体集積回
路は、被テストメモリをテストするためのテスト用デー
タを記憶するためのＲＯＭ、或いはテスト用データを外
部から入力するための回路が必要であり、回路が複雑化
すると共に集積化率が低下する。また、テスト用データ
を作成する必要があるのでテストのための工数が増加す
る。
述したような、フラッシュメモリを高温で長時間動作さ
せた場合に読み出し速度が遅くなるといったモードの故
障を検出することはできない。また、この半導体集積回
路は、被テストメモリをテストするためのテスト用デー
タを記憶するためのＲＯＭ、或いはテスト用データを外
部から入力するための回路が必要であり、回路が複雑化
すると共に集積化率が低下する。また、テスト用データ
を作成する必要があるのでテストのための工数が増加す
る。
【００１１】また、特開平９−２１９０９９号公報には
「半導体メモリのセルフバーンイン回路」が開示されて
いる。このセルフバーンイン回路は、所定のセルフバー
ンインテスト条件が満たされると、バーンインテストの
ための所定の制御信号、アドレス信号及びテストデータ
を発生するバーンイン感知部と、前記制御信号の制御に
よって、前記アドレス信号に応じて選択されるメモリセ
ルで前記テストデータがライト／リードされることによ
りバーンインテストが遂行されるメモリセルアレーとを
含んでいる。
「半導体メモリのセルフバーンイン回路」が開示されて
いる。このセルフバーンイン回路は、所定のセルフバー
ンインテスト条件が満たされると、バーンインテストの
ための所定の制御信号、アドレス信号及びテストデータ
を発生するバーンイン感知部と、前記制御信号の制御に
よって、前記アドレス信号に応じて選択されるメモリセ
ルで前記テストデータがライト／リードされることによ
りバーンインテストが遂行されるメモリセルアレーとを
含んでいる。
【００１２】このバーンイン回路によれば、バーンイン
テスト動作に必要な各種制御信号及びテストデータ等が
チップの内部で発生されるので、印加される外部電圧が
所定のレベルを越え外部から正常のバーンインテストを
知らせる信号が入力されなければ自らバーンイン動作を
遂行する。しかしながら、このバーンイン回路でも、フ
ラッシュメモリを高温で長時間動作させた場合に読み出
し速度が遅くなるといったモードの故障を検出すること
はできない。
テスト動作に必要な各種制御信号及びテストデータ等が
チップの内部で発生されるので、印加される外部電圧が
所定のレベルを越え外部から正常のバーンインテストを
知らせる信号が入力されなければ自らバーンイン動作を
遂行する。しかしながら、このバーンイン回路でも、フ
ラッシュメモリを高温で長時間動作させた場合に読み出
し速度が遅くなるといったモードの故障を検出すること
はできない。
【００１３】本発明は、上述した諸問題を解消するため
になされたものであり、従来のテスタ等の評価装置を用
いたテストと比較して、テストコスト、時間、工数を削
減できるメモリセルフテスト装置及びこのメモリセルフ
テスト装置を内蔵した半導体集積回路を提供することを
目的とする。
になされたものであり、従来のテスタ等の評価装置を用
いたテストと比較して、テストコスト、時間、工数を削
減できるメモリセルフテスト装置及びこのメモリセルフ
テスト装置を内蔵した半導体集積回路を提供することを
目的とする。
【００１４】
【課題を解決するための手段】本発明の第１の態様に係
るメモリセルフテスト装置は、上記目的を達成するため
に、テスト対象であるメモリと、第１クロック信号を用
いて前記メモリから読み出されたデータと該第１クロッ
ク信号より遅い第２クロック信号を用いて前記メモリか
ら読み出されたデータとを比較することにより前記メモ
リのテストを行うメモリセルフテスト回路、とを備えて
いる。
るメモリセルフテスト装置は、上記目的を達成するため
に、テスト対象であるメモリと、第１クロック信号を用
いて前記メモリから読み出されたデータと該第１クロッ
ク信号より遅い第２クロック信号を用いて前記メモリか
ら読み出されたデータとを比較することにより前記メモ
リのテストを行うメモリセルフテスト回路、とを備えて
いる。
【００１５】このメモリセルフテスト装置では、前記メ
モリセルフテスト回路は、第１クロック信号及び該第１
クロック信号より遅い第２クロック信号の何れかを用い
て前記メモリからデータを読み出す読み出し回路と、該
読み出し回路で前記第１クロック信号を用いて読み出さ
れたデータと前記読み出し回路で前記第２クロック信号
を用いて読み出されたデータとを比較し、該比較結果を
表す信号を出力する比較回路、とを備えて構成できる。
モリセルフテスト回路は、第１クロック信号及び該第１
クロック信号より遅い第２クロック信号の何れかを用い
て前記メモリからデータを読み出す読み出し回路と、該
読み出し回路で前記第１クロック信号を用いて読み出さ
れたデータと前記読み出し回路で前記第２クロック信号
を用いて読み出されたデータとを比較し、該比較結果を
表す信号を出力する比較回路、とを備えて構成できる。
【００１６】更に、このメモリセルフテスト装置では、
前記メモリセルフテスト回路は、第１クロック信号及び
該第１クロック信号より遅い第２クロック信号の何れか
を用いて前記メモリからデータを読み出す読み出し回路
と、該読み出し回路で前記第２クロック信号を用いて読
み出されたデータを一時記憶する一時記憶手段と、前記
読み出し回路で前記第１クロック信号を用いて読み出さ
れたデータと該一時記憶手段から読み出されたデータと
を比較し、該比較結果を表す信号を出力する比較回路、
とを備えたて構成できる。
前記メモリセルフテスト回路は、第１クロック信号及び
該第１クロック信号より遅い第２クロック信号の何れか
を用いて前記メモリからデータを読み出す読み出し回路
と、該読み出し回路で前記第２クロック信号を用いて読
み出されたデータを一時記憶する一時記憶手段と、前記
読み出し回路で前記第１クロック信号を用いて読み出さ
れたデータと該一時記憶手段から読み出されたデータと
を比較し、該比較結果を表す信号を出力する比較回路、
とを備えたて構成できる。
【００１７】また、このメモリセルフテスト装置では、
前記メモリセルフテスト回路は、第１クロック信号を分
周することにより第２クロック信号を生成する分周回路
と、前記第１クロック信号及び該分周回路からの第２ク
ロック信号の何れかを用いて前記メモリからデータを読
み出す読み出し回路と、該読み出し回路で前記第２クロ
ック信号を用いて読み出されたデータを一時記憶する一
時記憶手段と、前記読み出し回路で前記第１クロック信
号を用いて読み出されたデータと該一時記憶手段から読
み出されたデータとを比較し、該比較結果を表す信号を
出力する比較回路、とを備えて構成できる。
前記メモリセルフテスト回路は、第１クロック信号を分
周することにより第２クロック信号を生成する分周回路
と、前記第１クロック信号及び該分周回路からの第２ク
ロック信号の何れかを用いて前記メモリからデータを読
み出す読み出し回路と、該読み出し回路で前記第２クロ
ック信号を用いて読み出されたデータを一時記憶する一
時記憶手段と、前記読み出し回路で前記第１クロック信
号を用いて読み出されたデータと該一時記憶手段から読
み出されたデータとを比較し、該比較結果を表す信号を
出力する比較回路、とを備えて構成できる。
【００１８】これらのメモリセルフテスト装置におい
て、テストの対象とするメモリは、不揮発メモリ、特に
セルトランジスタの閾値電圧を変化させることにより情
報を記憶するフラッシュメモリとすることができる。こ
のメモリは、クロック信号に同期して動作する同期型メ
モリで構成できる。
て、テストの対象とするメモリは、不揮発メモリ、特に
セルトランジスタの閾値電圧を変化させることにより情
報を記憶するフラッシュメモリとすることができる。こ
のメモリは、クロック信号に同期して動作する同期型メ
モリで構成できる。
【００１９】また、本発明の第２の態様に係る半導体集
積回路は、上記と同様の目的で、テスト対象であるメモ
リと、該メモリをテストするメモリセルフテスト回路、
とが１つのチップに含まれる半導体集積回路であって、
前記メモリセルフテスト回路は、外部から入力された第
１クロック信号を用いて前記メモリから読み出されたデ
ータと該第１クロック信号より遅い第２クロック信号を
用いて前記メモリから読み出されたデータとを比較し、
該比較結果を表す信号を外部に出力する比較回路、を備
えている。
積回路は、上記と同様の目的で、テスト対象であるメモ
リと、該メモリをテストするメモリセルフテスト回路、
とが１つのチップに含まれる半導体集積回路であって、
前記メモリセルフテスト回路は、外部から入力された第
１クロック信号を用いて前記メモリから読み出されたデ
ータと該第１クロック信号より遅い第２クロック信号を
用いて前記メモリから読み出されたデータとを比較し、
該比較結果を表す信号を外部に出力する比較回路、を備
えている。
【００２０】この半導体集積回路では、前記メモリセル
フテスト回路は、外部から入力された第１クロック信号
及び該第１クロック信号より遅い第２クロック信号の何
れかを用いて前記メモリからデータを読み出す読み出し
回路と、該読み出し回路で前記第１クロック信号を用い
て読み出されたデータと前記読み出し回路で前記第２ク
ロック信号を用いて読み出されたデータとを比較し、該
比較結果を表す信号を外部に出力する比較回路、とで構
成できる。
フテスト回路は、外部から入力された第１クロック信号
及び該第１クロック信号より遅い第２クロック信号の何
れかを用いて前記メモリからデータを読み出す読み出し
回路と、該読み出し回路で前記第１クロック信号を用い
て読み出されたデータと前記読み出し回路で前記第２ク
ロック信号を用いて読み出されたデータとを比較し、該
比較結果を表す信号を外部に出力する比較回路、とで構
成できる。
【００２１】また、この半導体集積回路では、前記メモ
リセルフテスト回路は、外部から入力された第１クロッ
ク信号及び該第１クロック信号より遅い第２クロック信
号の何れかを用いて前記メモリからデータを読み出す読
み出し回路と、該読み出し回路で前記第２クロック信号
を用いて読み出されたデータを一時記憶する一時記憶手
段と、前記読み出し回路で前記第１クロック信号を用い
て読み出されたデータと該一時記憶手段から読み出され
たデータとを比較し、該比較結果を表す信号を外部に出
力する比較回路、とを備えて構成できる。
リセルフテスト回路は、外部から入力された第１クロッ
ク信号及び該第１クロック信号より遅い第２クロック信
号の何れかを用いて前記メモリからデータを読み出す読
み出し回路と、該読み出し回路で前記第２クロック信号
を用いて読み出されたデータを一時記憶する一時記憶手
段と、前記読み出し回路で前記第１クロック信号を用い
て読み出されたデータと該一時記憶手段から読み出され
たデータとを比較し、該比較結果を表す信号を外部に出
力する比較回路、とを備えて構成できる。
【００２２】また、この半導体集積回路では、前記メモ
リセルフテスト回路は、外部から入力された第１クロッ
ク信号を分周することにより第２クロック信号を生成す
る分周回路と、前記第１クロック信号及び該分周回路か
らの第２クロック信号の何れかを用いて前記メモリから
データを読み出す読み出し回路と、該読み出し回路で前
記第２クロック信号を用いて読み出されたデータを一時
記憶する一時記憶手段と、前記読み出し回路で前記第１
クロック信号を用いて読み出されたデータと該一時記憶
手段から読み出されたデータとを比較し、該比較結果を
表す信号を外部に出力する比較回路、とを備えて構成で
きる。
リセルフテスト回路は、外部から入力された第１クロッ
ク信号を分周することにより第２クロック信号を生成す
る分周回路と、前記第１クロック信号及び該分周回路か
らの第２クロック信号の何れかを用いて前記メモリから
データを読み出す読み出し回路と、該読み出し回路で前
記第２クロック信号を用いて読み出されたデータを一時
記憶する一時記憶手段と、前記読み出し回路で前記第１
クロック信号を用いて読み出されたデータと該一時記憶
手段から読み出されたデータとを比較し、該比較結果を
表す信号を外部に出力する比較回路、とを備えて構成で
きる。
【００２３】これらの半導体集積回路において、テスト
の対象とするメモリは、不揮発メモリ、特にセルトラン
ジスタの閾値電圧を変化させることにより情報を記憶す
るフラッシュメモリとすることができる。このメモリ
は、クロック信号に同期して動作する同期型メモリで構
成できる。
の対象とするメモリは、不揮発メモリ、特にセルトラン
ジスタの閾値電圧を変化させることにより情報を記憶す
るフラッシュメモリとすることができる。このメモリ
は、クロック信号に同期して動作する同期型メモリで構
成できる。
【００２４】この半導体集積回路によれば、テスタ等の
評価装置を用いずに、セルフテストを実現することがで
きる。
評価装置を用いずに、セルフテストを実現することがで
きる。
【００２５】なお、本発明では、規格速度より十分遅い
速度では正しいデータが読み出せるメモリをテストする
ことを前提としている。即ち、何らかの原因で閾値電圧
Ｖtm 0及びＶtm1が変動しても、Ｖtm0＞Ｖr＞Ｖtm1の関
係が保たれているメモリ、つまり一定以上の品質を有す
るメモリをテスト対象としている。従って、本発明は、
メモリの初期選別のために使用するより、一通りの選別
が終了したメモリを対象に行うテスト、例えば信頼性評
価試験や製品出荷最終段階の確認等に使用するのが好ま
しい。
速度では正しいデータが読み出せるメモリをテストする
ことを前提としている。即ち、何らかの原因で閾値電圧
Ｖtm 0及びＶtm1が変動しても、Ｖtm0＞Ｖr＞Ｖtm1の関
係が保たれているメモリ、つまり一定以上の品質を有す
るメモリをテスト対象としている。従って、本発明は、
メモリの初期選別のために使用するより、一通りの選別
が終了したメモリを対象に行うテスト、例えば信頼性評
価試験や製品出荷最終段階の確認等に使用するのが好ま
しい。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【００２７】図２は本発明に係る半導体集積回路の一例
としてのマイクロコンピュータ１１を示す。このマイク
ロコンピュータ１１は、不揮発メモリであるフラッシュ
ＥＥＰＲＯＭ１２、セルフテスト回路１３及び論理回路
１４から構成されている。論理回路１４には、中央処理
装置（ＣＰＵ）及び周辺回路等が含まれる。なお、本発
明のメモリセルフテスト装置は、フラッシュＥＥＰＲＯ
Ｍ１２とセルフテスト回路１３とから構成されている。
としてのマイクロコンピュータ１１を示す。このマイク
ロコンピュータ１１は、不揮発メモリであるフラッシュ
ＥＥＰＲＯＭ１２、セルフテスト回路１３及び論理回路
１４から構成されている。論理回路１４には、中央処理
装置（ＣＰＵ）及び周辺回路等が含まれる。なお、本発
明のメモリセルフテスト装置は、フラッシュＥＥＰＲＯ
Ｍ１２とセルフテスト回路１３とから構成されている。
【００２８】このマイクロコンピュータ１１は、外部か
ら与えられる第１クロック信号ＣＫ１に同期して動作す
る。この同期動作を実現するために、フラッシュＥＥＰ
ＲＯＭ１２、セルフテスト回路１３及び論理回路１４の
それぞれに第１クロック信号ＣＫ１が供給されるように
なっている。
ら与えられる第１クロック信号ＣＫ１に同期して動作す
る。この同期動作を実現するために、フラッシュＥＥＰ
ＲＯＭ１２、セルフテスト回路１３及び論理回路１４の
それぞれに第１クロック信号ＣＫ１が供給されるように
なっている。
【００２９】フラッシュＥＥＰＲＯＭ１２は、第１クロ
ック信号ＣＫ１に同期して書き込み及び読み出しが行わ
れる同期型メモリである。また、セルフテスト回路１３
は、詳細は後述するが、外部からの第１クロック信号Ｃ
Ｋ１に基づいて第２クロック信号ＣＫ２を生成し、これ
ら第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２
を用いてフラッシュＥＥＰＲＯＭ１２をテストし、その
結果を一致／不一致信号としてマイクロコンピュータ１
１の外部に送出する。
ック信号ＣＫ１に同期して書き込み及び読み出しが行わ
れる同期型メモリである。また、セルフテスト回路１３
は、詳細は後述するが、外部からの第１クロック信号Ｃ
Ｋ１に基づいて第２クロック信号ＣＫ２を生成し、これ
ら第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２
を用いてフラッシュＥＥＰＲＯＭ１２をテストし、その
結果を一致／不一致信号としてマイクロコンピュータ１
１の外部に送出する。
【００３０】次に、上記のように構成されるマイクロコ
ンピュータ１１においてフラッシュＥＥＰＲＯＭ１２を
テストする場合の動作を説明する。なお、このマイクロ
コンピュータ１１が通常の動作を行う場合は、フラッシ
ュＥＥＰＲＯＭ１２は、電気的に論理回路１４に接続さ
れる。一方、例えば図示しない所定の信号線がアクティ
ブにすることによりマイクロコンピュータ１１がテスト
モードに設定された場合は、図２に示すように、フラッ
シュＥＥＰＲＯＭ１２は、電気的にセルフテスト回路１
３に接続される。
ンピュータ１１においてフラッシュＥＥＰＲＯＭ１２を
テストする場合の動作を説明する。なお、このマイクロ
コンピュータ１１が通常の動作を行う場合は、フラッシ
ュＥＥＰＲＯＭ１２は、電気的に論理回路１４に接続さ
れる。一方、例えば図示しない所定の信号線がアクティ
ブにすることによりマイクロコンピュータ１１がテスト
モードに設定された場合は、図２に示すように、フラッ
シュＥＥＰＲＯＭ１２は、電気的にセルフテスト回路１
３に接続される。
【００３１】マイクロコンピュータ１１がテストモード
に設定されると、セルフテスト回路１３は、先ず通常の
動作時に使用される第１クロック信号ＣＫ１より十分低
い周波数の第２クロック信号ＣＫ２を用いてフラッシュ
ＥＥＰＲＯＭ１２からデータを読み出す。この読み出さ
れたデータは、このセルフテスト回路１３に設けられた
図示しないＲＡＭ２５（詳細後述）に記憶される。
に設定されると、セルフテスト回路１３は、先ず通常の
動作時に使用される第１クロック信号ＣＫ１より十分低
い周波数の第２クロック信号ＣＫ２を用いてフラッシュ
ＥＥＰＲＯＭ１２からデータを読み出す。この読み出さ
れたデータは、このセルフテスト回路１３に設けられた
図示しないＲＡＭ２５（詳細後述）に記憶される。
【００３２】次いで、第１クロック信号ＣＫ１を用いて
フラッシュＥＥＰＲＯＭ１２からデータが読み出され
る。そして、この読み出されたデータと先に読み出され
てＲＡＭ２５に記憶されているデータとが比較され、こ
の比較結果が一致／不一致信号としてマイクロコンピュ
ータ１１の外部に出力される。この一致／不一致信号が
一致を表している場合は、フラッシュＥＥＰＲＯＭ１２
は正常であると判断される。一方、不一致を表している
場合は、読み出し速度の相違によってデータが異なるこ
とが認識され、このフラッシュＥＥＰＲＯＭ１２は故障
と判断される。
フラッシュＥＥＰＲＯＭ１２からデータが読み出され
る。そして、この読み出されたデータと先に読み出され
てＲＡＭ２５に記憶されているデータとが比較され、こ
の比較結果が一致／不一致信号としてマイクロコンピュ
ータ１１の外部に出力される。この一致／不一致信号が
一致を表している場合は、フラッシュＥＥＰＲＯＭ１２
は正常であると判断される。一方、不一致を表している
場合は、読み出し速度の相違によってデータが異なるこ
とが認識され、このフラッシュＥＥＰＲＯＭ１２は故障
と判断される。
【００３３】次に、フラッシュＥＥＰＲＯＭ１２とセル
フテスト回路１３とで成るメモリセルフテスト装置の構
成を図１に示したブロック図を参照しながら説明する。
このメモリセルフテスト装置に含まれるセルフテスト回
路１３は、分周回路２０、マルチプレクサ２１、読み出
し回路２２、デマルチプレクサ２３、書き込み回路２
４、ＲＡＭ２５、読み出し回路２６及び比較回路２７か
ら構成されている。
フテスト回路１３とで成るメモリセルフテスト装置の構
成を図１に示したブロック図を参照しながら説明する。
このメモリセルフテスト装置に含まれるセルフテスト回
路１３は、分周回路２０、マルチプレクサ２１、読み出
し回路２２、デマルチプレクサ２３、書き込み回路２
４、ＲＡＭ２５、読み出し回路２６及び比較回路２７か
ら構成されている。
【００３４】分周回路２０は、外部から入力された周波
数ｆの第１クロック信号ＣＫ１をＮ分の１に分周し、周
波数ｆ／Ｎの第２クロック信号ＣＫ２を生成する。この
分周回路２０で生成された第２クロック信号ＣＫ２はマ
ルチプレクサ２１に供給される。この周波数ｆ／Ｎは、
周波数ｆと比較して十分小さい値になるように分周の段
数が決められる。
数ｆの第１クロック信号ＣＫ１をＮ分の１に分周し、周
波数ｆ／Ｎの第２クロック信号ＣＫ２を生成する。この
分周回路２０で生成された第２クロック信号ＣＫ２はマ
ルチプレクサ２１に供給される。この周波数ｆ／Ｎは、
周波数ｆと比較して十分小さい値になるように分周の段
数が決められる。
【００３５】マルチプレクサ２１は、図示しない制御回
路からの選択信号に応じて、外部からの第１クロック信
号ＣＫ１又は分周回路２０からの第２クロック信号ＣＫ
２の何れかを通過させる。即ち、マルチプレクサ２１
は、周波数ｆでフラッシュＥＥＰＲＯＭ１２からデータ
を読み出す場合は外部からの第１クロック信号ＣＫ１を
通過させ、周波数ｆ／ＮでフラッシュＥＥＰＲＯＭ１２
からデータを読み出す場合は分周回路２０からの第２ク
ロック信号ＣＫ２を通過させる。このマルチプレクサ２
１から出力されたクロック信号は、フラッシュＥＥＰＲ
ＯＭ１２及び読み出し回路２２に供給される。
路からの選択信号に応じて、外部からの第１クロック信
号ＣＫ１又は分周回路２０からの第２クロック信号ＣＫ
２の何れかを通過させる。即ち、マルチプレクサ２１
は、周波数ｆでフラッシュＥＥＰＲＯＭ１２からデータ
を読み出す場合は外部からの第１クロック信号ＣＫ１を
通過させ、周波数ｆ／ＮでフラッシュＥＥＰＲＯＭ１２
からデータを読み出す場合は分周回路２０からの第２ク
ロック信号ＣＫ２を通過させる。このマルチプレクサ２
１から出力されたクロック信号は、フラッシュＥＥＰＲ
ＯＭ１２及び読み出し回路２２に供給される。
【００３６】フラッシュＥＥＰＲＯＭ１２は、周波数ｆ
又はその分周された周波数ｆ／Ｎのクロック信号で動作
する。なお、このフラッシュＥＥＰＲＯＭ１２へのデー
タの書き込みについては説明を省略する。
又はその分周された周波数ｆ／Ｎのクロック信号で動作
する。なお、このフラッシュＥＥＰＲＯＭ１２へのデー
タの書き込みについては説明を省略する。
【００３７】読み出し回路２２は、マルチプレクサ２１
からのクロック信号を用いてフラッシュＥＥＰＲＯＭ１
２からのデータの読み出しを制御する。従って、この読
み出し回路２２は、上記選択信号に応じて周波数ｆのク
ロック信号又は周波数ｆ／Ｎのクロック信号の何れかを
用いてフラッシュＥＥＰＲＯＭ１２からデータを読み出
す。この読み出し回路２２で読み出されたデータは、デ
マルチプレクサ２３に供給される。
からのクロック信号を用いてフラッシュＥＥＰＲＯＭ１
２からのデータの読み出しを制御する。従って、この読
み出し回路２２は、上記選択信号に応じて周波数ｆのク
ロック信号又は周波数ｆ／Ｎのクロック信号の何れかを
用いてフラッシュＥＥＰＲＯＭ１２からデータを読み出
す。この読み出し回路２２で読み出されたデータは、デ
マルチプレクサ２３に供給される。
【００３８】デマルチプレクサ２３は、上記選択信号に
応じて、読み出し回路２２からのデータを書き込み回路
２４又は比較回路２７の何れか一方に供給する。即ち、
デマルチプレクサ２３は、周波数ｆ／ＮでフラッシュＥ
ＥＰＲＯＭ１２からデータが読み出された場合は、該デ
ータを書き込み回路２４に供給し、周波数ｆでフラッシ
ュＥＥＰＲＯＭ１２からデータが読み出された場合は、
該データを比較回路２７に供給する。
応じて、読み出し回路２２からのデータを書き込み回路
２４又は比較回路２７の何れか一方に供給する。即ち、
デマルチプレクサ２３は、周波数ｆ／ＮでフラッシュＥ
ＥＰＲＯＭ１２からデータが読み出された場合は、該デ
ータを書き込み回路２４に供給し、周波数ｆでフラッシ
ュＥＥＰＲＯＭ１２からデータが読み出された場合は、
該データを比較回路２７に供給する。
【００３９】書き込み回路２４は、第１クロック信号Ｃ
Ｋ１に同期して、デマルチプレクサ２３からのデータを
ＲＡＭ２５に書き込むための制御を行う。また、ＲＡＭ
２５は本発明の一時記憶手段に対応し、周波数ｆ／Ｎの
クロック信号を用いてフラッシュＥＥＰＲＯＭ１２から
読み出されたデータを一時的に記憶する。また、読み出
し回路２６は、第１クロック信号ＣＫ１に同期して、Ｒ
ＡＭ２５からデータを読み出すための制御を行う。
Ｋ１に同期して、デマルチプレクサ２３からのデータを
ＲＡＭ２５に書き込むための制御を行う。また、ＲＡＭ
２５は本発明の一時記憶手段に対応し、周波数ｆ／Ｎの
クロック信号を用いてフラッシュＥＥＰＲＯＭ１２から
読み出されたデータを一時的に記憶する。また、読み出
し回路２６は、第１クロック信号ＣＫ１に同期して、Ｒ
ＡＭ２５からデータを読み出すための制御を行う。
【００４０】比較回路２７は、デマルチプレクサ２３か
らのデータとＲＡＭ２５からのデータとを比較する。こ
の比較回路２７による比較結果は、一致／不一致信号と
して外部に出力される。フラッシュＥＥＰＲＯＭ１２の
セルトランジスタの閾値電圧変動により動作速度が低下
した場合、ここで不一致信号が出力される。
らのデータとＲＡＭ２５からのデータとを比較する。こ
の比較回路２７による比較結果は、一致／不一致信号と
して外部に出力される。フラッシュＥＥＰＲＯＭ１２の
セルトランジスタの閾値電圧変動により動作速度が低下
した場合、ここで不一致信号が出力される。
【００４１】次に、上記の構成において、このメモリセ
ルフテスト装置が組み込まれた半導体集積回路の動作を
図３に示したフローチャートを参照しながら説明する。
ルフテスト装置が組み込まれた半導体集積回路の動作を
図３に示したフローチャートを参照しながら説明する。
【００４２】このメモリセルフテスト装置が組み込まれ
た半導体集積回路がテストモードに設定されると、図示
しない制御回路は選択信号をマルチプレクサ２１及びデ
マルチプレクサ２３に供給する。これにより、マルチプ
レクサ２１が外部からの第１クロック信号ＣＫ１を通過
させ、デマルチプレクサ２３が読み出し回路２２からの
データを書き込み回路２４に供給するように初期設定さ
れる。
た半導体集積回路がテストモードに設定されると、図示
しない制御回路は選択信号をマルチプレクサ２１及びデ
マルチプレクサ２３に供給する。これにより、マルチプ
レクサ２１が外部からの第１クロック信号ＣＫ１を通過
させ、デマルチプレクサ２３が読み出し回路２２からの
データを書き込み回路２４に供給するように初期設定さ
れる。
【００４３】この状態で、先ず、フラッシュＥＥＰＲＯ
Ｍ１２に記憶されているデータが読み出される（ステッ
プＳ１）。従って、分周回路２０からの周波数ｆ／Ｎの
クロック信号を用いてフラッシュＥＥＰＲＯＭ１２から
データが読み出されることになる。次いで、この読み出
されたデータがＲＡＭ２５に書き込まれる（ステップＳ
２）。以上により、フラッシュＥＥＰＲＯＭ１２の全デ
ータがＲＡＭ２５に書き込まれる。その後、図示は省略
してあるが、制御回路（図示しない）は選択信号をマル
チプレクサ２１及びデマルチプレクサ２３に供給する。
これにより、マルチプレクサ２１は分周回路２０からの
第２クロック信号ＣＫ２を通過させ、デマルチプレクサ
２３は読み出し回路２２からのデータを比較回路２７に
供給するように設定される。
Ｍ１２に記憶されているデータが読み出される（ステッ
プＳ１）。従って、分周回路２０からの周波数ｆ／Ｎの
クロック信号を用いてフラッシュＥＥＰＲＯＭ１２から
データが読み出されることになる。次いで、この読み出
されたデータがＲＡＭ２５に書き込まれる（ステップＳ
２）。以上により、フラッシュＥＥＰＲＯＭ１２の全デ
ータがＲＡＭ２５に書き込まれる。その後、図示は省略
してあるが、制御回路（図示しない）は選択信号をマル
チプレクサ２１及びデマルチプレクサ２３に供給する。
これにより、マルチプレクサ２１は分周回路２０からの
第２クロック信号ＣＫ２を通過させ、デマルチプレクサ
２３は読み出し回路２２からのデータを比較回路２７に
供給するように設定される。
【００４４】この状態で、フラッシュＥＥＰＲＯＭ１２
に記憶されているデータが順次読み出される（ステップ
Ｓ３）。従って、外部からの周波数ｆの第１クロック信
号ＣＫ１を用いてフラッシュＥＥＰＲＯＭ１２からデー
タが読み出されることになる。次いで、このフラッシュ
ＥＥＰＲＯＭ１２から読み出されたデータと先にＲＡＭ
２５に記憶されたデータとが一致するかどうかが順次調
べられる（ステップＳ４）。これは、読み出し回路２２
によってフラッシュＥＥＰＲＯＭ１２から読み出された
データと、読み出し回路２６によってＲＡＭ２５から読
み出されたデータとを順次比較回路２７に供給すること
により行われる。
に記憶されているデータが順次読み出される（ステップ
Ｓ３）。従って、外部からの周波数ｆの第１クロック信
号ＣＫ１を用いてフラッシュＥＥＰＲＯＭ１２からデー
タが読み出されることになる。次いで、このフラッシュ
ＥＥＰＲＯＭ１２から読み出されたデータと先にＲＡＭ
２５に記憶されたデータとが一致するかどうかが順次調
べられる（ステップＳ４）。これは、読み出し回路２２
によってフラッシュＥＥＰＲＯＭ１２から読み出された
データと、読み出し回路２６によってＲＡＭ２５から読
み出されたデータとを順次比較回路２７に供給すること
により行われる。
【００４５】ここで、一致することが判断されると、フ
ラッシュＥＥＰＲＯＭ１２は良品であると認識され（ス
テップＳ５）、不一致であることが判断されると、不良
品であると認識される（ステップＳ６）。
ラッシュＥＥＰＲＯＭ１２は良品であると認識され（ス
テップＳ５）、不一致であることが判断されると、不良
品であると認識される（ステップＳ６）。
【００４６】なお、フラッシュＥＥＰＲＯＭ１２の容量
がＲＡＭ２５の容量に比べて大きく、一度にフラッシュ
ＥＥＰＲＯＭ１２の全データをＲＡＭ２５に書き込めな
い場合は、図４に示すように、複数回に分けて図３に示
した処理と同様の処理を実施するように構成すればよ
い。即ち、図３で示したステップに加えて、フラッシュ
ＥＥＰＲＯＭ１２の全領域のテストが完了したかを調べ
るステップ（ステップＳ７）を設け、未テスト領域が残
っている場合は順次テストを繰り返すように構成すれば
よい。
がＲＡＭ２５の容量に比べて大きく、一度にフラッシュ
ＥＥＰＲＯＭ１２の全データをＲＡＭ２５に書き込めな
い場合は、図４に示すように、複数回に分けて図３に示
した処理と同様の処理を実施するように構成すればよ
い。即ち、図３で示したステップに加えて、フラッシュ
ＥＥＰＲＯＭ１２の全領域のテストが完了したかを調べ
るステップ（ステップＳ７）を設け、未テスト領域が残
っている場合は順次テストを繰り返すように構成すれば
よい。
【００４７】以上のように構成されるメモリセルフテス
ト装置が組み込まれた半導体集積回路によれば、フラッ
シュＥＥＰＲＯＭ１２のセルトランジスタの閾値電圧変
動によって起きる動作速度低下が発生しているかどうか
を、テスタ等の評価装置を用いないセルフテストで、容
易に判別できる。
ト装置が組み込まれた半導体集積回路によれば、フラッ
シュＥＥＰＲＯＭ１２のセルトランジスタの閾値電圧変
動によって起きる動作速度低下が発生しているかどうか
を、テスタ等の評価装置を用いないセルフテストで、容
易に判別できる。
【００４８】なお、マイクロコンピュータ１１は、通
常、ＲＡＭを搭載している。この場合は、セルフテスト
回路１３の内部にＲＡＭ２５を設けることなく、マイク
ロコンピュータ１１に備えられているＲＡＭを使用して
上述したセルフテストを実施することができる。この場
合、セルフテスト回路１３のＲＡＭ２５は不要となるの
で、セルフテスト回路を備えたことによる面積のオーバ
ーヘッドを小さくできる。
常、ＲＡＭを搭載している。この場合は、セルフテスト
回路１３の内部にＲＡＭ２５を設けることなく、マイク
ロコンピュータ１１に備えられているＲＡＭを使用して
上述したセルフテストを実施することができる。この場
合、セルフテスト回路１３のＲＡＭ２５は不要となるの
で、セルフテスト回路を備えたことによる面積のオーバ
ーヘッドを小さくできる。
【００４９】
【発明の効果】以上詳述したように、本発明によれば、
従来のテスタ等の評価装置を用いたテストと比較して、
テストにかかる費用、時間、工数を削減できるメモリセ
ルフテスト装置及びこのメモリセルフテスト装置を内蔵
した半導体集積回路を提供できる。
従来のテスタ等の評価装置を用いたテストと比較して、
テストにかかる費用、時間、工数を削減できるメモリセ
ルフテスト装置及びこのメモリセルフテスト装置を内蔵
した半導体集積回路を提供できる。
【００５０】即ち、第１に半導体集積回路内部にメモリ
内容をテストする機能を備えているのでテスタ等の評価
用装置が不必要であり、テストにかかる費用を削減でき
る。第２に同時に大量の半導体集積回路をテストするこ
とができるので全体のテスト時間を短縮できる。第３は
期待値データを別途用意する必要ながないのでテスト工
数を削減できる。
内容をテストする機能を備えているのでテスタ等の評価
用装置が不必要であり、テストにかかる費用を削減でき
る。第２に同時に大量の半導体集積回路をテストするこ
とができるので全体のテスト時間を短縮できる。第３は
期待値データを別途用意する必要ながないのでテスト工
数を削減できる。
【図１】本発明の実施の形態に係るメモリセルフテスト
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】本発明の実施の形態に係るメモリセルフテスト
装置が含まれる半導体集積回路としてのマイクロコンピ
ュータの構成を示すブロック図である。
装置が含まれる半導体集積回路としてのマイクロコンピ
ュータの構成を示すブロック図である。
【図３】本発明の実施の形態に係るメモリセルフテスト
装置の動作例を示すフローチャートである。
装置の動作例を示すフローチャートである。
【図４】本発明の実施の形態に係るメモリセルフテスト
装置の他の動作例を示すフローチャートである。
装置の他の動作例を示すフローチャートである。
１１ マイクロコンピュータ １２ フラッシュＥＥＰＲＯＭ １３ セルフテスト回路 １４ 論理回路 ２０ 分周回路 ２１ マルチプレクサ ２２ 読み出し回路 ２３ デマルチプレクサ ２４ 書き込み回路 ２５ ＲＡＭ ２６ 読み出し回路 ２７ 比較回路
Claims (10)
- 【請求項１】テスト対象であるメモリと、 第１クロック信号を用いて前記メモリから読み出された
データと該第１クロック信号より遅い第２クロック信号
を用いて前記メモリから読み出されたデータとを比較す
ることにより前記メモリのテストを行うメモリセルフテ
スト回路、とを備えたメモリセルフテスト装置。 - 【請求項２】前記メモリセルフテスト回路は、 第１クロック信号及び該第１クロック信号より遅い第２
クロック信号の何れかを用いて前記メモリからデータを
読み出す読み出し回路と、 該読み出し回路で前記第１クロック信号を用いて読み出
されたデータと前記読み出し回路で前記第２クロック信
号を用いて読み出されたデータとを比較し、該比較結果
を表す信号を出力する比較回路、とを備えた請求項１に
記載のメモリセルフテスト装置。 - 【請求項３】前記メモリセルフテスト回路は、 第１クロック信号及び該第１クロック信号より遅い第２
クロック信号の何れかを用いて前記メモリからデータを
読み出す読み出し回路と、 該読み出し回路で前記第２クロック信号を用いて読み出
されたデータを一時記憶する一時記憶手段と、 前記読み出し回路で前記第１クロック信号を用いて読み
出されたデータと該一時記憶手段から読み出されたデー
タとを比較し、該比較結果を表す信号を出力する比較回
路、とを備えた請求項１に記載のメモリセルフテスト装
置。 - 【請求項４】前記メモリセルフテスト回路は、 第１クロック信号を分周することにより第２クロック信
号を生成する分周回路と、 前記第１クロック信号及び該分周回路からの第２クロッ
ク信号の何れかを用いて前記メモリからデータを読み出
す読み出し回路と、 該読み出し回路で前記第２クロック信号を用いて読み出
されたデータを一時記憶する一時記憶手段と、 前記読み出し回路で前記第１クロック信号を用いて読み
出されたデータと該一時記憶手段から読み出されたデー
タとを比較し、該比較結果を表す信号を出力する比較回
路、とを備えた請求項１に記載のメモリセルフテスト装
置。 - 【請求項５】前記メモリはフラッシュメモリである請求
項１乃至請求項４の何れか１項に記載のメモリセルフテ
スト装置。 - 【請求項６】テスト対象であるメモリと、 該メモリをテストするメモリセルフテスト回路、とが１
つのチップに含まれる半導体集積回路であって、 前記メモリセルフテスト回路は、 外部から入力された第１クロック信号を用いて前記メモ
リから読み出されたデータと該第１クロック信号より遅
い第２クロック信号を用いて前記メモリから読み出され
たデータとを比較し、該比較結果を表す信号を外部に出
力する比較回路、を備えたことを特徴とする半導体集積
回路。 - 【請求項７】前記メモリセルフテスト回路は、 外部から入力された第１クロック信号及び該第１クロッ
ク信号より遅い第２クロック信号の何れかを用いて前記
メモリからデータを読み出す読み出し回路と、 該読み出し回路で前記第１クロック信号を用いて読み出
されたデータと前記読み出し回路で前記第２クロック信
号を用いて読み出されたデータとを比較し、該比較結果
を表す信号を外部に出力する比較回路、とを備えた請求
項６に記載の半導体集積回路。 - 【請求項８】前記メモリセルフテスト回路は、 外部から入力された第１クロック信号及び該第１クロッ
ク信号より遅い第２クロック信号の何れかを用いて前記
メモリからデータを読み出す読み出し回路と、 該読み出し回路で前記第２クロック信号を用いて読み出
されたデータを一時記憶する一時記憶手段と、 前記読み出し回路で前記第１クロック信号を用いて読み
出されたデータと該一時記憶手段から読み出されたデー
タとを比較し、該比較結果を表す信号を外部に出力する
比較回路、とを備えた請求項６に記載の半導体集積回
路。 - 【請求項９】前記メモリセルフテスト回路は、 外部から入力された第１クロック信号を分周することに
より第２クロック信号を生成する分周回路と、 前記第１クロック信号及び該分周回路からの第２クロッ
ク信号の何れかを用いて前記メモリからデータを読み出
す読み出し回路と、 該読み出し回路で前記第２クロック信号を用いて読み出
されたデータを一時記憶する一時記憶手段と、 前記読み出し回路で前記第１クロック信号を用いて読み
出されたデータと該一時記憶手段から読み出されたデー
タとを比較し、該比較結果を表す信号を外部に出力する
比較回路、とを備えた請求項６に記載の半導体集積回
路。 - 【請求項１０】前記メモリはフラッシュメモリである請
求項６乃至請求項９の何れか１項に記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33028798A JP3527113B2 (ja) | 1998-11-20 | 1998-11-20 | メモリセルフテスト装置及びこのメモリセルフテスト装置を内蔵した半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33028798A JP3527113B2 (ja) | 1998-11-20 | 1998-11-20 | メモリセルフテスト装置及びこのメモリセルフテスト装置を内蔵した半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000156098A true JP2000156098A (ja) | 2000-06-06 |
| JP3527113B2 JP3527113B2 (ja) | 2004-05-17 |
Family
ID=18230972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33028798A Expired - Fee Related JP3527113B2 (ja) | 1998-11-20 | 1998-11-20 | メモリセルフテスト装置及びこのメモリセルフテスト装置を内蔵した半導体集積回路 |
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| Country | Link |
|---|---|
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356806B1 (ko) * | 2000-12-28 | 2002-10-18 | 주식회사 하이닉스반도체 | 에스디램의 내장 셀프 테스트를 위한 디큐 비교기 |
| WO2004081950A1 (ja) * | 2003-03-11 | 2004-09-23 | Fujitsu Limited | 半導体集積回路および半導体集積回路に搭載される内蔵メモリの試験方法 |
| JP2008047218A (ja) * | 2006-08-16 | 2008-02-28 | Toshiba Corp | 半導体記憶装置およびそのテスト方法 |
| JP4724774B2 (ja) * | 2007-03-29 | 2011-07-13 | 富士通株式会社 | 半導体回路装置、メモリテスト回路及び半導体回路装置の試験方法 |
| CN114155903A (zh) * | 2020-09-07 | 2022-03-08 | 长鑫存储技术有限公司 | 测试系统以及测试方法 |
-
1998
- 1998-11-20 JP JP33028798A patent/JP3527113B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356806B1 (ko) * | 2000-12-28 | 2002-10-18 | 주식회사 하이닉스반도체 | 에스디램의 내장 셀프 테스트를 위한 디큐 비교기 |
| WO2004081950A1 (ja) * | 2003-03-11 | 2004-09-23 | Fujitsu Limited | 半導体集積回路および半導体集積回路に搭載される内蔵メモリの試験方法 |
| JP2008047218A (ja) * | 2006-08-16 | 2008-02-28 | Toshiba Corp | 半導体記憶装置およびそのテスト方法 |
| JP4724774B2 (ja) * | 2007-03-29 | 2011-07-13 | 富士通株式会社 | 半導体回路装置、メモリテスト回路及び半導体回路装置の試験方法 |
| US8412983B2 (en) | 2007-03-29 | 2013-04-02 | Fujitsu Limited | Memory test circuit, semiconductor integrated circuit, and memory test method |
| CN114155903A (zh) * | 2020-09-07 | 2022-03-08 | 长鑫存储技术有限公司 | 测试系统以及测试方法 |
| CN114155903B (zh) * | 2020-09-07 | 2023-08-25 | 长鑫存储技术有限公司 | 测试系统以及测试方法 |
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| Publication number | Publication date |
|---|---|
| JP3527113B2 (ja) | 2004-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040123 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040218 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080227 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090227 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100227 Year of fee payment: 6 |
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