CN114155903A - 测试系统以及测试方法 - Google Patents

测试系统以及测试方法 Download PDF

Info

Publication number
CN114155903A
CN114155903A CN202010929507.0A CN202010929507A CN114155903A CN 114155903 A CN114155903 A CN 114155903A CN 202010929507 A CN202010929507 A CN 202010929507A CN 114155903 A CN114155903 A CN 114155903A
Authority
CN
China
Prior art keywords
clock signal
memory
tested
signal
duty ratio
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010929507.0A
Other languages
English (en)
Other versions
CN114155903B (zh
Inventor
潘宜飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202010929507.0A priority Critical patent/CN114155903B/zh
Priority to PCT/CN2021/103029 priority patent/WO2022048274A1/zh
Priority to US17/504,836 priority patent/US11380413B2/en
Publication of CN114155903A publication Critical patent/CN114155903A/zh
Application granted granted Critical
Publication of CN114155903B publication Critical patent/CN114155903B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明实施例提供一种测试系统以及测试方法,其中,测试系统包括:信号提供模块,用于为待测存储器提供第一时钟信号和第二时钟信号;待测存储器基于第一时钟信号执行写命令,以使待测存储器存储预设数据,待测存储器基于第二时钟信号执行读命令,以读取待测存储器存储的存储数据;第一时钟信号和第二时钟信号的其中一者为对称时钟信号,另一者为具有预设占空比的非对称时钟信号;处理模块,用于获取存储数据,并根据存储数据和预设数据的比较结果,获取待测存储器的时钟信号耐受度。通过对称时钟信号和非对称时钟信号的对照测试,减少时钟信号耐受度测试中存在的误差,以获取存储器的实际性能参数。

Description

测试系统以及测试方法
技术领域
本发明涉及半导体领域,特别涉及一种测试系统以及测试方法。
背景技术
存储器的工作是基于时钟信号实现的,但存储器的内部并没有时钟源来提供时钟信号,即存储器的工作需要通过外部输入的时钟信号,因此需要对存储器进行时钟信号耐受度测试。
若存储器工作在上升沿,时钟信号耐受度测试,即获取使得存储器正常工作的最小占空比;若存储器工作在下降沿,时钟信号耐受度测试,即获取使得存储器正常工作的最大占空比。
然而,目前对时钟信号耐受度测试存在较大误差,无法获取存储器的实际性能参数。
发明内容
本发明实施例提供一种测试系统以及测试方法,通过对称时钟信号和非对称时钟信号的对照测试,减少时钟信号耐受度测试中存在的误差,以获取存储器的实际性能参数。
为解决上述技术问题,本发明的实施例提供了一种测试系统,包括:信号提供模块,用于为待测存储器提供第一时钟信号和第二时钟信号;待测存储器基于第一时钟信号执行写命令,以使待测存储器存储预设数据,待测存储器基于第二时钟信号执行读命令,以读取待测存储器存储的存储数据;第一时钟信号和第二时钟信号的其中一者为对称时钟信号,另一者为具有预设占空比的非对称时钟信号;处理模块,用于获取存储数据,并根据存储数据和预设数据的比较结果,获取待测存储器的时钟信号耐受度。
与现有技术相比,待测存储器执行读命令和写命令,分别基于信号提供模块提供的对称时钟信号和非对称时钟信号,待测存储器基于对称时钟信号执行的读命令或写命令,能将待测存储器中的存储数据完整读出,或将需要存储的数据完整存储进待测存储器,由此可见,对称时钟信号引起的误差小;待测存储器基于非对称时钟信号执行的读命令或写命令,由于非对称时钟信号每个上升沿和下降沿的间隔时间不相同,存储器可能无法正常读出数据/写入数据,由此可见,非对称时钟信号引起的误差大。处理模块通过对称时钟信号和非对称时钟信号的对照测试,可以准确的获取存储器工作在非对称时钟下造成的误差,从而准确的判断存储器的时钟信号耐受度。
信号提供模块包括:命令提供单元,用于为待测存储器提供控制命令,控制命令至少包括写命令和读命令;处理单元,用于检测命令提供单元为待测存储器提供的控制命令;当检测到写命令,信号提供模块向待测存储器提供第一时钟信号,当检测到读命令,信号提供模块向待测存储器提供第二时钟信号。
处理单元包括:判断子单元,用于当检测到写命令,向调用子单元发送第一控制信号,当检测到读命令,向调用子单元发送第二控制信号;调用子单元,用于基于第一控制信号,控制信号提供模块向待测存储器提供第一时钟信号,基于第二控制信号,控制信号提供模块向待测存储器提供第二时钟信号。
信号提供模块包括:第一信号提供单元和第二信号提供单元;第一信号提供单元用于提供第一时钟信号,第一时钟信号为具有预设占空比的非对称时钟信号;第二信号提供单元用于提供第二时钟信号,第二时钟信号为对称时钟信号。
信号提供模块包括:第一信号提供单元和第二信号提供单元;第一信号提供单元用于提供第一时钟信号,第一时钟信号为对称时钟信号;第二信号提供单元用于提供第二时钟信号,第二时钟信号为具有预设占空比的非对称时钟信号。
处理模块包括:获取单元,用于获取存储数据,并根据存储数据和预设数据的比较结果,生成时钟调整信号;信号提供模块基于时钟调整信号,调整预设占空比,直至获取待测存储器的时钟信号耐受度。本发明实施例提供的一种反馈调节的方法,通过前一次测试中的预设占空比下存储器的耐受度测试结果,获取预设占空比的调整方式对预设占空比进行反馈调节,从而获取待测存储器的时钟信号耐受度。
另外,若待测存储器工作在上升沿,时钟信号耐受度用于表征,存储数据和预设数据的误差在预设范围内时,非对称时钟信号的最小占空比。
另外,处理模块包括:第一调整单元,若当前占空比下待测存储器的时钟信号耐受度表征待测存储器正常运行,用于降低非对称时钟信号的预设占空比;第二调整单元,若当前占空比下待测存储器的时钟信号耐受度表征待测存储器无法正常运行,用于提高非对称时钟信号的预设占空比。
另外,若待测存储器工作在下降沿,时钟信号耐受度用于表征,存储数据和预设数据的误差在预设范围内时,非对称时钟信号的最大占空比。
另外,处理模块包括:第一调整单元,若当前占空比下待测存储器的时钟信号耐受度表征待测存储器正常运行,用于提高非对称时钟信号的预设占空比;第二调整单元,若当前占空比下待测存储器的时钟信号耐受度表征待测存储器无法正常运行,用于非对称时钟信号的预设占空比。
本发明实施例还提供了一种测试方法,应用于测试机台,包括:获取预设数据;当检测到测试机台为待测存储器发出写命令,为待测存储器提供第一时钟信号,以使待测存储器存储预设数据;当检测到测试机台为待测存储器发出读命令,为待测存储器提供第二时钟信号,以读取待测存储器存储的存储数据;第一时钟信号和第二时钟信号的其中一者为对称时钟信号,另一者为具有预设占空比的非对称时钟信号;获取存储数据;比较存储数据和预设数据,并根据存储数据和预设数据的比较结果,获取待测存储器的时钟信号耐受度。
另外,测试方法还包括:根据预设占空比下待测存储器的时钟信号耐受度,调整预设占空比。
另外,根据预设占空比下待测存储器的时钟信号耐受度,调整预设占空比,包括以下步骤:若待测存储器工作在上升沿,通过以下方式进行调整预设占空比:若基于所述预设占空比的非对称信号,待测存储器的时钟信号耐受度表征待测存储器正常运行,则降低预设占空比;若基于所述预设占空比的非对称信号,待测存储器的时钟信号耐受度表征待测存储器无法正常运行,则提高预设占空比。
另外,根据预设占空比下待测存储器的时钟信号耐受度,调整预设占空比,包括以下步骤:若待测存储器工作在下降沿,通过以下方式进行调整预设占空比:若基于所述预设占空比的非对称信号,待测存储器的时钟信号耐受度表征待测存储器正常运行,则提高预设占空比;若基于所述预设占空比的非对称信号,待测存储器的时钟信号耐受度表征待测存储器无法正常运行,则降低预设占空比。
相比于现有技术而言,待测存储器执行读命令和写命令,分别基于对称时钟信号和非对称时钟信号,待测存储器基于对称时钟信号执行的读命令或写命令,能将待测存储器中的存储数据完整读出,或将需要存储的数据完整存储进待测存储器,由此可见,对称时钟信号引起的误差小;待测存储器基于非对称时钟信号执行的读命令或写命令,由于非对称时钟信号每个上升沿和下降沿的间隔时间不相同,存储器可能无法正常读出数据/写入数据,由此可见,非对称时钟信号引起的误差大。通过对称时钟信号和非对称时钟信号的对照测试,可以准确的获取存储器工作在非对称时钟下造成的误差,从而准确的判断存储器的时钟信号耐受度。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明,除非有特别申明,附图中的图不构成比例限制。
图1为本发明第一实施例提供的测试系统的结构示意图;
图2为本发明第二实施例提供的测试方法的流程示意图。
具体实施方式
目前,目前对时钟信号耐受度测试存在较大误差,无法获取存储器的实际性能参数。
为解决上述问题,本发明第一实施例提供了一种测试系统,包括:信号提供模块,用于为待测存储器提供第一时钟信号和第二时钟信号;待测存储器基于第一时钟信号执行写命令,以使待测存储器存储预设数据,待测存储器基于第二时钟信号执行读命令,以读取待测存储器存储的存储数据;第一时钟信号和第二时钟信号的其中一者为对称时钟信号,另一者为具有预设占空比的非对称时钟信号;处理模块,用于获取存储数据,并根据存储数据和预设数据的比较结果,获取待测存储器的时钟信号耐受度。
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合附图对本发明的各实施例进行详细的阐述。然而,本领域的普通技术人员可以理解,在本发明各实施例中,为了使读者更好地理解本申请而提出了许多技术细节。但是,即使没有这些技术细节和基于以下各实施例的种种变化和修改,也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便,不应对本发明的具体实现方式构成任何限定,各个实施例在不矛盾的前提下可以相互结合,相互引用。
图1为本发明实施例提供的测试系统的流程示意图,以下将结合附图对本实施例提供的测试方法进行详细说明。
参考图1,测试系统100,包括:信号提供模块101和处理模块102。
信号提供模块101,用于为待测存储器提供第一时钟信号和第二时钟信号。
待测存储器基于第一时钟信号执行写命令,以使待测存储器存储预设数据;待测存储器基于第二时钟信号执行读命令,以读取所述待测存储器存储的存储数据,读取的存储数据即前述写命令存储的预设数据。
第一时钟信号和第二时钟信号的其中一者为对称时钟信号,另一者为具有预设占空比的非对称时钟信号,其中对称时钟信号即占空比为50%的时钟信号,非对称时钟信号即占空比不为50%的时钟信号。
具体地,信号提供模块101包括:命令提供单元111和处理单元121。
命令提供单元111,用于为待测存储器提供控制命令,控制命令至少包括写命令和读命令。
处理单元121用于检测命令提供单元111为待测存储器提供的控制命令。当检测到写命令,信号提供模块101向待测存储器提供第一时钟信号,当检测到读命令,信号提供模块101向待测存储器提供第二时钟信号。
更具体地,处理单元121包括:判断子单元103和调用子单元104。
判断子单元103,用于当检测到写命令,向调用子单元104发送第一控制信号。调用子单元104,用于基于第一控制信号,控制信号提供模块101向待测存储器提供第一时钟信号。
判断子单元103还用于,当检测到读命令,向调用子单元104发送第二控制信号。调用子单元104还用于,基于第二控制信号,控制信号提供模块101向待测存储器提供第二时钟信号。
在本实施例中,信号提供模块101还包括:第一信号提供单元201和第二信号提供单元202。
在对存储器进行耐受度的测试中,若读命令和写命令的执行都基于对称时钟信号,则无法实现对存储器的耐受度测试;若读命令和写命令的执行都基于非对称时钟信号,由于读取过程和写入过程都存在较大误差,单次基于非对称时钟信号的读/写过程会获取一个耐受度结果,两次基于非对称时钟信号的读/写过程会导致获取的信号耐受度的测试结果不准确。
在一个例子中,第一信号提供单元201用于提供第一时钟信号,第一时钟信号为具有预设占空比的非对称时钟信号。第二信号提供单元202用于提供第二时钟信号,第二时钟信号为对称时钟信号,即待测存储器采用非对称时钟信号执行写命令,采用对称时钟信号执行读命令。
本实施例以测试待测存储器中三个存储单元为例进行详细描述,假设预设数据为111。待测存储器采用非对称时钟信号执行写命令,非对称时钟信号每个上升沿和下降沿的间隔时间不相同,可能存在无法正常写入数据的时序,从而导致存储器无法正常工作,即采用非对称时钟信号存入待测存储器的数据信号为101。待测存储器采用对称时钟信号执行读命令,对称时钟信号每个上升沿和下降沿的间隔时间相同,可以将待测存储器中的存储数据完成读出,即采用对称时钟信号执行的读命令,可以正确的获取待测存储器中的存储数据,此时读出的存储数据为101,存储数据与预设存储数据不同,则表示待测存储器在当前占空比下的非对称时钟信号无法正常工作。
需要说明的是,上述以三个存储单元对本实施例的测试原理进行详细描述,其目的在于使本领域技术人员理解本实施例的测试原理,并不构成对本实施例的限定,在具体使用过程中,可以根据实际需要测试的存储单元的数量执行上述测试流程。
在另一个例子中,第一信号提供单元201用于提供第一时钟信号,第一时钟信号为对称时钟信号。第二信号提供单元202用于提供第二时钟信号,第二时钟信号为具有预设占空比的非对称时钟信号,即待测存储器采用对称时钟信号执行写命令,采用非对称时钟信号执行读命令。
本实施例以测试待测存储器中三个存储单元为例及性能详细描述,假设预设数据为111。待测存储器采用对称时钟信号执行写命令,对称时钟信号每个上升沿和下降沿的间隔时间相同,可以将预设存储数据完整地存入待测存储器中,即采用对称时钟信号执行的写命令,可以正确的向待测存储器中写入预设数据,此时写入待测存储器的数据信号为111。待测存储器采用非对称时钟信号执行读命令,非对称时钟信号每个上升沿和下降沿的间隔时间不相同,可能存在无法正常读出数据的时序,从而导致存储器无法正常工作,即采用非对称时钟信号读出待测存储器存储的数据信号为101,存储数据与预设存储数据不同,则表示待测存储器在当前占空比下的非对称时钟信号无法正常工作。
需要说明的是,上述以三个存储单元对本实施例的测试原理进行详细描述,其目的在于使本领域技术人员理解本实施例的测试原理,并不构成对本实施例的限定,在具体使用过程中,可以根据实际需要测试的存储单元的数量执行上述测试流程。
处理模块102,用于获取存储数据,并根据存储数据和预设数据的比较结果,获取待测存储器的时钟信号耐受度。
具体地,处理模块102包括:获取单元112,用于获取存储数据,并根据存储数据和预设数据的比较结果,生成时钟调整信号;信号提供模块101基于时钟调整信号,调整预设占空比,直至获取待测存储器的时钟信号耐受度。
在一个例子中,若待测存储器工作在上升沿,时钟信号耐受度用于表征,存储数据和预设数据的误差在预设范围内时,非对称时钟信号的最小占空比。存储数据和预设数据的误差,即存储数据和预设数据的不同的数据占存储数据总数据的比例。由于待测存储器工作在上升沿,即高电平有效,非对称时钟信号的占空比越小,待测存储器正常工作的时间越短,从而获取待测存储器的时钟信号耐受度。
具体地,处理模块102还包括:第一调整单元112和第二调整单元122。
第一调整单元112,若预设占空比下待测存储器的时钟信号耐受度表征待测存储器正常运行,用于降低预设占空比。
第二调整单元122,若预设占空比下待测存储器的时钟信号耐受度表征待测存储器无法正常运行,用于提高预设占空比。
通过前一次测试中的预设占空比下存储器的耐受度测试结果,获取预设占空比的调整方式对预设占空比进行反馈调节,从而获取待测存储器的时钟信号耐受度。
在另一个例子中,若待测存储器工作在下降沿,时钟信号耐受度用于表征,存储数据和预设数据的误差在预设范围内时,非对称时钟信号的最大占空比。存储数据和预设数据的误差,即存储数据和预设数据的不同的数据占存储数据总数据的比例。由于待测存储器工作在下降沿,即低电平有效,非对称时钟信号的占空比越大,待测存储器正常工作的时间越短,从而获取待测存储器的时钟信号耐受度。
具体地,处理模块102还包括:第一调整单元112和第二调整单元122。
第一调整单元112,若预设占空比下待测存储器的时钟信号耐受度表征待测存储器正常运行,用于提高预设占空比。
第二调整单元122,若预设占空比下待测存储器的时钟信号耐受度表征待测存储器无法正常运行,用于降低预设占空比。
通过前一次测试中的预设占空比下存储器的耐受度测试结果,获取预设占空比的调整方式对预设占空比进行反馈调节,从而获取待测存储器的时钟信号耐受度。
需要说明的是,在本实施例中,在待测存储器执行读命令和执行写命令时,执行第一时钟信号和第二时钟信号的转换,在其他实施例中,可以在执行读命令和写命令之间的其他时序中执行第一时钟信号和第二时钟信号的切换。
与现有技术相比,待测存储器执行读命令和写命令,分别基于信号提供模块提供的对称时钟信号和非对称时钟信号,待测存储器基于对称时钟信号执行的读命令或写命令,能将待测存储器中的存储数据完整读出,或将需要存储的数据完整存储进待测存储器,由此可见,对称时钟信号引起的误差小;待测存储器基于非对称时钟信号执行的读命令或写命令,由于非对称时钟信号每个上升沿和下降沿的间隔时间不相同,存储器可能无法正常读出数据/写入数据,由此可见,非对称时钟信号引起的误差大。处理模块通过对称时钟信号和非对称时钟信号的对照测试,可以准确的获取存储器工作在非对称时钟下造成的误差,从而准确的判断存储器的时钟信号耐受度。
值得一提的是,本实施例中所涉及到的各模块均为逻辑模块,在实际应用中,一个逻辑单元可以是一个物理单元,也可以是一个物理单元的一部分,还可以以多个物理单元的组合实现。此外,为了突出本发明的创新部分,本实施例中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入,但这并不表明本实施例中不存在其它的单元。
本发明第二实施例涉及一种测试方法。
图2为本发明实施例提供的测试方法的流程示意图,以下将结合附图对本实施例提供的测试方法进行详细说明,与第一实施例相同或相应的部分,以下将不做详细赘述。
参考图2,测试方法,应用于测试机台,包括以下步骤:
步骤301,获取预设数据。
具体地,预设数据即待测存储器在执行写命令时需要存储的数据信号。
在一个例子中,以测试待测存储器中三个存储单元为例进行详细描述,假设预设数据为111。
步骤302,基于第一时钟信号,供待测存储器存储预设数据。
步骤303,基于第二时钟信号,读取待测存储器的存储数据。
具体地,当检测到测试机台为待测存储器发出写命令,为待测存储器提供第一时钟信号,以使待测存储器存储预设数据;当检测到测试机台为待测存储器发出读命令,为待测存储器提供第二时钟信号,以读取待测存储器存储的存储器数据。
第一时钟信号和第二时钟信号的其中一者为对称时钟信号,另一者为非对称时钟信号。
步骤304,获取存储数据。
具体地,获取待测存储器基于读命令读取的存储器数据信号。
在一个例子中,待测存储器采用非对称时钟信号执行写命令,非对称时钟信号每个上升沿和下降沿的间隔时间不相同,可能存在无法正常写入数据的时序,从而导致存储器无法正常工作,即采用非对称时钟信号存入待测存储器的数据信号为101。待测存储器采用对称时钟信号执行读命令,对称时钟信号每个上升沿和下降沿的间隔时间相同,可以将待测存储器中的存储数据完成读出,即采用对称时钟信号执行的读命令,可以正确的获取待测存储器中的存储数据,此时读出的存储数据为101。
在另一个例子中,待测存储器采用对称时钟信号执行写命令,对称时钟信号每个上升沿和下降沿的间隔时间相同,可以将预设存储数据完整地存入待测存储器中,即采用对称时钟信号执行的写命令,可以正确的向待测存储器中写入预设数据,此时写入待测存储器的数据信号为111。待测存储器采用非对称时钟信号执行读命令,非对称时钟信号每个上升沿和下降沿的间隔时间不相同,可能存在无法正常读出数据的时序,从而导致存储器无法正常工作,即采用非对称时钟信号读出待测存储器存储的数据信号为101。
通过对称时钟信号和非对称时钟信号的对照测试,可以准确的获取存储器在非对称时钟下造成的误差,从而准确的判断存储器的时钟信号耐受度。
步骤305,获取待测存储器的时钟信号耐受度。
具体地,根据存储数据和预设数据的比较结果,获取待测存储器的时钟信号耐受度。
在一个例子中,在一个例子中,若待测存储器工作在上升沿,时钟信号耐受度用于表征,存储数据和预设数据的误差在预设范围内时,非对称时钟信号的最小占空比。存储数据和预设数据的误差,即存储数据和预设数据的不同的数据占存储数据总数据的比例。由于待测存储器工作在上升沿,即高电平有效,第一时钟信号和第二时钟信号的占空比越小,待测存储器正常工作的时间越短,从而获取待测存储器的时钟信号耐受度。
在另一个例子中,若待测存储器工作在下降沿,时钟信号耐受度用于表征,存储数据和预设数据的误差在预设范围内时,非对称时钟信号的最大占空比。存储数据和预设数据的误差,即存储数据和预设数据的不同的数据占存储数据总数据的比例。由于待测存储器工作在下降沿,即低电平有效,第一时钟信号和第二时钟信号的占空比越大,待测存储器正常工作的时间越短,从而获取待测存储器的时钟信号耐受度。
步骤306,调整预设占空比。
具体地,根据当前占空比下待测存储器的时钟信号耐受度,调整预设占空比。
在一个例子中,若待测存储器工作在上升沿,通过以下方式进行调整预设占空比:
若预设占空比下待测存储器的时钟信号耐受度表征待测存储器正常运行,则降低预设占空比;若预设占空比下待测存储器的时钟信号耐受度表征待测存储器无法正常运行,则提高预设占空比。
在另一个例子中,若待测存储器工作在下降沿,通过以下方式进行调整预设占空比:
若预设占空比下待测存储器的时钟信号耐受度表征待测存储器正常运行,则提高预设占空比;若预设占空比下待测存储器的时钟信号耐受度表征待测存储器无法正常运行,则降低预设占空比。
通过前一次测试中的预设占空比下存储器的耐受度测试结果,获取预设占空比的调整方式对预设占空比进行反馈调节,反馈调节后继续执行步骤302,重复以上步骤,从而获取待测存储器的时钟信号耐受度。
需要说明的是,上述以三个存储单元对本实施例的测试原理进行详细描述,其目的在于使本领域技术人员理解本实施例的测试原理,并不构成对本实施例的限定,在具体使用过程中,可以根据实际需要测试的存储单元的数量执行上述测试流程。
还需要说明的是,在本实施例中,在待测存储器执行读命令和执行写命令时,执行第一时钟信号和第二时钟信号的转换,在其他实施例中,可以在执行读命令和写命令之间的其他时序中执行第一时钟信号和第二时钟信号的切换。
相比于现有技术而言,待测存储器执行读命令和写命令,分别基于对称时钟信号和非对称时钟信号,待测存储器基于对称时钟信号执行的读命令或写命令,能将待测存储器中的存储数据完整读出,或将需要存储的数据完整存储进待测存储器,由此可见,对称时钟信号引起的误差小;待测存储器基于非对称时钟信号执行的读命令或写命令,由于非对称时钟信号每个上升沿和下降沿的间隔时间不相同,存储器可能无法正常读出数据/写入数据,由此可见,非对称时钟信号引起的误差大。通过对称时钟信号和非对称时钟信号的对照测试,可以准确的获取存储器工作在非对称时钟下造成的误差,从而准确的判断存储器的时钟信号耐受度。
上面各种步骤划分,只是为了描述清楚,实现时可以合并为一个步骤或者对某些步骤进行拆分,分解为多个步骤,只要包括相同的逻辑关系,都在本专利的保护范围内;对流程中添加无关紧要的修改或者引入无关紧要的设计,但不改变其流程的核心设计都在该专利的保护范围内。
由于第一实施例与本实施例相互对应,因此本实施例可与第一实施例互相配合实施。第一实施例中提到的相关技术细节在本实施例中依然有效,在第一实施例中所能达到的技术效果在本实施例中也同样可以实现,为了减少重复,这里不再赘述。相应地,本实施例中提到的相关技术细节也可应用在第一实施例中。
本领域的普通技术人员可以理解,上述各实施例是实现本发明的具体实施例,而在实际应用中,可以在形式上和细节上对其作各种改变,而不偏离本发明的精神和范围。

Claims (14)

1.一种测试系统,其特征在于,包括:
信号提供模块,用于为待测存储器提供第一时钟信号和第二时钟信号;
所述待测存储器基于第一时钟信号执行写命令,以使所述待测存储器存储预设数据,所述待测存储器基于第二时钟信号执行读命令,以读取所述待测存储器存储的存储数据;
所述第一时钟信号和所述第二时钟信号的其中一者为对称时钟信号,另一者为具有预设占空比的非对称时钟信号;
处理模块,用于获取所述存储数据,并根据所述存储数据和所述预设数据的比较结果,获取所述待测存储器的时钟信号耐受度。
2.根据权利要求1所述的测试系统,其特征在于,所述信号提供模块包括:
命令提供单元,用于为所述待测存储器提供控制命令,所述控制命令至少包括所述写命令和所述读命令;
处理单元,用于检测所述命令提供单元为所述待测存储器提供的控制命令;
当检测到所述写命令,所述信号提供模块向所述待测存储器提供所述第一时钟信号,当检测到所述读命令,所述信号提供模块向所述待测存储器提供所述第二时钟信号。
3.根据权利要求2所述的测试系统,其特征在于,所述处理单元包括:
判断子单元,用于当检测到所述写命令,向调用子单元发送第一控制信号,当检测到所述读命令,向所述调用子单元发送第二控制信号;
所述调用子单元,用于基于所述第一控制信号,控制所述信号提供模块向所述待测存储器提供第一时钟信号,基于所述第二控制信号,控制所述信号提供模块向所述待测存储器提供第二时钟信号。
4.根据权利要求1所述的测试系统,其特征在于,所述信号提供模块包括:第一信号提供单元和第二信号提供单元;
所述第一信号提供单元用于提供所述第一时钟信号,所述第一时钟信号为具有预设占空比的非对称时钟信号;
所述第二信号提供单元用于提供所述第二时钟信号,所述第二时钟信号为对称时钟信号。
5.根据权利要求1所述的测试系统,其特征在于,所述信号提供模块包括:第一信号提供单元和第二信号提供单元;
所述第一信号提供单元用于提供所述第一时钟信号,所述第一时钟信号为对称时钟信号;
所述第二信号提供单元用于提供所述第二时钟信号,所述第二时钟信号为具有预设占空比的非对称时钟信号。
6.根据权利要求1所述的测试系统,其特征在于,所述处理模块包括:
获取单元,用于获取所述存储数据,并根据所述存储数据和所述预设数据的比较结果,生成时钟调整信号;
所述信号提供模块基于所述时钟调整信号,调整所述预设占空比,直至获取所述待测存储器的时钟信号耐受度。
7.根据权利要求6所述的测试系统,其特征在于,若所述待测存储器工作在上升沿,所述时钟信号耐受度用于表征,所述存储数据和所述预设数据的误差在预设范围内时,所述非对称时钟信号的最小占空比。
8.根据权利要求7所述的测试系统,其特征在于,所述处理模块包括:
第一调整单元,若当前占空比下所述待测存储器的时钟信号耐受度表征所述待测存储器正常运行,用于降低所述非对称时钟信号的预设占空比;
第二调整单元,若当前占空比下所述待测存储器的时钟信号耐受度表征所述待测存储器无法正常运行,用于提高所述非对称时钟信号的预设占空比。
9.根据权利要求6所述的测试系统,其特征在于,若所述待测存储器工作在下降沿,所述时钟信号耐受度用于表征,所述存储数据和所述预设数据的误差在预设范围内时,所述非对称时钟信号的最大占空比。
10.根据权利要求9所述的测试系统,其特征在于,所述处理模块包括:
第一调整单元,若当前占空比下所述待测存储器的时钟信号耐受度表征所述待测存储器正常运行,用于提高所述非对称时钟信号的预设占空比;
第二调整单元,若当前占空比下所述待测存储器的时钟信号耐受度表征所述待测存储器无法正常运行,用于降低非对称时钟信号的预设占空比。
11.一种测试方法,应用于测试机台,其特征在于,包括:
获取预设数据;
当检测到所述测试机台为待测存储器发出写命令,为所述待测存储器提供第一时钟信号,以使所述待测存储器存储所述预设数据;
当检测到所述测试机台为所述待测存储器发出读命令,为所述待测存储器提供第二时钟信号,以读取所述待测存储器存储的存储数据;
所述第一时钟信号和所述第二时钟信号的其中一者为对称时钟信号,另一者为具有预设占空比的非对称时钟信号;
获取所述存储数据;
比较所述存储数据和所述预设数据,并根据所述存储数据和所述预设数据的比较结果,获取所述待测存储器的时钟信号耐受度。
12.根据权利要求11所述的测试方法,其特征在于,还包括:根据所述预设占空比下所述待测存储器的时钟信号耐受度,调整所述预设占空比。
13.根据权利要求12所述的测试方法,其特征在于,所述根据所述预设占空比下所述待测存储器的时钟信号耐受度,调整所述预设占空比,包括以下步骤:
若所述待测存储器工作在上升沿,通过以下方式进行调整所述预设占空比:
若基于所述预设占空比的非对称信号,所述待测存储器的时钟信号耐受度表征所述待测存储器正常运行,则降低所述预设占空比;
若基于所属预设占空比的非对称信号,所述待测存储器的时钟信号耐受度表征所述待测存储器无法正常运行,则提高预设占空比。
14.根据权利要求12所述的测试方法,其特征在于,所述根据所述预设占空比下所述待测存储器的时钟信号耐受度,调整所述预设占空比,包括以下步骤:
若所述待测存储器工作在下降沿,通过以下方式进行调整所述预设占空比:
若基于所述预设占空比的非对称信号,所述待测存储器的时钟信号耐受度表征所述待测存储器正常运行,则提高所述预设占空比;
若基于所述预设占空比的非对称信号,所述待测存储器的时钟信号耐受度表征所述待测存储器无法正常运行,则降低所述预设占空比。
CN202010929507.0A 2020-09-07 2020-09-07 测试系统以及测试方法 Active CN114155903B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010929507.0A CN114155903B (zh) 2020-09-07 2020-09-07 测试系统以及测试方法
PCT/CN2021/103029 WO2022048274A1 (zh) 2020-09-07 2021-06-29 测试系统以及测试方法
US17/504,836 US11380413B2 (en) 2020-09-07 2021-10-19 Test system and test method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010929507.0A CN114155903B (zh) 2020-09-07 2020-09-07 测试系统以及测试方法

Publications (2)

Publication Number Publication Date
CN114155903A true CN114155903A (zh) 2022-03-08
CN114155903B CN114155903B (zh) 2023-08-25

Family

ID=80460809

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010929507.0A Active CN114155903B (zh) 2020-09-07 2020-09-07 测试系统以及测试方法

Country Status (2)

Country Link
CN (1) CN114155903B (zh)
WO (1) WO2022048274A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023245762A1 (zh) * 2022-06-21 2023-12-28 长鑫存储技术有限公司 存储芯片测试方法及装置、介质及设备

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050090A (ja) * 1996-08-02 1998-02-20 Seiko Kurotsuku Kk ダイナミックシフトレジスタ
JP2000156098A (ja) * 1998-11-20 2000-06-06 Nec Corp メモリセルフテスト装置及びこのメモリセルフテスト装置を内蔵した半導体集積回路
US20020133731A1 (en) * 2001-03-15 2002-09-19 Johnson James B. Duty cycle distortion compensation for the data output of a memory device
WO2005088644A1 (en) * 2004-03-05 2005-09-22 Koninklijke Philips Electronics N.V. Dft technique for stressing self-timed semiconductor memories to detect delay faults
US20060229849A1 (en) * 2005-04-12 2006-10-12 International Business Machines Corporation Using highly skewed clocks for application based tracing and application based normalization of processor clocks in an SMP environment
KR20080006888A (ko) * 2006-07-14 2008-01-17 삼성전자주식회사 저속 테스트 동작이 가능한 반도체 메모리 장치 및 반도체메모리 장치의 테스트 방법
US20090112555A1 (en) * 2006-05-01 2009-04-30 International Business Machines Corporation Design Structure For A Duty Cycle Measurement Apparatus That Operates In A Calibration Mode And A Test Mode
CN104079265A (zh) * 2014-06-23 2014-10-01 四川和芯微电子股份有限公司 高速时钟占空比检测系统
CN110097906A (zh) * 2018-01-31 2019-08-06 三星电子株式会社 调节占空比的存储器装置和具有存储器装置的存储器系统
US10685730B1 (en) * 2018-03-20 2020-06-16 Seagate Technology Llc Circuit including efficient clocking for testing memory interface
CN111554344A (zh) * 2020-04-28 2020-08-18 深圳佰维存储科技股份有限公司 存储单元测试方法、装置、存储介质及电子设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050135167A1 (en) * 2003-10-16 2005-06-23 Nec Plasma Display Corporation Memory access circuit for adjusting delay of internal clock signal used for memory control
CN100585568C (zh) * 2008-06-17 2010-01-27 炬力集成电路设计有限公司 一种ahb总线测试方法与系统
CN106409343B (zh) * 2016-08-31 2019-10-25 上海华力微电子有限公司 适用于各类周期性测试算法的存储器内建自测试电路
CN111597125B (zh) * 2020-05-09 2023-04-25 重庆大学 一种非易失内存文件系统索引节点的磨损均衡方法及系统

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050090A (ja) * 1996-08-02 1998-02-20 Seiko Kurotsuku Kk ダイナミックシフトレジスタ
JP2000156098A (ja) * 1998-11-20 2000-06-06 Nec Corp メモリセルフテスト装置及びこのメモリセルフテスト装置を内蔵した半導体集積回路
US20020133731A1 (en) * 2001-03-15 2002-09-19 Johnson James B. Duty cycle distortion compensation for the data output of a memory device
WO2005088644A1 (en) * 2004-03-05 2005-09-22 Koninklijke Philips Electronics N.V. Dft technique for stressing self-timed semiconductor memories to detect delay faults
US20060229849A1 (en) * 2005-04-12 2006-10-12 International Business Machines Corporation Using highly skewed clocks for application based tracing and application based normalization of processor clocks in an SMP environment
US20090112555A1 (en) * 2006-05-01 2009-04-30 International Business Machines Corporation Design Structure For A Duty Cycle Measurement Apparatus That Operates In A Calibration Mode And A Test Mode
KR20080006888A (ko) * 2006-07-14 2008-01-17 삼성전자주식회사 저속 테스트 동작이 가능한 반도체 메모리 장치 및 반도체메모리 장치의 테스트 방법
CN104079265A (zh) * 2014-06-23 2014-10-01 四川和芯微电子股份有限公司 高速时钟占空比检测系统
CN110097906A (zh) * 2018-01-31 2019-08-06 三星电子株式会社 调节占空比的存储器装置和具有存储器装置的存储器系统
US10685730B1 (en) * 2018-03-20 2020-06-16 Seagate Technology Llc Circuit including efficient clocking for testing memory interface
CN111554344A (zh) * 2020-04-28 2020-08-18 深圳佰维存储科技股份有限公司 存储单元测试方法、装置、存储介质及电子设备

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023245762A1 (zh) * 2022-06-21 2023-12-28 长鑫存储技术有限公司 存储芯片测试方法及装置、介质及设备

Also Published As

Publication number Publication date
WO2022048274A1 (zh) 2022-03-10
CN114155903B (zh) 2023-08-25

Similar Documents

Publication Publication Date Title
US8918686B2 (en) Determining data valid windows in a system and method for testing an integrated circuit device
US7757144B2 (en) System and method for testing integrated circuit modules comprising a plurality of integrated circuit devices
CN101458971A (zh) 一种嵌入式存储器的测试系统及测试方法
CN108874686B (zh) 内存参数调节方法、装置及设备
US20140089752A1 (en) Method, system and apparatus for evaluation of input/output buffer circuitry
KR20150094112A (ko) 반도체 메모리 장치 및 동작 방법
JP5006723B2 (ja) 半導体集積回路装置とそのテスト方法
CN101183303A (zh) Fifo控制电路及控制方法
US8754656B2 (en) High speed test circuit and method
CN116384306A (zh) 时序仿真验证方法、验证装置、电子设备和可读存储介质
CN114155903B (zh) 测试系统以及测试方法
US20040103357A1 (en) Semiconductor testing device
CN114035027A (zh) 一种mbist电路、驱动芯片、电子设备及测试方法
JP2013109637A (ja) メモリインターフェース回路、および、そのメモリインターフェース回路の動作方法
CN111863048A (zh) 存储器参考电压的确定电路、方法、存储器和电子设备
KR100973859B1 (ko) 시험 장치, 및 시험 방법
CN116362176A (zh) 电路仿真验证方法、验证装置、电子设备和可读存储介质
US20040148119A1 (en) Semiconductor test apparatus
CN115862707A (zh) 一种psram相位校准方法及控制器
CN111710354B (zh) 一种ddr3的cmd延时补偿方法、装置、设备及介质
KR101113437B1 (ko) 시험 장치
JP2012027734A (ja) メモリコントローラおよびメモリアクセスシステム
US11380413B2 (en) Test system and test method
US6634002B1 (en) Test circuit of semiconductor memory
US20200257332A1 (en) Verification apparatus and method for verifying operation of integrated circuit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant