JPH0428100A - Ｒｏｍ試験回路 - Google Patents
Ｒｏｍ試験回路Info
- Publication number
- JPH0428100A JPH0428100A JP2134553A JP13455390A JPH0428100A JP H0428100 A JPH0428100 A JP H0428100A JP 2134553 A JP2134553 A JP 2134553A JP 13455390 A JP13455390 A JP 13455390A JP H0428100 A JPH0428100 A JP H0428100A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- test
- data
- byte
- holding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 33
- 230000007246 mechanism Effects 0.000 abstract description 40
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract 2
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract 2
- 238000010998 test method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はＲＯＭ試験回路に関し、特に情報処理装置で一
般的に使用されるＲＯＭ （読出し専用メモリ）の試験
方法に関する。
般的に使用されるＲＯＭ （読出し専用メモリ）の試験
方法に関する。
従来技術
従来、この種の試験方法においては、ＲＯＭの内容をあ
る単位（たとえば１バイト単位）に読出し、読出した内
容を予め決められたアルゴリズム（たとえば単純な加算
や排他的論理和演算など）にしたがって処理している。
る単位（たとえば１バイト単位）に読出し、読出した内
容を予め決められたアルゴリズム（たとえば単純な加算
や排他的論理和演算など）にしたがって処理している。
この処理により得られた最後の結果を予め決められた期
待値と比較し、その比較結果が一致であれば正常と判断
し、不一致であれば異常と判断している。
待値と比較し、その比較結果が一致であれば正常と判断
し、不一致であれば異常と判断している。
しかしながら、ＲＯＭ自体の改版を考慮すると、−船釣
に改版の度に期待値が異なることになり、ＲＯＭの改版
に合わせて試験方法が変わることとなる。
に改版の度に期待値が異なることになり、ＲＯＭの改版
に合わせて試験方法が変わることとなる。
この不都合を回避するために、期待値が不変（たとえば
０）になるように補正値データをＲＯＭのデータの中に
持たせることが一般的に行われている。
０）になるように補正値データをＲＯＭのデータの中に
持たせることが一般的に行われている。
このような従来のＲＯＭの試験方法では、ＲＯＭのデー
タの中に補正値データを持たせることにより、期待値が
不変となるようにしているので、試験方法の無用な変更
を回避することはできるが、−船釣に多く行われている
ように、期待値がＯに固定された場合に、書込みが全く
行われていないＲＯＭが搭載されても、それを検出する
ことができないという欠点がある。
タの中に補正値データを持たせることにより、期待値が
不変となるようにしているので、試験方法の無用な変更
を回避することはできるが、−船釣に多く行われている
ように、期待値がＯに固定された場合に、書込みが全く
行われていないＲＯＭが搭載されても、それを検出する
ことができないという欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、未書込みのＲＯＭの搭載を検出すること
ができるＲＯＭ試験回路の提供を目的とする。
されたもので、未書込みのＲＯＭの搭載を検出すること
ができるＲＯＭ試験回路の提供を目的とする。
発明の構成
本発明によるＲＯＭ試験回路は、読出し専用の記憶手段
の内容を予め設定されたアルゴリズムにしたがって試験
を行う試験手段を含むＲＯＭ試験回路であって、前記記
憶手段の第１バイト目のデータを保持する第１の保持手
段と、前記記憶手段の第２バイト目以降のデータを順次
保持する第２の保持手段と、前記第１および第２の保持
手段に保持されたデータを比較する比較手段と、前記比
較手段の比較結果を保持するフラグ手段と、前記フラグ
手段の内容と前記試験手段の結果とにより試験結果を通
知する通知手段とを設けたことを特徴とする。
の内容を予め設定されたアルゴリズムにしたがって試験
を行う試験手段を含むＲＯＭ試験回路であって、前記記
憶手段の第１バイト目のデータを保持する第１の保持手
段と、前記記憶手段の第２バイト目以降のデータを順次
保持する第２の保持手段と、前記第１および第２の保持
手段に保持されたデータを比較する比較手段と、前記比
較手段の比較結果を保持するフラグ手段と、前記フラグ
手段の内容と前記試験手段の結果とにより試験結果を通
知する通知手段とを設けたことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、ＲＯＭＩの内容は従来と同様の試験機
構２により予め決められたアルゴリズムにしたがって試
験が行われる。
る。図において、ＲＯＭＩの内容は従来と同様の試験機
構２により予め決められたアルゴリズムにしたがって試
験が行われる。
また、ＲＯＭＩの内容は制御機構３により読出され、第
１バイト目のデータは第１バイト格納機構４に格納され
、第２バイト目以降のデータは第２バイト以降格納機構
５に格納される。
１バイト目のデータは第１バイト格納機構４に格納され
、第２バイト目以降のデータは第２バイト以降格納機構
５に格納される。
比較機構６は第１バイト格納機構４に格納されたデータ
と、第２バイト以降格納機構５に格納されたデータとを
比較し、比較結果をフリップフロップ（以下Ｆ／Ｆとす
る）７に出力する。
と、第２バイト以降格納機構５に格納されたデータとを
比較し、比較結果をフリップフロップ（以下Ｆ／Ｆとす
る）７に出力する。
Ｆ／Ｆ ７はＲＯＭＩの試験開始時にセットされ、比較
機構６により不一致が検出されたときにリセットされる
。
機構６により不一致が検出されたときにリセットされる
。
この第１図を用いて本発明の一実施例の動作について説
明する。
明する。
ＲＯＭＩの試験か開始されると、制御機構３はＦ／Ｆ７
をセットし、ＲＯＭＩの内容を第１バイト目から順次読
出す。
をセットし、ＲＯＭＩの内容を第１バイト目から順次読
出す。
制御機構３は読出した第１バイト目のデータを第１バイ
ト格納機構４に格納し、続いてＲＯＭＩから読出した第
２バイト目のデータを第２バイト以降格納機構５に格納
する。
ト格納機構４に格納し、続いてＲＯＭＩから読出した第
２バイト目のデータを第２バイト以降格納機構５に格納
する。
このとき、比較機構６は第１バイト格納機構４に格納さ
れたデータと、第２バイト以降格納機構５に格納された
データとを比較し、その結果不一致を検出すると、Ｆ／
Ｆ７をリセットする。
れたデータと、第２バイト以降格納機構５に格納された
データとを比較し、その結果不一致を検出すると、Ｆ／
Ｆ７をリセットする。
これ以降、制御機構３はＲＯＭＩから第３バイト目以降
のデータを順次読出して第２バイト以降格納機横５に格
納し、上述の処理動作と同様にして、比較機構６により
第１バイト格納機構４に格納されたデータと比較し、そ
の結果不一致を検出すると、Ｆ／Ｆ７をリセットする。
のデータを順次読出して第２バイト以降格納機横５に格
納し、上述の処理動作と同様にして、比較機構６により
第１バイト格納機構４に格納されたデータと比較し、そ
の結果不一致を検出すると、Ｆ／Ｆ７をリセットする。
ＲＯＭＩの全バイトのデータが処理されたときに、Ｆ／
Ｆ７がセット状態であれば、比較機構６により一度もリ
セットされなかったこと、すなわち比較機構６で一度も
不一致が検出されなかったことを示すので、ＲＯＭＩの
全バイトのデータが同一の内容であったことがわかる。
Ｆ７がセット状態であれば、比較機構６により一度もリ
セットされなかったこと、すなわち比較機構６で一度も
不一致が検出されなかったことを示すので、ＲＯＭＩの
全バイトのデータが同一の内容であったことがわかる。
一方、Ｆ／Ｆ７かリセット状態であれば、比較機構６に
よりリセットされたこと、すなわち比較機構６て不一致
が検出されたことを示すので、ＲＯＭＩの全バイトのデ
ータが同一の内容でないことがわかる。
よりリセットされたこと、すなわち比較機構６て不一致
が検出されたことを示すので、ＲＯＭＩの全バイトのデ
ータが同一の内容でないことがわかる。
このＦ／Ｆ７の内容はオア回路６て試験機構２の結果と
のオアがとられ、その演算結果が試験結果として出力さ
れる。
のオアがとられ、その演算結果が試験結果として出力さ
れる。
よって、オア回路８から“１”が出力されれば、ＲＯＭ
Ｉに異常が発生したか、あるいはＲＯＭＩに書込みが全
く行われていないことになる。
Ｉに異常が発生したか、あるいはＲＯＭＩに書込みが全
く行われていないことになる。
このように、ＲＯＭＩの内容を従来と同様の方法で試験
する試験機構２以外に、ＲＯＭＩの全域にわたって同一
内容が書込まれているか否かをチエツクするために第１
バイト格納機構４と第２バイト以降格納機構５と比較機
構６とＦ／Ｆ７とを設けるようにすることによって、従
来検出不可能であった未書込みのＲＯＭの搭載を検出す
ることができる。
する試験機構２以外に、ＲＯＭＩの全域にわたって同一
内容が書込まれているか否かをチエツクするために第１
バイト格納機構４と第２バイト以降格納機構５と比較機
構６とＦ／Ｆ７とを設けるようにすることによって、従
来検出不可能であった未書込みのＲＯＭの搭載を検出す
ることができる。
発明の詳細
な説明したように本発明によれば、読出し専用のＲＯＭ
の内容を予め設定されたアルゴリズムにしたがって試験
を行う試験機構以外に、ＲＯＭの全域にわたって同一デ
ータが書込まれているか否かを検出する機構を設けるよ
うにすることによって、未書込みのＲＯＭの搭載を検出
することができるという効果がある。
の内容を予め設定されたアルゴリズムにしたがって試験
を行う試験機構以外に、ＲＯＭの全域にわたって同一デ
ータが書込まれているか否かを検出する機構を設けるよ
うにすることによって、未書込みのＲＯＭの搭載を検出
することができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １・・・・・・ＲＯＭ ２・・・・・・試験機構 ４・・・・・・第１バイト格納機構 ５・・・・・・第２バイト以降格納機構６・・・・・・
比較機構 ７・・・・・・フリップフロップ ８・・・・・・オア回路
る。 主要部分の符号の説明 １・・・・・・ＲＯＭ ２・・・・・・試験機構 ４・・・・・・第１バイト格納機構 ５・・・・・・第２バイト以降格納機構６・・・・・・
比較機構 ７・・・・・・フリップフロップ ８・・・・・・オア回路
Claims (1)
- （１）読出し専用の記憶手段の内容を予め設定されたア
ルゴリズムにしたがって試験を行う試験手段を含むＲＯ
Ｍ試験回路であって、前記記憶手段の第１バイト目のデ
ータを保持する第１の保持手段と、前記記憶手段の第２
バイト目以降のデータを順次保持する第２の保持手段と
、前記第１および第２の保持手段に保持されたデータを
比較する比較手段と、前記比較手段の比較結果を保持す
るフラグ手段と、前記フラグ手段の内容と前記試験手段
の結果とにより試験結果を通知する通知手段とを設けた
ことを特徴とするＲＯＭ試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134553A JPH0428100A (ja) | 1990-05-24 | 1990-05-24 | Ｒｏｍ試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134553A JPH0428100A (ja) | 1990-05-24 | 1990-05-24 | Ｒｏｍ試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0428100A true JPH0428100A (ja) | 1992-01-30 |
Family
ID=15131013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2134553A Pending JPH0428100A (ja) | 1990-05-24 | 1990-05-24 | Ｒｏｍ試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0428100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0620556A2 (en) * | 1993-04-09 | 1994-10-19 | Nec Corporation | Semiconductor memory device having register for holding test resultant signal |
-
1990
- 1990-05-24 JP JP2134553A patent/JPH0428100A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0620556A2 (en) * | 1993-04-09 | 1994-10-19 | Nec Corporation | Semiconductor memory device having register for holding test resultant signal |
| EP0620556A3 (en) * | 1993-04-09 | 1998-01-21 | Nec Corporation | Semiconductor memory device having register for holding test resultant signal |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0428100A (ja) | Ｒｏｍ試験回路 | |
| JP2751822B2 (ja) | Ｆｉｆｏメモリ装置のメモリ制御方法 | |
| JPH06290062A (ja) | データメモリｉｃの実装不良検出方法 | |
| JPH05158804A (ja) | Ｒａｍチェック方法 | |
| JPH02297235A (ja) | メモリデータ保護回路 | |
| JPS63118953A (ja) | パリテイ異常検出方式 | |
| JPH0421993A (ja) | 記憶装置 | |
| JP2747133B2 (ja) | 故障報告回路 | |
| JPS5899841A (ja) | 部分実装された制御メモリのアドレス制御方式 | |
| JPH05108385A (ja) | エラー訂正回路診断方式 | |
| JPH0782475B2 (ja) | メモリインタロック制御回路 | |
| JP2004334707A (ja) | メモリ検査装置およびメモリ検査方法 | |
| JPH0573437A (ja) | メモリパリテイ回路 | |
| JPH064412A (ja) | ローカルメモリ検査訂正回路 | |
| JPS62293582A (ja) | メモリ装置 | |
| JPH05241900A (ja) | コンピュータのプログラム動作確認方式 | |
| JPS6043753A (ja) | 故障検出回路 | |
| JPH01320558A (ja) | マイクロプログラム制御装置 | |
| JPH0553924A (ja) | 記憶装置の試験方式 | |
| JPH01152542A (ja) | データ処理装置 | |
| JPH0193833A (ja) | 半導体集積回路 | |
| JPH04369711A (ja) | 電子ディスクサブシステム | |
| JPH07175726A (ja) | 実装状態および故障有無を検出するメモリ装置 | |
| JPH0535608A (ja) | 制御記憶検査訂正回路 | |
| JPS6429940A (en) | System for testing central processing unit |