JP2001307498A - メモリチェック装置及びメモリチェック方法並びに記憶媒体 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵに負担をかけずにフラッシュメモリの
正常性を迅速かつ確実に確認し、結果を出力することが
できるようにする。 【解決手段】 通常の処理に使用するメモリ１の他に内
容チェックのためのメモリ２と、テスト用のアドレス生
成手段としてのカウンタ回路４と、判定手段としてのＸ
ＯＲ回路７及びＤ型のフリップフロップ１０と、制御手
段としてのバッファ回路５，６、切替制御回路８、スイ
ッチ回路９及びインバータ１１とを設ける。通常モード
では、ＣＰＵ１おいて生成されたアドレスが有効となる
ようにバッファ回路５，６を制御し、試験モードでは、
カウンタ回路４において生成されたアドレスが有効とな
るようにバッファ回路５，６を制御してメモリ２，３の
同一アドレスに保持されているデータを読み出し、両者
が一致しているか否かを判定してチェック判定出力を自
動的に生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ（中央処理
装置）にデータバスを介して接続されるメモリが保持す
るデータ保持内容の確認に用いて好適なメモリチェック
装置及びメモリチェック方法並びに記録媒体に関する。

【０００２】

【従来の技術】ＣＰＵの周辺回路においてプログラムや
データを記憶するために用いられる素子として、ＲＡ
Ｍ、ＥＰＲＯＭ等があるが、最近は書き換え可能でかつ
バックアップが不要という利点から、フラッシュメモリ
がよく用いられる様になっている。しかし、フラッシュ
メモリは構造上の欠陥から、使用中ごくまれに、記憶し
ているビットの値が変化する事があるため、高い信頼性
を求められる装置においては何らかの対策が必要であ
る。

【０００３】従来において、一般的に用いられるメモリ
のデータ保持内容の変化の対処方法としては、２系統の
メモリを用意し、ＣＰＵが空きの時にチェックサムを計
算し、値を正常値と比較することによりメモリの正常性
を監視する。そして、チェックサムの値が変化した時は
異常が発生したとみなしてメモリをもう片方のメモリに
切り替える方法がある。

【０００４】

【発明が解決しようとする課題】しかしながら、従来技
術においては、ＣＰＵは両系統のメモリからデータを読
み出しチェックサムを計算して比較する、という動作を
本来の処理の合間に続行する必要があり、ＣＰＵにとっ
て処理の負担が大きくなる問題点があった。また、装置
の運用においては、フラッシュメモリのいずれかの番地
が勝手に変化していればメモリカード故障と判断し、カ
ードを交換する等の処置をとるため、どの番地が変化し
ていたかという事はあまり重要ではない。このため、処
理の負担が増大したり、発見に時間がかかるといった問
題が発生する。つまり、不具合が発生する前のいかに早
い時点でカードの異常が検出できるかどうかということ
が、装置の信頼性確保の上から重要であり、迅速かつ正
確にデータ保持内容を確認できるメモリチェック装置及
びメモリチェック方法の要求が強まりつつある。

【０００５】本発明は、斯かる問題点を鑑みてなされた
ものであり、その目的とするところは、ＣＰＵに負担を
かけずにフラッシュメモリの正常性を迅速かつ確実に確
認し、結果を出力することができるメモリチェック装置
及びメモリチェック方法並びに記録媒体を提供する点に
ある。

【０００６】

【課題を解決するための手段】本発明は、上記課題を解
決すべく、以下に掲げる構成とした。請求項１記載の発
明の要旨は、中央処理部にデータバスとアドレスバスと
が接続されたメモリのメモリチェック装置であって、前
記メモリと別体の前記データバスとアドレスバスとに接
続された副メモリと、前記アドレスバスに接続された試
験用のアドレスを生成するアドレス生成手段と、前記デ
ータバスと前記副メモリとに接続され、前記メモリから
読み出されたデータと前記副メモリから読み出されたデ
ータとが一致しているか否かを判定する判定手段と、前
記中央処理部からの制御情報に応じて前記中央処理部に
て生成されるアドレスを有効とする通常モード、もしく
は、前記アドレス生成手段にて生成されるアドレスを有
効とする試験モードのいずれか一方のモードとなるよう
に制御する制御手段とを備えたことを特徴とするメモリ
チェック装置に存する。請求項２記載の発明の要旨は、
前記制御手段は、前記アドレスバス上に挿入された切替
回路を含み、前記切替回路を切り替えることにより通常
モード、もしくは、試験モードのいずれか一方のモード
となるように制御することを特徴とする請求項１記載の
メモリチェック装置に存する。請求項３記載の発明の要
旨は、前記制御手段は、通常モードの書き込み時におい
て、前記メモリ及び副メモリの同一アドレスのそれぞれ
に対してデータバス上の同一データを書き込むように制
御し、試験モードにおいて、前記メモリ及び副メモリの
同一アドレスに保持されているデータを読み出し、前記
メモリ及び副メモリから読み出したデータのそれぞれを
前記判定手段に供給するように制御することを特徴とす
る請求項１または２記載のメモリチェック装置に存す
る。請求項４記載の発明の要旨は、前記メモリ及び副メ
モリがフラッシュメモリであることを特徴とする請求項
１〜３記載のメモリチェック装置に存する。請求項５記
載の発明の要旨は、前記アドレス生成手段は、カウンタ
回路を含み、所定の基準信号に応じて連続的な値のアド
レスを生成することを特徴とする請求項１〜４記載のメ
モリチェック装置に存する。請求項６記載の発明の要旨
は、前記判定手段は、排他的論理和回路を含むことを特
徴とする請求項１〜５記載のメモリチェック装置に存す
る。請求項７記載の発明の要旨は、前記判定手段は、さ
らに、Ｄ型フリップフロップを含むことを特徴とする請
求項６記載のメモリチェック装置に存する。請求項８記
載の発明の要旨は、中央処理部にデータバスとアドレス
バスとが接続されたメモリと、前記メモリと別体の前記
データバスとアドレスバスとに接続された副メモリとの
メモリチェック方法であって、試験用のアドレスを生成
する工程と、前記メモリから読み出されたデータと前記
副メモリから読み出されたデータとが一致しているか否
かを判定する工程と、前記中央処理部からの制御情報に
応じて前記中央処理部にて生成されるアドレスを有効と
する通常モード、もしくは、前記試験用のアドレスを生
成する工程にて生成されるアドレスを有効とする試験モ
ードのいずれか一方のモードとなるように制御する工程
とを有することを特徴とするメモリチェック方法に存す
る。請求項９記載の発明の要旨は、前記制御する工程に
おいては、前記アドレスバス上に挿入された切替回路を
切り替えることにより通常モード、もしくは、試験モー
ドのいずれか一方のモードとすることを特徴とする請求
項８記載のメモリチェック方法に存する。請求項１０記
載の発明の要旨は、前記制御する工程おいては、通常モ
ードの書き込み時に前記メモリ及び副メモリの同一アド
レスのそれぞれに対してデータバス上の同一データを書
き込み、試験モード時に前記メモリ及び副メモリの同一
アドレスに保持されているデータを読み出し、前記メモ
リ及び副メモリから読み出したデータのそれぞれを前記
判定する工程に供給することを特徴とする請求項８また
は９記載のメモリチェック方法に存する。請求項１１記
載の発明の要旨は、前記メモリ及び副メモリがフラッシ
ュメモリであることを特徴とする請求項８〜１０記載の
メモリチェック方法に存する。請求項１２記載の発明の
要旨は、前記試験用のアドレスを生成する工程において
は、所定の基準信号に応じて連続的な値のアドレスを生
成することを特徴とする請求項８〜１１記載のメモリチ
ェック方法に存する。請求項１３記載の発明の要旨は、
前記判定する工程においては、排他的論理和により前記
メモリから読み出されたデータと前記副メモリから読み
出されたデータとが一致しているか否かを判定すること
を特徴とする請求項８〜１２記載のメモリチェック方法
に存する。請求項１４記載の発明の要旨は、前記判定す
る工程においては、さらに、ノイズ成分を除去すること
を特徴とする請求項１３記載のメモリチェック方法に存
する。請求項１５記載の発明の要旨は、請求項８〜１４
のいずれか１項に記載のメモリチェック方法を実行可能
なプログラムが記載された記憶媒体に存する。

【０００７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態の全体構成を示すブロック図である。図１に示すよう
に第１の実施の形態に係わるメモリチェック装置は、Ｃ
ＰＵ１と、通常の処理に用いるメモリ２と、メモリ２以
外に設けられた別体のチェック用のメモリ３と、カウン
タ回路４と、バッファ５，６と、ＸＯＲ（排他的論理
和）回路７と、切替制御回路８と、スイッチ回路９と、
Ｄ型のフリップフロップ１０と、インバータ１１，１２
等とを有し、通常モードもしくは試験モードのいずれか
一方のモードで動作するように構成されている。なお、
メモリ２，３として例えばフラッシュメモリが用いられ
る。また、図１においては、簡略化のためにデータバス
が１本分のみ示されているが、実際には同様の接続関係
で同一の回路がデータバスの本数分だけ存在するものと
して説明する。

【０００８】図１に示すように１本のデータバス２１に
対してメモリ２及びＣＰＵ１の所定の入出力端子の一つ
が接続されている。また、このデータバス２１に対して
スイッチ回路９の一方の端子及びＸＯＲ（排他的論理
和）回路７の一方の入力端子が接続されている。メモリ
３の所定の入出力端子の一つとＸＯＲ回路７の他方の入
力端子とが接続され、この共通接続点にスイッチ回路９
の他方の端子が接続されている。スイッチ回路９は、制
御端子を有し、この制御端子が例えばハイレベルに制御
される時にオンする。他の残りのデータバスも同様とさ
れ、スイッチ回路とＸＯＲ回路とがデータバスの本数分
だけ設けられている。

【０００９】メモリ２が通常モード時における各処理に
使用され、メモリ３がメモリ２のデータ保持内容をチェ
ックする試験モード時に使用される。つまり、通常の処
理においては，ＣＰＵ１において生成されたアドレスに
より、メモリ２に対してデータの読み出しもしくは書き
込みがなされる。カウンタ回路４が試験用のアドレスを
生成するアドレス生成手段として設けられている。この
カウンタ回路４のクロック入力端子には、端子２３を介
して所定のクロック信号が供給される。従って、カウン
タ回路４は、クロック信号に応じて連続的な値のアドレ
スを生成する。

【００１０】また、メモリ２から読み出されたデータと
メモリ３から読み出されたデータとが一致しているか否
かを判定する判定手段としてＸＯＲ回路７とＤ型のフリ
ップフロップ１０とが設けられている。ＸＯＲ回路７の
出力がフリップフロップ１０のＤ入力端子に供給され
る。また、このフリップフロップ１０のクロック入力端
子には、端子２３及びインバータ１１を介して所定のク
ロック信号が供給される。なお、フリップフロップ１０
のＱ出力端子から出力端子２４が導出されている。

【００１１】さらに、通常モードもしくは試験モードの
いずれか一方のモードとなるように制御する制御手段と
してバッファ５，６と、切替制御回路８と、スイッチ回
路９と、インバータ１１とが設けられている。

【００１２】図１に示すようにアドレスバス上には、二
つのバッファ５，６が挿入されており、バッファ５には
ＣＰＵ１において生成されたアドレスが供給され、バッ
ファ６にはカウンタ回路４において生成されたアドレス
が供給される。バッファ５，６のそれぞれは、制御端子
を有しており、例えば、制御端子がハイレベルに制御さ
れる時にそれぞれのアドレスを出力する。

【００１３】切替制御回路８にはＣＰＵ１からの制御情
報が供給される。切替制御回路８は、ＣＰＵ１からの制
御情報に基づいて各部を制御する制御信号Ｓ１〜Ｓ４を
生成する。切替制御回路８において生成された制御信号
Ｓ１がバッファ５の制御端子に供給されると共に、イン
バータ１２を介してバッファ６の制御端子に供給され
る。また、切替制御回路８において生成された制御信号
Ｓ２がメモリ２の書き込み／読み出しを制御する制御端
子に供給され、切替制御回路８において生成された制御
信号Ｓ３がメモリ３の書き込み／読み出しを制御する制
御端子に供給される。さらに、切替制御回路８において
生成された制御信号Ｓ４がスイッチ回路９の制御端子に
供給される。

【００１４】従って、通常モードにおいてバッファ５の
制御端子がハイレベルに制御され、かつ、バッファ６の
制御端子がローレベルに制御されると、ＣＰＵ１におい
て生成されたアドレスが有効となりバッファ５を介して
メモリ２に供給されると共に、メモリ３に供給される。
また、試験モードにおいてバッファ６の制御端子がハイ
レベルに制御され、かつ、バッファ５の制御端子がロー
レベルに制御されると、カウンタ回路４において生成さ
れたアドレスが有効となりバッファ６を介してメモリ２
に供給されると共に、メモリ３に供給される。

【００１５】上述したように構成される第１の実施の形
態の動作についてさらに詳細に説明する。上述したよう
に構成される第１の実施の形態は、通常運用時には通常
モードで動作しており、メモリ２にアクセスしてプログ
ラムを実行したり、または、データを参照して各種処理
を行う。一方、メモリ２のデータ保持内容をチェックす
る時に試験モードに切替える。具体的には、通常モード
では、切替制御回路８において生成される制御信号Ｓ１
がハイレベルとなり、ＣＰＵ１において生成されるアド
レスが有効となる。つまり、ＣＰＵ１がバッファ５を介
してアドレスバス２２に接続され、メモリ２に対してア
クセス可能になる。この時、カウンタ回路４は、バッフ
ァ６のアドレスバス側がオープン状態であるため、アド
レスバス２２から切り離されている。

【００１６】この状態で例えば装置の立ち上げ時等にお
いて他の記憶媒体に格納されているデータを読み出して
メモリ２に対して書き込みを行う場合には、切替制御回
路８において生成される制御信号Ｓ４がハイレベルとな
り、スイッチ回路９がオンする。従って、メモリ２及び
メモリ３の同一アドレスのそれぞれに対してデータバス
上の同一データが書き込まれる。

【００１７】一方、試験モードでは、切替制御回路８に
おいて生成される制御信号Ｓ１がローレベルとなり、カ
ウンタ回路４において生成されるアドレスが有効とな
る。つまり、カウンタ回路４がバッファ６を介してアド
レスバス２２に接続され、メモリ２及びメモリ３に対し
てアクセス可能になる。この時、ＣＰＵ１は、バッファ
５のアドレスバス側がオープン状態であるため、アドレ
スバス２２から切り離されている。

【００１８】また、この状態では切替制御回路８におい
て生成される制御信号Ｓ４がローレベルとなり、スイッ
チ回路９がオフしており、試験用アドレスにより指定さ
れるメモリ２及びメモリ３の同一アドレスに保持されて
いるデータが読み出される。従って、メモリ２から読み
出されたデータがＸＯＲ回路７の一方の入力端子に供給
されると共に、メモリ３から読み出されたデータがＸＯ
Ｒ回路７の他方の入力端子に供給され、ＸＯＲ回路７に
おいて両者のデータが一致しているか否かが判定され
る。

【００１９】図２は、試験モードにおける各部の動作状
態を示す一例としてのタイムチャートである。試験モー
ドにおいてカウンタ回路４は、端子２３を介して供給さ
れるクロック信号の立ち上がりに同期して０（ゼロ）か
ら順次、カウントアップする。その出力はメモリ２及び
メモリ３のアドレス入力端子に接続されているので、メ
モリ２及びメモリ３からは同一アドレスのデータ、すな
わち正常ならば同一のデータが出力され、排他的論理和
がとられる。その結果はフリップフロップ１０でクロッ
ク信号のたち下がりでサンプルされることによりノイズ
成分が除去される。そしてこのノイズ成分が除去された
チェック結果出力が出力端子２４を介して取り出され
る。

【００２０】図２に示す例では、データバス上のデータ
（１〜４）、及び（６〜１０）ではメモリ２とメモリ３
の出力が一致しており、データ（５）では不一致となっ
ている。従って、出力端子２４からは、半クロック遅れ
てノイズ成分が除去されたチェック結果出力が取り出さ
れ、警告表示や再書き込み等の処理に用いられる。ま
た、例えば、出力端子２４からのチェック結果出力とカ
ウンタ回路４のアドレスとを対応させて監視し、メモリ
２及びメモリ３における不安定領域を特定して、以後の
書き込み時においてその不安定領域を避けて書き込みを
行うようにしても良い。

【００２１】以上説明したように第１の実施の形態によ
れば、以下に掲げる効果を奏する。その効果は、メモリ
の内容が変化していないかを確認する動作が、試験用の
アドレスを発生するカウンタ回路側を有効として自動的
に実行されるため、メモリの異常検出に関わるＣＰＵの
処理負担が大幅に低減されると共に、異常の発生が迅速
かつ確実に発見されることにある。

【００２２】（第２の実施の形態）なお、上述した第１
の実施の形態の説明においては、アドレスバス上に二つ
のバッファ５，６を設ける場合について説明したが、他
の切替回路を用いたり、また、各部の動作／非動作を制
御することにより所定のアドレスを有効とするようにし
ても良い。つまり、どちらか一方のアドレスが有効にな
れば良く、その方法に限定されない。また、上述した第
１の実施の形態の説明においては、インバータ１１を用
いて、タイミングを半クロックずらすことでＸＯＲ回路
７の出力の安定レベル部分のみを取り出す場合について
説明したが、遅延回路等を用いて位相をずらすことでも
同様の効果を得ることができる。

【００２３】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態が適宜変更され得ることは明らかである。また、上記
構成部材の数、位置、形状等は上記実施の形態に限定さ
れず、本発明を実施する上で好適な数、位置、形状等に
することができる。また、各図において、同一構成要素
には同一符合を付している。

【００２４】

【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。その効果は、メモリの
内容が変化していないかを確認する動作が、試験用のア
ドレスを発生するカウンタ回路側を有効として自動的に
実行されるため、メモリの異常検出に関わるＣＰＵの処
理負担が大幅に低減されると共に、異常の発生が迅速か
つ確実に発見されることにある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の全体構成を示すブ
ロック図である。

【図２】本発明の第１の実施の形態の動作説明に用いる
タイミングチャートである。

【符号の説明】

１・・・ＣＰＵ ２，３・・・メモリ ４・・・カウンタ回路 ５，６・・・バッファ ７・・・ＸＯＲ（排他的論理和）回路 ８・・・切替制御回路 ９・・・スイッチ回路 １０・・・Ｄ型のフリップフロップ １１，１２・・・インバータ ２１・・・データバス ２２・・・アドレスバス ２３・・・端子 ２４・・・出力端子

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA07 AA08 AC02 AG01 AG07 AG10 AH07 AK14 5B018 GA03 HA33 JA24 NA06 PA03 QA13 RA11 5L106 AA10 BB00 DD11 9A001 BB01 BB03 BB05 JJ49 KK31 LL02

Claims (15)

【特許請求の範囲】
1. 【請求項１】 中央処理部にデータバスとアドレスバス
   とが接続されたメモリのメモリチェック装置であって、 前記メモリと別体の前記データバスとアドレスバスとに
   接続された副メモリと、 前記アドレスバスに接続された試験用のアドレスを生成
   するアドレス生成手段と、 前記データバスと前記副メモリとに接続され、前記メモ
   リから読み出されたデータと前記副メモリから読み出さ
   れたデータとが一致しているか否かを判定する判定手段
   と、 前記中央処理部からの制御情報に応じて前記中央処理部
   にて生成されるアドレスを有効とする通常モード、もし
   くは、前記アドレス生成手段にて生成されるアドレスを
   有効とする試験モードのいずれか一方のモードとなるよ
   うに制御する制御手段とを備えたことを特徴とするメモ
   リチェック装置。
2. 【請求項２】 前記制御手段は、前記アドレスバス上に
   挿入された切替回路を含み、前記切替回路を切り替える
   ことにより通常モード、もしくは、試験モードのいずれ
   か一方のモードとなるように制御することを特徴とする
   請求項１記載のメモリチェック装置。
3. 【請求項３】 前記制御手段は、通常モードの書き込み
   時において、前記メモリ及び副メモリの同一アドレスの
   それぞれに対してデータバス上の同一データを書き込む
   ように制御し、試験モードにおいて、前記メモリ及び副
   メモリの同一アドレスに保持されているデータを読み出
   し、前記メモリ及び副メモリから読み出したデータのそ
   れぞれを前記判定手段に供給するように制御することを
   特徴とする請求項１または２記載のメモリチェック装
   置。
4. 【請求項４】 前記メモリ及び副メモリがフラッシュメ
   モリであることを特徴とする請求項１〜３記載のメモリ
   チェック装置。
5. 【請求項５】 前記アドレス生成手段は、カウンタ回路
   を含み、所定の基準信号に応じて連続的な値のアドレス
   を生成することを特徴とする請求項１〜４記載のメモリ
   チェック装置。
6. 【請求項６】 前記判定手段は、排他的論理和回路を含
   むことを特徴とする請求項１〜５記載のメモリチェック
   装置。
7. 【請求項７】 前記判定手段は、さらに、Ｄ型フリップ
   フロップを含むことを特徴とする請求項６記載のメモリ
   チェック装置。
8. 【請求項８】 中央処理部にデータバスとアドレスバス
   とが接続されたメモリと、前記メモリと別体の前記デー
   タバスとアドレスバスとに接続された副メモリとのメモ
   リチェック方法であって、 試験用のアドレスを生成する工程と、 前記メモリから読み出されたデータと前記副メモリから
   読み出されたデータとが一致しているか否かを判定する
   工程と、 前記中央処理部からの制御情報に応じて前記中央処理部
   にて生成されるアドレスを有効とする通常モード、もし
   くは、前記試験用のアドレスを生成する工程にて生成さ
   れるアドレスを有効とする試験モードのいずれか一方の
   モードとなるように制御する工程とを有することを特徴
   とするメモリチェック方法。
9. 【請求項９】 前記制御する工程においては、前記アド
   レスバス上に挿入された切替回路を切り替えることによ
   り通常モード、もしくは、試験モードのいずれか一方の
   モードとすることを特徴とする請求項８記載のメモリチ
   ェック方法。
10. 【請求項１０】 前記制御する工程においては、通常モ
    ードの書き込み時に前記メモリ及び副メモリの同一アド
    レスのそれぞれに対してデータバス上の同一データを書
    き込み、試験モード時に前記メモリ及び副メモリの同一
    アドレスに保持されているデータを読み出し、前記メモ
    リ及び副メモリから読み出したデータのそれぞれを前記
    判定する工程に供給することを特徴とする請求項８また
    は９記載のメモリチェック方法。
11. 【請求項１１】 前記メモリ及び副メモリがフラッシュ
    メモリであることを特徴とする請求項８〜１０記載のメ
    モリチェック方法。
12. 【請求項１２】 前記試験用のアドレスを生成する工程
    においては、所定の基準信号に応じて連続的な値のアド
    レスを生成することを特徴とする請求項８〜１１記載の
    メモリチェック方法。
13. 【請求項１３】 前記判定する工程においては、排他的
    論理和により前記メモリから読み出されたデータと前記
    副メモリから読み出されたデータとが一致しているか否
    かを判定することを特徴とする請求項８〜１２記載のメ
    モリチェック方法。
14. 【請求項１４】 前記判定する工程においては、さら
    に、ノイズ成分を除去することを特徴とする請求項１３
    記載のメモリチェック方法。
15. 【請求項１５】 請求項８〜１４のいずれか１項に記載
    のメモリチェック方法を実行可能なプログラムが記載さ
    れた記憶媒体。