JP2972587B2 - キャッシュメモリの診断方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
を有するデータ処理システムにおけるキャッシュメモリ
の診断方法に関する。

【０００２】

【従来の技術】キャッシュメモリは、データ処理システ
ムにおいて主記憶装置等のデータのリード／ライトを補
助して、システムの高速化を図る目的で用いられる。図
３（ａ）〜（ｅ）は夫々、システムの構築の際に行われ
る従来のキャッシュメモリの診断（以下、キャッシュ診
断とも呼ぶ）を説明するためのブロック図である。該ブ
ロック図では、システムの各要素における各ステップ毎
の状態を模式的に示している。

【０００３】まず、、データ処理装置を成す中央演算装
置（ＣＰＵ）１０により、キャッシュメモリ２０のキャ
ッシュディセーブルモードにおいて、キャッシュ診断テ
ストのためのプログラムを、主記憶装置（主メモリ）３
０のキャッシュ有効外領域（非キャッシュエリア）３２
に格納する。次いで、メモリコントローラのモードを、
キャッシュディセーブル（無効状態）モードにし、引き
続き、ＣＰＵ１０から、キャッシュ容量分のサイズを有
するテスト用データを成す期待値Ａ（第１の期待値）
を、メモリ３０のキャッシュエリア３１に書き込む（図
２（ａ））。この場合、メモリの各アドレスに対応させ
て期待値Ａの各データを格納する。これにより、メモリ
３０のキャッシュエリア３１内にキャッシュ容量サイズ
のテスト領域が形成される。

【０００４】次に、メモリコントローラを通常のキャッ
シュイネーブル（有効状態）モードに変更して、ＣＰＵ
１０からメモリ３０の期待値Ａが格納されたテスト領域
のアドレスを順次にアクセスする。キャッシュメモリ２
０には期待値Ａが存在しないことから、キャッシュのミ
スヒットとなり、メモリ３０から、期待値Ａがキャッシ
ュメモリ２０のデータ格納部にムーブする。また、キャ
ッシュメモリ２０内のタグ格納部には、キャッシュのア
ドレスに対応させてメモリの各アドレスが格納される
（図２（ｂ））。

【０００５】次に、上記テスト領域のアドレスに対応し
て、キャッシュサイズ分のデータである期待値Ｂ（第２
の期待値）を書き込むことにより、キャッシュ内のデー
タのみを期待値Ｂに書き換える（図２（ｃ））。この時
点では、キャッシュ内のデータのアドレスと書き込んだ
期待値Ｂのアドレスとは同じであり、ヒットするので、
キャッシュメモリ２０からのライトバック動作は行われ
ない。つまり、キャッシュのタグアドレス格納部２２は
書き換えられず、また、メモリのテスト領域に書かれて
いる期待値Ａも書き換えられない。

【０００６】次に、図示しないメモリコントローラによ
り、キャッシュのミスヒットを強制させるミスヒットモ
ードに変更する。ＣＰＵ１０により、期待値Ａが格納さ
れているテスト領域の先頭アドレスから最後のアドレス
迄のデータを順次に読み込む（図２（ｄ））。この時、
強制ミスヒットモードであるため、キャッシュ内のデー
タである期待値Ｂは、メモリ内の対応するアドレスに格
納され、また、メモリのテスト領域からは、期待値Ａが
キャッシュメモリに格納され、その後に、キャッシュの
データが期待値Ａの原データと比較照合される。

【０００７】次に、メモリコントローラのモードを、キ
ャッシュディセーブル（無効状態）モードに変更する。
ＣＰＵ１０から、期待値Ｂが書かれているテスト領域の
アドレスをキャッシュサイズ分リードして、キャッシュ
メモリ２０のデータから期待値Ｂがライトバックされて
いることを確認する（図２（ｅ））。

【０００８】

【発明が解決しようとする課題】上記従来のキャッシュ
診断方法では、キャッシュイネーブルモード及び強制的
ミスヒットモードで、キャッシュサイズ分のテストデー
タを主メモリのアドレスを順次に指定して読み込んでい
るので、このテストデータの読出し等に多大の時間を要
するという問題がある。

【０００９】また、キャッシュメモリは、メモリのデー
タが格納されている最初の番地からライン毎のデータ、
例えば２０ｈバイト分のデータ毎にキャッシュデータを
メモリにライトバックするが、ＣＰＵからは順次にアド
レスを与えているので、キャッシュのライン数毎にライ
トバックされているか否かの診断はなされず、ライトバ
ックテストとしての信頼性が低いという問題もある。

【００１０】本発明は、上記従来のキャッシュ診断方法
を改良し、診断の高速化を図ることを目的とする。

【００１１】本発明は、上記目的を達成した上で、更
に、ライトバックテストにおける信頼性を高めたキャッ
シュ診断方法を提供することをも目的とする。

【００１２】

【課題を解決するための手段】本発明のキャッシュメモ
リの診断方法は、主メモリと中央処理装置との間に挿入
された所定容量を有するキャッシュメモリを診断する方
法であって、メモリのキャッシュエリアの一部領域に、
前記所定容量のサイズのデータから成る第１の期待値を
書き込む第１ステップと、キャッシュのイネーブルモー
ドで、中央処理装置から前記一部領域のアドレスにアク
セスすることにより、前記第１の期待値を読み出すと共
にキャッシュメモリに前記第１の期待値を書き込む第２
ステップと、前記キャッシュメモリのデータのみを、前
記所定容量のデータから成る第２の期待値で書き換える
第３ステップと、キャッシュの強制的ミスヒットモード
で、中央処理装置から前記一部領域にアクセスして、前
記第１領域の第１の期待値と前記キャッシュメモリの第
２の期待値とをデータ交換する第４ステップと、キャッ
シュのディセーブルモードで、中央処理装置から前記一
部領域にアクセスしてデータを読み出し、該読み出され
たデータと第２の期待値とを照合する第５ステップとを
この順に含むキャッシュメモリの診断方法において、前
記第２ステップ及び第４ステップの少なくとも一方で
は、前記一部領域のアクセスは、キャッシュメモリの各
ライン毎の１つのアドレスに対応するアドレスにアクセ
スすることを特徴とする。

【００１３】本発明のキャッシュメモリの診断方法の好
ましい態様では、前記各ライン毎の１つのアドレスは、
該各ライン毎の先頭アドレスである。

【００１４】また、前記第２ステッに後続し、該第２ス
テップで読み出されたデータと第１の期待値とを照合す
るステップを更に含むことが好ましい。

【００１５】本発明のキャッシュメモリの診断方法で
は、一部領域のアドレスの際に、キャッシュメモリの各
ライン毎の１つのアドレスを順次に指定することによ
り、キャッシュメモリにデータを格納し或いはキャッシ
ュメモリからライトバックを行うので、各アドレスを順
次に従来のアクセスする方法に比してアクセス時間が短
縮できる。

【００１６】

【発明の実施の形態】図１は、本発明の一実施形態例の
キャッシュメモリの診断方法を行うテスト対象のシステ
ムを示している。このシステムは、中央処理装置（ＣＰ
Ｕ）１０と、データ格納領域２１及びタグアドレス格納
領域２２を有するキャッシュメモリ２０と、キャッシュ
エリア３１及び非キャッシュエリア３２を有する主記憶
装置（主メモリ）３０とから構成される。主メモリ３０
の非キャッシュ領域３１には、診断に先立って診断のた
めのテストプログラムが置かれる。なお、主メモリ３０
及びキャッシュメモリ２０における動作を制御するメモ
リコントローラは図示を省略した。

【００１７】メモリコントローラは、キャッシュメモリ
２０が通常にその機能を果たすキャッシュイネイブルモ
ードと、キャッシュメモリの機能を停止するキャッシュ
ディセーブルモードと、キャッシュメモリ内に目的とす
るデータが格納されているか否かに拘らず、キャッシュ
メモリを強制的にミスヒットとして機能させるミスヒッ
トモードとから成る３つのモードでキャッシュメモリを
作動させることが出来る。

【００１８】図２（ａ）〜（ｅ）は夫々、上記実施形態
例における図１のシステムの各ステップ毎のデータの流
れを模式的に示している。まず、診断テストに先立っ
て、ＣＰＵ１０は、診断プログラムを主メモリ３０の非
キャッシュエリア３２に格納し、ＣＰＵ１０はこの診断
プログラムに従って動作する。診断は以下のステップで
実行される。

【００１９】ステップ：キャッシュメモリ２０のディ
セーブルモードにおいて、メモリ３０のキャッシュエリ
ア３１の一部領域に、キャッシュ容量分のテストデータ
である期待値Ａを、各アドレスを指定して順次に書き込
む。これにより、キャッシュエリア３１内にテスト領域
が形成される（図２（ａ））。

【００２０】ステップ：図示しないメモリコントロー
ラにより、キャッシュのイネーブルモードを選択し、Ｃ
ＰＵ１０から主メモリ３０に格納されている期待値Ａを
アクセスする。ここで、主メモリ３０のアクセスには、
キャッシュメモリ２０の各ライン毎のラインの先頭アド
レスに対応する主メモリ３０のアドレスが指定されて読
み出しが行われる。キャッシュメモリ２０内には期待値
Ａが格納されていないので、キャッシュのミスヒットが
生じ、主メモリ３０のテスト領域から期待値Ａがキャッ
シュメモリ２０に読み出される。この場合、キャッシュ
メモリ２０には、キャッシュメモリの１ライン分毎のデ
ータ、例えば、２０ｈバイトづつのデータが順次に取り
込まれる。次いで、期待値Ａは、ＣＰＵ１０に読み込ま
れる。（図２（ｂ））。

【００２１】ステップ：ＣＰＵ１０により、ＣＰＵ１
０に読み込まれた期待値Ａと、外部から読み込まれる期
待値Ａの原データとを照合する。これにより、期待値Ａ
について、主メモリ３０及びキャッシュメモリ２０に良
好なリード及びライトが行われたことが確認される。

【００２２】ステップ：この時点で、キャッシュメモ
リ２０内のデータと、メモリ３０のキャッシュエリア３
１内に格納されたデータとは共に期待値Ａである。期待
値Ａが格納された主メモリ３０のアドレスにアクセスす
ることにより、期待値と同サイズのデータである別の期
待値Ｂをキャッシュメモリ２０に書き込む（図２
（ｃ））。この時点で、キャッシュメモリ２０内のタグ
アドレス格納部に格納されたタグアドレスは、主メモリ
３０の期待値Ａが書き込まれたアドレスと同じである。
この場合、キャッシュのヒットが生ずるので、キャッシ
ュメモリ２０からメモリ３０に対してのライトバック動
作は行なわれず、キャッシュデータは期待値Ｂ、これに
対応する主メモリ３０のアドレスのデータは期待値Ａで
ある。

【００２３】ステップ：メモリコントローラにより、
キャッシュメモリ２０を強制的ミスヒットモードに変更
する。

【００２４】ステップ：ＣＰＵ１０によって、期待値
Ａが格納されている主メモリ３０のテスト領域をリード
する（図２（ｄ））。この場合にも、キャッシュメモリ
２０の各ライン毎の最初のアドレスに対応する主メモリ
３０のアドレスが順次に指定されて主メモリ３０がアク
セスされる。この時点で、キャッシュメモリ２０内の期
待値Ｂのメモリアドレスと、期待値Ａをリードするメモ
リアドレスとは同じであるが、強制ミスヒットモードの
ため、期待値Ｂは、メモリ３０にキャッシュライン単位
でライトバックされる。つまり、キャッシュの各ライン
の最初のアドレスに対応するメモリのアドレスに順次に
アクセスすることで、キャッシュメモリ２０内の各ライ
ンのデータが、その都度主メモリ３０にライトバックさ
れる。また、メモリ３０から読み出された期待値Ａは、
逆にキャッシュメモリ２０内にその都度格納される。例
えば、このデータ交換の目的で別のメモリバッファが採
用される。

【００２５】ステップ：メモリコントローラにより、
キャッシュのディセーブルモードに状態変更する。

【００２６】ステップ：メモリ３０のテスト領域の先
頭アドレスから１バイト毎にキャッシュ容量分のデータ
を順次に読み込んで行き、これが期待値Ｂであることを
その都度確認する（図２（ｅ））。つまり、ステップ
ではキャッシュライン毎にリードを行ったのとは異な
り、ここでは、１バイトづつアクセスしてデータを確認
する。

【００２７】上記実施形態例では、キャッシュメモリで
は、一般的にキャッシュの１ライン毎にデータの格納及
びライトバックが行われることに着目し、主メモリのア
クセスを、従来の全てのアドレスにアクセスするのとは
異なり、キャッシュの各ラインの先頭アドレスに対応す
るアドレスにのみ行って、そのアクセス時間の短縮を図
ったものである。つまり、例えばキャッシュの第１行目
のラインの先頭アドレスをアクセスしたら、次には、キ
ャッシュの列数を加えたアドレスにアクセスすれば、キ
ャッシュの第２行目のアドレスに対応する主メモリのア
ドレスにアクセスできる。これにより、キャッシュメモ
リには、各ライン毎に全データが格納され、また、ライ
トバックが行われる。従って、メモリのアクセス回数が
大幅に減少し、アクセス時間の短縮を可能としている。

【００２８】上記実施形態例のキャッシュ診断方法によ
ると、キャッシュ診断時間の高速化が可能であると共
に、従来の診断方法ではで不可能であった、キャッシュ
メモリのライン毎のライトバック動作のテストを行うこ
とも出来るので、ライトバック動作の診断における信頼
性の向上も可能である。これにより、キャッシュ単体の
みではなく、システム全体の故障の発見も可能となる。

【００２９】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明は、上記実施形態例の構成に
のみ限定されるものではなく、上記実施形態例の構成か
ら種々の修正及び変更を施したキャッシュ診断方法も、
本発明の範囲に含まれる。

【００３０】

【発明の効果】以上、説明したように、本発明のキャッ
シュメモリの診断方法によると、キャッシュメモリの各
ライン毎の１つのアドレスに対応する主メモリのアドレ
スにアクセスすることで、キャッシュデータのリード及
びライトバックを行う構成により、アクセス時間が短縮
できるので、キャッシュメモリの診断における高速化及
び高信頼化が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態例のキャッシュメモリの診
断方法を適用するシステムのブロック図。

【図２】（ａ）〜（ｅ）は夫々、図１のシステムの各ス
テップ毎におけるデータの流れを示すブロック図。

【図３】（ａ）〜（ｅ）は夫々、従来のキャッシュメモ
リの診断方法におけるステップ毎のデータの流れを示す
ブロック図。

【符号の説明】

１０ ＣＰＵ（中央演算処理装置） ２０ キャッシュメモリ ２１ データ格納部 ２２ タグアドレス格納部 ３０ 主記憶装置（主メモリ） ３１ キャッシュエリア ３２ 非キャッシュエリア

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 主メモリと中央処理装置との間に挿入さ
   れた所定容量を有するキャッシュメモリを診断する方法
   であって、 メモリのキャッシュエリアの一部領域に、前記所定容量
   のサイズのデータから成る第１の期待値を書き込む第１
   ステップと、 キャッシュのイネーブルモードで、中央処理装置から前
   記一部領域のアドレスにアクセスすることにより、キャ
   ッシュメモリに前記第１の期待値を書き込む第２ステッ
   プと、 前記キャッシュメモリのデータのみを、前記所定容量の
   データから成る第２の期待値で書き換える第３ステップ
   と、 キャッシュの強制的ミスヒットモードで、中央処理装置
   から前記一部領域にアクセスして、前記一部領域の第１
   の期待値と前記キャッシュメモリの第２の期待値とをデ
   ータ交換する第４ステップと、 キャッシュのディセーブルモードで、中央処理装置から
   前記一部領域にアクセスしてデータを読み出し、該読み
   出されたデータと第２の期待値とを照合する第５ステッ
   プとをこの順に含むキャッシュメモリの診断方法におい
   て、 前記第２ステップ及び第４ステップの少なくとも一方で
   は、前記一部領域のアクセスは、キャッシュメモリの各
   ライン毎の１つのアドレスに対応するアドレスにアクセ
   スすることを特徴とするキャッシュメモリの診断方法。
2. 【請求項２】 前記キャッシュメモリの各ライン毎の１
   つのアドレスは、該各ライン毎の先頭アドレスである、
   請求項１に記載のキャッシュメモリの診断方法。
3. 【請求項３】 前記第２ステッに後続し、該第２ステッ
   プで読み出されたデータと第１の期待値とを照合する第
   ６ステップを更に含む、請求項１又は２に記載のキャッ
   シュメモリの診断方法。