KR100336530B1 - 기록 및 판독 가능한 집적 회로의 버스 터미널을테스트하기 위한 방법 - Google Patents

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Abstract

어드레스 및 데이터 비트 테스트 샘플은 어드레스 비트 테스트 샘플의 비트가 기록 또는 판독 단계의 제 1 단계에서 제 1의, 2진 웨이트를 갖도록 선택된다. 부가로, 데이터 비트 테스트 샘플의 비트가 기록 단계의 제 1 단계에서 제 2의, 2진 웨이트를 갖는다. 다음 단계에 따라 앞선 단계에 대해 상보적인 2진 웨이트가 최하위 또는 최상위 비트로부터 각각 인접한 비트에 할당됨으로써, 마지막 단계에서 어드레스 또는 데이터 비트 테스트 샘플의 모든 비트가 상보 웨이트로 구성된다.

Description

기록 및 판독 가능한 집적 회로의 버스 터미널을 테스트하기 위한 방법 {METHOD FOR TESTING THE BUS TERMINALS OF WRITABLE-READABLE ELECTRONIC INTEGRATED CIRCUITS, ESPECIALLY OF MEMORY CHIPS}
전자 및 전기 소자로 이루어진 소형화된 장치를 구성을 위해, 미세하게 구성된 프린트 기판, 하이브리드 장치 및 멀티칩모듈이 사용된다. 멀티칩모듈로는 캐리어에 의해 다수의 하우징 없는 칩 모듈이 서로 접촉되는 장치가 있다. 종종 고집적의, 기록 가능한 전자 회로를 형성하는 칩 모듈이 사용된다. 이러한 칩 모듈은 적어도 어드레스 및 데이터 버스를 통해 부가의 전자 회로, 예컨대 프로세서 또는 동일한 타입의 칩 모듈에 접속된다. 후자의 경우는 특히, 칩 모듈로서 메모리 모듈, 소위 RAM이 사용되는 경우에 나타난다. 칩모듈 내부의 메모리 소자 또는 메모리 셀은 어드레스 버스를 통해, 일반적으로 2진 코딩된 정보, 즉 소위 데이터가 데이터 버스를 통해 하나의 셀에 기록되거나 또는 그것으로부터 판독되도록 요구할 수 있다. 경우에 따라 하우징 없는 적어도 하나의 칩 모듈에 대한 캐리어로는 예컨대 실리콘 기판 또는 프린트 기판이 사용될 수 있다. 이러한 구성은 일반적으로데이터 교환에 사용되는 외부의 전기 접속 콘택의 충전물을 포함하는 하나의 하우징내에 넣어질 수 있다.
실제로 미세하게 구성된 장치를 형성하는 경우, 에러는 특히 캐리어 상에서 예컨대 하우징 없는 칩 모듈과 캐리어의 전기 접촉 시 발생한다. 따라서, 에러는 특히 납땜 접속부 또는 본딩 접속부에서 나타난다. 다른 한편으로는 일반적으로 접속 테스트를 실시하기 위해, 칩 모듈 자체 및 그것의 캐리어 기판에 에러가 없다는 것이 전제되는데, 그 이유는 이것들이 대개 별도로 예비 테스트되었기 때문이다. 칩 모듈과 캐리어의 접촉 접속 시 가능한 에러는 상이한 타입일 수 있다. 제 1 에러 타입은 "stuck-at fault"라 하며, 어드레스 또는 데이터 버스 라인의 단락형 접속에 관련된다. 소위 "stuck-at 0" 또는 "stuck-at 1" 에러는 어드레스 또는 데이터 버스 라인과 접지 또는 전위의 접속에 관련된다. "bridging fault"라고 하는 제 2 에러 타입은 2개 이상의 어드레스 또는 데이터 버스 라인 사이의 접속에 관련된다. 제 3 에러 타입은 "open fault"라 한다. 여기서는 어드레스 또는 데이터 버스 라인이 차단된다. 라인 차단의 형태에 따라, 라인 상에 세팅되는 전위가 논리 0의 레벨 또는 논리 1의 레벨과 비교되면, 소위 "open 0" 또는 "open 1" 에러가 주어진다.
이러한 에러는 관련 칩 모듈과 상기 칩 모듈을 포함하는 전자 회로 사이의 데이터 흐름을 방해한다. 특히, 에러가 기록 및 판독 가능한 집적 회로의 데이터 버스 또는 어드레스 버스, 즉 버스 터미널의 구성 부분인 캐리어 상의 라인 또는 접촉 접속에서 나타나는 경우 문제가 된다. 따라서, 미세하게 구성된 멀티 칩 모듈에서 캐리어와 전자 회로 사이의 접속은 특히 차단의 유무에 대해 테스트되어야 한다.
프린트 기판의 표면 상의 터미널을 테스트하기 위해 소위 "in circuit" 테스트를 실행하는 것은 공지되어 있다. 이 경우, 프린트 기판의 선택된 점 또는 그것 위에 있는 전자 소자의 터미널이 특별한 니들 또는 테스트 피크와 접촉된다. 이로 인해, 프린트 기판 상에 있는 전자 회로의 작동 중에 발생하는 신호가 인출되어, 특수한 테스트 장치에서 평가될 수 있다. 그러나, 이러한 기술은 적은 치수로 인해 예컨대 멀티칩모듈 또는 미세하게 구성된 프린트 기판의 테스트에 적용될 수 없다. 따라서, 이러한 장치에는 종종 전자 테스트 방법이 사용되어야 한다. 표준에 따라 존재하며 쉽게 접근 가능한 전자 회로의 입력 터미널에 선택된 비트 샘플이 제공된다. 이것에 반응하여, 마찬가지로 표준에 따라 존재하며 쉽게 접근 가능한 출력 터미널에서 나타나는 비트 샘플이 평가됨으로써, 특히 단락 및 차단이 검출될 수 있다. 테스트 장치의 커플링은 예컨대 전자 회로의 어드레스 및 데이터 버스가 예컨대 플러그 커넥터을 통해 외부로부터 쉽게 접근될 수 있거나, 또는 예컨대 하우징 없는 메모리 모듈이 캐리어상에 장착되고 캐리어 표면 상에 쉽게 접근 가능한, 어드레스 및 데이터 버스의 라인에 대한 접촉점이 존재하는 경우 간단해진다.
전자 테스트 방법에서는 기본적으로 기록 및 선택된 테스트 비트의 샘플의 재판독에 의해, 테스트될 전자 회로의 데이터 버스의 라인 상의 에러가 검출될 수 있기는 하지만, 상기 방식으로는 관련 어드레스 버스의 라인 상의 에러를 검출하는 것은 불가능하다. 이러한 경우에는 테스트 비트 샘플이 전자 회로의 메모리 셀 내로 기록되며, 그 어드레스는 에러로 인해 미리 주어진 어드레스 정보와 일치하지 않는다. 재판독 시, 테스트 비트 샘플은 주어진 어드레스 정보와 관련해서 "잘못된" 메모리 셀로부터 판독되며, 어드레스 버스 에러가 상기 과정에서 나타나지 않는다. 이러한 이유 때문에, 기록 및 판독 가능한 전자 회로의 어드레스 버스에서 특히 차단에 기인한 에러를 검출하기 위해, 특별한 테스트 비트 샘플이 사용되어야 한다.
C.Maxfield의 간행물 "Testing RAMs and ROMs"; EDN; 1996년 2월 1일, 페이지 153 내지 160에는 예컨대 메모리 모듈의 접속을 테스트하기 위한 방법이 공지되어 있다. 여기서, 메모리 모듈의 버스의 라인은 "walkingones sequence" 또는 March-0/1 알고리즘이라고 하는 테스트 비트 샘플의 시퀀스로 표시된다. 메모리 모듈의, 일반적으로 다수의 비트 폭을 갖는 어드레스 및 데이터 버스의 각각의 라인은 커지는 또는 작아지는 순서로 선택적으로 논리 1 레벨로 자극되는 한편, 어드레스 또는 데이터 버스의 나머지 라인은 논리 0 레벨로 드라이브된다. 이로 인해, 예컨대 데이터 비트(D3), (D2), (D1), (D0)를 가진 4 비트 폭의 데이터 버스에서 테스트 비트 샘플로서 조합 0,0,0,0 및 0,0,0,1 및 0,0,1,0 및 0,1,0,0 및 1,0,0,0이 주어진다.
이러한 방법은 에러를 검출하기 위해, 비교적 많은 수의 기록 및 판독 액세스를 필요로 한다는 단점을 갖는다. 예컨대, 8 비트 폭의 어드레스 버스 및 1 비트 폭의 데이터 버스에서, 정상적으로 64 기록 액세스 및 64 판독 액세스가 필요하다. 기록 액세스만이 경우에 따라 22로 감소될 수 있다. 그러나, 여전히 총 86메모리 액세스가 필요하다. 이에 반해, 상기 실시예에 본 발명의 방법을 적용하면, 어드레스 또는 데이터 버스에서의 차단을 검출하고 위치를 찾아내기 위해, 단지 34 메모리 액세스만이, 즉 17 기록 액세스 및 17 판독 액세스만이 필요하다.
예컨대 메모리 모듈의 터미널 접속에 대한 다른 테스트 방법은 F.d. Jong 및 A.J.d.L. van Wijngaarden의 "Memory interconnect test at board level", 23rd IEEE International Test Conference;1992; 페이지 328-337에 공지되어 있다. 이 방법도 차단 접속 시 발생하는 모든 가능한 에러 상을 식별하고 관련 라인을 검출하기 위해, 테스트될 메모리의 셀에 대한 비교적 많은 수의 기록 및 판독 액세스가 필요하다는 단점을 갖는다. 즉, 이 테스트 방법에서도 어드레스 버스의 각각의 라인, 즉 각각의 어드레스 라인을 테스트하기 위해 메모리 모듈에 대한 2 기록 액세스 및 1 판독 액세스, 그리고 부가로 데이터 버스의 각각의 라인, 즉 각각의 데이터 라인을 테스트하기 위해 메모리 모듈에 대한 1 기록 액세스 및 1 판독 액세스가 필요하다. 따라서, 차단된 접속에 대한 모든 가능한 에러 상를 커버하기 위해, 상기 방법은 현저한 수의 메모리 액세스를 필요로 한다.
M. Gerner, B. Mueller, G. Sandweg의 책 "Selbsttest digitaler Schaltungen", R. Oldenbourg 출판사, 뮌헨, 빈, 1990, 페이지 221 내지 224에는 "결정론적 테스트 샘플에 의한 RAM-셀프 테스트"가 공지되어 있다. 이 방법은 메모리 셀의 각각의 어드레스가 데이터 워드로서 메모리 셀 내로 기록되는 것에 의한다. 초기화 단계에서 먼저 워드별로 각각의 메모리 워드 내에 관련 어드레스가 기록된다. 설정값과 실제값을 비교하는 판독 사이클이 단계 1 내지 4로 표시되는 4개의 부가 단계까지 이어진다. 반전 및 비반전, 상승 및 하강하는 어드레스 시퀀스가 데이터 값으로서 메모리의 개별 셀내로 기록되고, 재판독되며 비교된다. 상기 방법은 메모리의 내부에서 가능한 많은 수의 에러 타입, 즉 stuck-at 에러, 한측면 커플링 및 단락을 검출할 수 있기는 하지만, 다수의 연속하는 테스트 단계에서 매우 많은 수의 기록 및 판독 메모리 액세스를 필요로 한다.
본 발명은 기록 및 판독 가능한 집적 회로의 버스 터미널을 테스트하기 위한 방법에 관한 것이다.
도 1은 각각 4 비트 폭의 어드레스 및 데이터 버스의 실시예에서, 어드레스 및 데이터 버스의 라인에 에러가 없는 경우 본 발명에 따른 테스트 비트 샘플의 시퀀스,
도 2 내지 5는 4 비트 폭의 어드레스 버스의 실시예에서, 본 발명에 따른, 어드레스 비트 테스트 샘플의 시퀀스,
도 6 내지 9는 4 비트 폭의 어드레스 버스의 실시예에서, 본 발명에 따른, 데이터 비트 테스트 샘플의 시퀀스,
도 10은 각각 4 비트 폭의 어드레스 및 데이터 버스의 실시예에서, 어드레스 버스의 어드레스 라인(A0)이 "open 0" 에러를 갖는 경우 본 발명에 따른 테스트 비트 샘플의 시퀀스,
도 11은 각각 4 비트 폭의 어드레스 및 데이터 버스의 실시예에서, 데이터 버스의 데이터 라인(D0)이 "open 0" 에러를 갖는 경우 본 발명에 따른 테스트 비트 샘플의 시퀀스,
도 12는 각각 4 비트 폭의 어드레스 및 데이터 버스의 실시예에서 어드레스 버스의 어드레스 라인(A0)이 "open 1" 에러를 갖는 경우 본 발명에 따른 테스트 비트 샘플의 시퀀스,
도 13은 각각 4 비트 폭의 어드레스 및 데이터 버스의 실시예에서 데이터 버스의 데이터 라인(D0)이 "open 1" 에러를 갖는 경우 본 발명에 따른 테스트 비트샘플의 시퀀스,
도 14는 도 10, 11, 12, 13의 실시예에서 각각의 데이터 버스의 데이터 라인 상에 나타나는 에러 상의 비교,
도 15는 6 비트 폭의 어드레스 버스 및 4 비트 폭의 데이터 버스의 실시예에서, 어드레스 및 데이터 버스의 라인에 에러가 없는 경우, 본 발명에 따른 테스트 비트 샘플의 시퀀스,
도 16은 6 비트 폭의 데이터 버스 및 4 비트 폭의 어드레스 버스의 실시예에서, 어드레스 및 데이터 버스의 라인에 에러가 없는 경우 본 발명에 따른 테스트 비트 샘플의 시퀀스의 시작,
도 17은 9 비트 폭의 어드레스 버스 및 4 비트 폭의 데이터 버스의 실시예에서, 어드레스 및 데이터 버스의 라인에 에러가 없는 경우 본 발명에 따른 테스트 비트 샘플의 시퀀스,
도 18은 6 비트 폭의 어드레스 버스 및 4 비트 폭의 데이터 버스의 실시예에서, 어드레스 버스의 어드레스 라인(A4)이 "open 0" 에러를 갖는 경우 본 발명에 따른 테스트 비트 샘플의 시퀀스의 섹션,
도 19는 6 비트 폭의 어드레스 버스 및 4 비트 폭의 데이터 버스의 실시예에서, 어드레스 버스의 어드레스 라인(A4)이 "open 1" 에러를 갖는 경우 본 발명에 따른 테스트 비트 샘플의 시퀀스의 섹션,
도 20은 6 비트 폭의 어드레스 버스 및 4 비트 폭의 데이터 버스의 실시예에서, 어드레스 버스의 어드레스 라인(A5)이 "open 1" 에러를 갖는 경우 본 발명에따른 테스트 비트 샘플의 시퀀스의 섹션,
도 21은 6 비트 폭의 어드레스 버스 및 4 비트 폭의 데이터 버스의 실시예에서, 어드레스 버스의 어드레스 라인(A5)이 "open 1" 에러를 갖는 경우 본 발명에 따른 테스트 비트 샘플의 시퀀스의 섹션을 나타낸다.
본 발명의 목적은 기록 및 판독 가능한 집적 회로의 버스 터미널, 예컨대 하우징 없는 형태로 프린트 기판 또는 멀티칩모듈 상에 장착되는 SRAM, DRAM 또는 플래시 메모리 모듈의 외부 접속을 테스트하기 위한 방법을 제공하는 것이다.
상기 목적은 청구항 제 1항에 제시된 방법에 의해 달성된다.
본 발명에 따른 방법은 어드레스 또는 데이터 버스에서 기록 및 판독 가능한 집적 회로, 특히 메모리 모듈의 접촉 터미널을 테스트하기 위해 사용된다.
기록 단계의 적어도 제 1 시퀀스에서 단계별로, 선택된 어드레스 비트 테스트 샘플이 어드레스 버스에 제공되고, 선택된 데이터 비트 테스트 샘플이 회로 내의 데이터 버스에 기록된다. 또한, 판독 단계의 적어도 제 1 시퀀스에서 단계별로, 선택된 어드레스 비트 테스트 샘플이 어드레스 버스에 제공되고, 데이터 버스 상의 관련 데이터 비트 샘플이 회로로부터 판독된다. 테스트 단계의 적어도 제 1 시퀀스에서 판독된 데이터 비트 샘플이 선택된 데이터 테스트 비트 샘플과 비교되고, 특히 어드레스 및 데이터 비트 에러 샘플의 샘플 비교에 의해, 편차가 발생하면, 어드레스 버스 또는 데이터 버스 상에서 에러를 가진 라인이 찾아진다.
본 발명에 따라 어드레스 및 데이터 비트 테스트 샘플은, 기록 또는 판독 단계의 제 1 시퀀스의 제 1 단계에서 어드레스 비트 테스트 샘플의 비트가 제 1의, 일치하는 2진 웨이트를 가지며 기록 단계의 제 1 시퀀스의 제 1 단계에서 데이터 비트 테스트 샘플의 비트가 제 2의, 일치하는 2진 웨이트를 갖도록 선택된다. 기록 또는 판독 단계의 각각의 시퀀스의 다음 단계에 따라, 앞선 단계에 대해 상보적인 2진 웨이트가 어드레스 또는 데이터 비트 테스트 샘플의 최하위 또는 최상위 비트로부터 각각의 인접한 비트에 할당됨으로써, 기록 또는 판독 단계의 시퀀스의 마지막 단계에서 어드레스 또는 데이터 비트 테스트 샘플의 모든 비트가 각각의 제 1 단계에 대해 상보적인 2진 웨이트를 갖게 된다.
본 발명에 따른 방법은 에러의 발생을 검출할 수 있을 뿐만 아니라, 최소 수의 기록 및 재판독 데이터 비트 테스트 샘플로 에러 장소의 정확히 찾아 낼 수 있다는 장점을 갖는다. 따라서, 전자 회로, 특히 기판, 예컨대 프린트 기판의 어드레스 또는 데이터 버스의 터미널 사이의 에러 접속을 검출하는 것이 가능하다. 이러한 방법의 목적이 어드레스 또는 데이터 버스의 한 라인 상의 에러를 가진 비트를 찾는데 있으므로, 에러 방식은 부차적인 의미를 가짐에도 불구하고, 본 발명에 따른 방법는 특히 "open 0" 및 "open 1" 에러의 에러 장소를 찾아내는데 특히 적합하고, 소위 "stuck-at 0" 및 "stuck-at 1" 에러를 개별 모듈에서 테스트하는데 특히 적합하다.
본 발명에 따른 방법의 바람직한 실시예는 청구의 범위 종속항에 제시된다.
이하, 첨부된 도면에 도시된 실시예를 참고로 본 발명을 구체적으로 설명한다.
이하, 본 발명에 따른 방법을 첨부한 도 1, 2 내지 5 및 6 내지 9를 참고로 구체적으로 설명한다. 도 1은 각각 4 비트 폭의 어드레스 및 데이터 버스의 실시예에서 소위 양호한 경우를 나타낸다. 즉, 어드레스 및 데이터 버스의 라인에 에러가 없는 경우 본 발명에 따른 테스트 비트 샘플의 시퀀스를 나타낸다.
도시된 실시예에서, 각각 4비트 폭의 어드레스 및 데이터 버스를 포함하는 전자 메모리 모듈의 터미널의 에러 유무를 검출하기 위해, 단지 5개의 기록 단계(to 내지 t4) 및 후속해서 5개의 판독 단계(t5 내지 t9)만이 필요하다. 소위 에러 상이 검출되어야 하는 경우에, 본 발명의 바람직한 실시예에 따라 부가의 판독 및 기록 단계를 수행하는 것이 바람직하다. 이것은 양호한 경우에 반드시 필요치 않음에도 불구하고, 본 발명을 설명하기 위해 도 1의 실시예에서 기록 단계(t10) 및 판독 단계(t11)의 형태로 도시된다. 부가의 기록 및 판독 단계와 연관된 장점은 하기에서 도 10 내지 14에 도시된 실시예 및 그것에서 발생하는 에러 상으로 구체적으로 설명된다. 다른 한편으로는 실제로 간소화를 위해 모든 경우에, 본 발명에 따른 테스트 방법의 앞선 단계가 양호한 경우에 할당될 수 있는지 또는 에러의 경우에 할당될 수 있는지와 무관하게, 부가의 기록 및 판독 단계를 실행하는 것도 가능하다.
본 발명에 따라 도 1의 실시예에서는 기록 단계의 시퀀스의 제 1 단계(t0)에서 어드레스 버스의 4개의 비트(A0), (A1), (A2), (A3)에 어드레스 비트 테스트 샘플이 제공됨으로써, 모든 비트가 동일한 2진 웨이트, 도 1의 실시예에서 웨이트 0000를 갖는다. 또한, 기록 단계의 시퀀스의 제 1 단계(t0)에서 데이터 버스의 4개의 비트(D0), (D1), (D2), (D3)에 어드레스 비트 테스트 샘플이 제공됨으로써, 모든 비트가 동일한 2진 웨이트, 도 1의 실시예에서 마찬가지로 0000를 갖는다. 도 2 내지 9의 실시예를 참고로 설명되는 다른 실시예에서는 제 1 단계(t0)에서 다른 웨이트가 제공될 수도 있다.
본 발명에 따라 기록 단계(t1), (t2), (t3)의 시퀀스에서 다음 단계에 따라, 앞선 단계에 대해 상보적인 2진 웨이트가 어드레스 및 데이터 비트 샘플의 최하위 또는 최상위 비트로부터 각각의 인접한 비트에 할당됨으로써, 기록 단계의 시퀀스의 마지막 단계(t4)에서 어드레스 및 데이터 버스의 모든 비트(A0), (A1), (A2), (A3) 또는 (D0), (D1), (D2), (D3)가 제 1 단계(t0)에 대해 상보적인 웨이트를 갖게 된다. 도 1의 실시예에서, 이것은 기록 단계(t1), (t2), (t3)에서 어드레스 비트 테스트 샘플(0001), (0011), (0111)이 어드레스 버스에 그리고 데이터 비트 테스트 샘플(0001), (0011), (0111)이 데이터 버스에 주어지는 결과를 야기시킨다. 마지막 기록 단계(t4)에서 어드레스 및 데이터 비트 테스트 샘플로서 조합(1111)이 나타난다.
이제, 판독 단계(t5) 내지 (t9)의 시퀀스가 이어진다. 개별 판독 단계에서어드레스 버스에 출력되는 어드레스 비트 테스트 샘플이 앞선 기록 단계(t0) 내지 (t4)에서 출력된 어드레스 비트 테스트 샘플에 상응한다. 따라서, 어드레스 비트 테스트 샘플에 의해 요구되는 전자 회로의 셀 내로 기록된 데이터 비트 테스트 샘플이 다시 판독되어야 한다. 데이터 버스의 판독된 데이터 비트 샘플(D0), (D1), (D2), (D3), 즉 판독 단계(t5) 내지 (t9)의 시퀀스에서 판독 결과를 나타내는 데이터 비트 샘플은 도 1에서 밑줄 그어 있다. 동일한 방식으로 모든 다음 도면에서, 판독 단계의 적어도 하나의 시퀀스에서 데이터 버스에 판독 결과로 나타나는 데이터 비트 샘플이 밑줄로 표시된다.
도면에 도시되지 않은, 테스트 단계의 부가 시퀀스에서, 판독된 데이터 비트 샘플이 기록 단계의 앞선 시퀀스에서 전자 회로 내로 기록된 데이터 비트 테스트 샘플과 비교된다. 이러한 비교에서 데이터 비트 샘플과 데이터 비트 테스트 샘플 사이의 편차가 발생하면, 특히 소위 샘플 비교에 의해 어드레스 또는 데이터 버스에서 에러를 가진 라인이 찾아질 수 있다. 샘플 비교에서 어드레스 또는 데이터 비트 에러 샘플이 사용된다. 이것은 가능한 에러 상의 라이브러리이며, 이러한 라이브러리가 발생되면 어드레스 또는 데이터 버스의 특정 라인의 에러가 추론될 수 있다. 기록된 데이터 비트 에러 샘플과는 다른, 적어도 하나의 판독된 데이터 비트 샘플이 저장한 어드레스 또는 데이터 비트 에러 샘플에 할당될 수 있으면, 에러를 가진 어드레스 또는 데이터 버스 라인을 찾는 것이 가능해진다.
도 1의 실시예에서, 부가의 기록 단계(t10), 부가의 판독 단계(t11) 및 도시되지 않은 테스트 단계가 이어진다. 이것은 전술한 바와 같이, 도 1의 실시예에서필요치 않은데, 그 이유는 소위 "양호한 경우"가 다루어지기 때문이다. 즉, 판독 단계(t5) 내지 (t9)의 시퀀스에서 검출된, 데이터 버스 상의 데이터 비트 샘플이 기록 단계(t0) 내지 (t4)의 시퀀스에서 기록된 데이터 비트 테스트 샘플과 동일하다. 따라서, 전자 회로, 특히 메모리 모듈의 터미널이 그러한 어드레스 및 데이터 버스에서 에러를 갖지 않기 때문에, 단계(t10), (t11)가 필요 없지만, 실제로는 테스트 과정을 용이하게 하기 위해 종종 실행된다.
기록 단계(t10)에서 데이터 비트 테스트 샘플은 본 발명에 따라, 적어도 데이터 비트 테스트 샘플의 비트가 제 2 기록 단계에서 제 1 기록 단계에 대해 상보적인 2진 웨이트를 갖는 데이터 비트 테스트 샘플의 비트와 동일한 2진 웨이트를 갖도록 선택된다. 도 1의 실시예에서, 이것은 부가의 기록 단계(t10)에서 데이터 비트 테스트 샘플의 비트(D0)가 제 1 기록 단계(t1)에서 데이터 비트 테스트 샘플의 비트(D0)와 동일한 2진 웨이트를 갖는 결과를 야기시키는데, 그 이유는 그것의 2진 웨이트가 제 2 기록 단계(t2)에서의 2진 웨이트에 대해 상보적이었기 때문이다. 도 6 내지 9에서 상기 부가의 기록 및 판독 단계에 대한 실시예가 설명된다.
본 발명에 따른 방법의 적용에 의해, 메모리 모듈에 대한 모든 접속이 특히 차단의 여부에 대해 테스트 될 수 있다. 에러를 검출할 수 있을 뿐만 아니라, 명확한 위치를 찾을 수도 있다. 본 발명에 따른 방법은 특히 기록 및 판독 단계의 수가 비교적 적을 때 상응하는 적은 수의 어드레스 및 데이터 비트 테스트 샘플이 필요하다는 것을 특징으로 한다. 본 발명에 따른 방법에 의해, 특히 어드레스 버스와 테이터 버스의 폭이 일치할 때, 어드레스 라인들 사이의 그리고 데이터 라인들 사이의 단락이 검출되고 위치가 찾아질 수 있다. 어드레스 및 데이터 버스의 폭이 상이하면, 본 발명에 따른 방법의 적용 전에 선택된 몇 개의 라인 또는 모든 라인에서 단락 측정이 이루어지는 것이 바람직하다.
도 2 내지 5에는 비트(A0), (A1), (A2), (A3)를 가진 4 비트 폭의 어드레스 버스 및 및 기록 단계(t0) 내지 (t4)의 제 1 시퀀스의 실시예에서 본 발명에 따른 어드레스 비트 테스트 샘플의 부가의 시퀀스가 도시된다. 도 2에서 제 1 단계의 어드레스 비트 테스트 샘플의 웨이트는 0000이고, 다음 단계에서는 0001, 0011, 0111이고, 마지막 단계에서는 1111이다. 도 3에서 제 1 단계의 어드레스 비트 테스트 샘플의 웨이트는 1111이고, 다음 단계에서는 1110, 1100, 1000이고, 마지막 단계에서는 0000이다. 도 4에서 제 1 단계의 어드레스 비트 테스트 샘플의 웨이트는 0000이고, 다음 단계에서는 1000, 1100, 1110이고, 마지막 단계에서는 1111이다. 도 5에서 제 1 단계의 어드레스 비트 테스트 샘플의 웨이트는 1111이고, 다음 단계에서는 0111, 0011, 00011이고, 마지막 단계에서는 0000이다.
도 6 내지 9에는 마찬가지로 비트(D0), (D1), (D2), (D3)를 가진 4 비트 폭의 데이터 버스 및 기록 단계(t0) 내지 (t4)의 제 1 시퀀스의 실시예에서 본 발명에 따른 부가의 가능한 데이터 비트 테스트 샘플의 시퀀스가 도시된다. 도 6에서 제 1 단계의 데이터 비트 테스트 샘플의 웨이트는 0000이고, 다음 단계에서는 0001, 0011, 0111이고 마지막 단계에서는 1111이다. 단계(t10)에서 적어도 데이터 비트(D0)는 웨이트 0을 갖는 한편, 나머지 비트(D1), (D2), (D3)의 웨이트는 자유로이 선택될 수 있고, 이것은 "d"로 표시된다. 도 7에서 제 1 단계의 데이터 비트테스트 샘플의 웨이트는 1111이고, 다음 단계에서는 1110, 1100, 1000이고, 마지막 단계에서는 0000이다. 단계(t10)에서는 적어도 데이터 비트(D0)가 웨이트 1을 갖는 한편, 나머지 비트(D1), (D2), (D3)의 웨이트는 자유로이 선택될 수 있고, 이것은 "d"로 표시된다. 도 8에서 제 1단계의 데이터 비트 테스트 샘플의 웨이트는 0000이고, 다음 단계에서는 1000, 1100, 1110이고, 마지막 단계에서는 1111이다. 단계(t10)에서는 적어도 데이터 비트(D3)이 웨이트 0을 갖는 한편, 나머지 비트(D0), (D1), (D2)의 웨이트는 자유로이 선택될 수 있고, 이것은 "d"로 표시된다. 도 9에서 제 1 단계의 데이터 비트 테스트 샘플은 1111이고, 다음 단계에서는 0111, 0011, 0001이고, 마지막 단계에서는 0000이다. 단계(t10)에서 적어도 데이터 비트(D3)는 웨이트 1을 갖는 한편, 나머지 비트(D0), (D1), (D2)의 웨이트는 자유로이 선택될 수 있고, 이것은 "d"로 표시된다.
도 2 내지 5에 도시된 어드레스 비트 테스트 샘플의 시퀀스가 도 6 내지 9에 도시된 데이터 비트 테스트 샘플의 시퀀스와 테스트 과정 동안 임의로 조합될 수 있다. 예컨대, 기록 및 판독 단계의 제 1 시퀀스에서 도 3에 도시된 어드레스 비트 테스트 샘플이 테스트할 메모리 모듈의 어드레스 버스에 기록되고, 기록 단계의 그것에 관련된 시퀀스에서 도 8에 도시된 데이터 비트 테스트 샘플이 기록될 수 있다. 또한, 본 발명에 따른 방법이 임의의 폭의 어드레스 및 데이터 버스를 가진 테스트 샘플에도 적용될 수 있다. 이것은 하기에서 도 15 내지 21을 참고로 상세히 설명된다.
도 10 내지 14를 참고로, 4 비트 폭 어드레스 버스 및 4 비트 폭 데이터 버스를 가진 실시예에서, 어드레스 또는 데이터 버스의 라인이 에러를 갖는 경우에 대한 본 발명에 따른 테스트 비트 샘플의 시퀀스가 설명된다.
도 10은 어드레스 버스의 어드레스 라인(A0)이 "오픈 0" 에러를 가진 경우에 대한 본 발명에 따른 테스트 비트 샘플의 시퀀스를 나타낸다. 개별 기록 및 판독 단계에서 어드레스 및 데이터 버스의 라인(A0), (D0) 상의 웨이트에서 나타나는, 에러에 기인한, 도 1의 "양호한 경우"에 대한 편차는 원으로 표시된다. 즉, 단계(t1) 내지 (t4) 및 (t6) 내지 (t11)에서 상기 라인의 가정된 "오픈 0" 에러로 인해 A0가 2진 웨이트 1을 갖지 않고 웨이트 0을 갖는다. 이것은 단계(t0), (t1) 및 (t5), (t6)에서 에러를 가진 방식으로 동일한 메모리 셀이 요구되는 결과를 낳는다. 따라서, 단계(t1)에서 데이터 비트 테스트 샘플 0001이 상기 셀로 기록됨으로써, 앞선 단계(t0)에서 기록된 데이터 비트 테스트 샘플 0000이 오버라이트된다. 이러한 과정은 특히 판독 단계(t5)에서 검출되는데, 그 이유는 데이터 비트 샘플 0000 대신에 데이터 비트 샘플 0001이 판독되기 때문이다. 판독 단계(t5) 내지 (t9) 및 (t11)에서 검출된 데이터 비트 샘플의 시퀀스 및 도 1의 "양호한 경우" 와의 그것의 편차, 즉 거기서 나타나는 에러 상은 어드레스 버스 라인(A0)의 에러에 대한 특성이다. 이것은 테스트 단계의 하나의 시퀀스에서 예컨대 검출된 데이터 비트 샘플과 데이터 비트 에러 샘플의 라이브러리의 샘플 비교에 의해 검출될 수 있다.
도 11은 데이터 버스의 데이터 라인(D0)이 "오픈 0" 에러를 갖는 경우 본 발명에 따른 테스트 비트 샘플의 시퀀스를 나타낸다. 개별 기록 및 판독 단계에서데이터 버스의 라인(D0) 상의 웨이트에서 나타나는, 에러에 기인한, 도 1의 "양호한 경우"에 대한 편차는 원으로 표시된다. 즉, 단계(t1) 내지 (t4) 및 (t6) 내지 (t11)에서 상기 라인의 가정된 "오픈 0" 에러로 인해 D0가 2진 웨이트 1을 갖지 않고 웨이트 0을 갖는다. 이것은 단계(t1) 내지 (t6)에서 에러를 가진 방식으로 데이터 비트 테스트 샘플 0001, 0011, 0111, 1111 대신에 데이터 비트 테스트 샘플 0000, 0010, 0110, 1110이 각각의 어드레스 지정된 셀 내로 기록되는 결과를 초래한다. 이러한 과정은 특히 판독 단계(t5) 내지 (t11)에서 검출된다. 판독 단계(t5) 내지 (t9) 및 (t11)에서 검출된 데이터 비트 샘플의 시퀀스 및 도 1의 "양호한 경우" 와의 그것의 편차, 즉 거기서 나타나는 에러 상은 데이터 버스 라인(D0)상의 에러에 대한 특성이다. 이것은 테스트 단계의 하나의 시퀀스에서 예컨대 검출된 데이터 비트 샘플과 데이터 비트 에러 샘플의 라이브러리의 샘플 비교에 의해 검출될 수 있다.
도 12는 어드레스 버스의 어드레스 라인(A0)이 "오픈 1" 에러를 가진 경우에 대한 본 발명에 따른 테스트 비트 샘플의 시퀀스를 나타낸다. 개별 기록 및 판독 단계에서 어드레스 및 데이터 버스의 라인(A0), (D0) 상의 웨이트에서 나타나는, 에러에 기인한, 도 1의 "양호한 경우"에 대한 편차는 원으로 표시된다. 즉, 단계(t0) 및 (t5)에서 상기 라인의 가정된 "오픈 1" 에러로 인해 A0가 2진 웨이트 0을 갖지 않고 웨이트 1을 갖는다. 이것은 단계(t0), (t1) 및 (t5), (t6) 및 (t10), (t11)에서 에러를 가진 방식으로 동일한 메모리 셀이 요구되는 결과를 낳는다. 따라서, 단계(t1)에서 데이터 비트 테스트 샘플 0001이 상기 셀로 기록됨으로써, 앞선 단계(t0)에서 기록된 데이터 비트 테스트 샘플 0000이 오버라이트된다. 이러한 과정은 특히 판독 단계(t5)에서 검출되는데, 그 이유는 데이터 비트 샘플 0000 대신에 데이터 비트 샘플 0001이 판독되기 때문이다. 판독 단계(t5) 내지 (t9) 및 (t11)에서 검출된 데이터 비트 샘플의 시퀀스 및 도 1의 "양호한 경우" 와의 그것의 편차, 즉 거기서 나타나는 에러 상은 어드레스 버스 라인(A0)의 에러에 대한 특성이다. 이것은 테스트 단계의 하나의 시퀀스에서 예컨대 검출된 데이터 비트 샘플과 데이터 비트 에러 샘플의 라이브러리의 샘플 비교에 의해 검출될 수 있다.
도 13은 데이터 버스의 데이터 라인(D0)이 "오픈 1" 에러를 갖는 경우 본 발명에 따른 테스트 비트 샘플의 시퀀스를 나타낸다. 개별 기록 및 판독 단계에서 데이터 버스의 라인(D0) 상의 웨이트에서 나타나는, 에러에 기인한, 도 1의 "양호한 경우"에 대한 편차는 원으로 표시된다. 즉, 단계(t5), (t10) 및 (t11))에서 상기 라인의 가정된 "오픈 1" 에러로 인해 D0가 2진 웨이트 0을 갖지 않고 웨이트 1을 갖는다. 이것은 단계(t1) 내지 (t10)에서 에러를 가진 방식으로 데이터 비트 테스트 샘플 0000 및 1110 대신에 데이터 비트 테스트 샘플 0001 및 1111이 각각의 어드레스 지정된 셀 내로 기록되는 결과를 초래한다. 이러한 과정은 특히 판독 단계(t5) 내지 (t11)에서 검출된다. 판독 단계(t5) 내지 (t9) 및 (t11)에서 검출된 데이터 비트 샘플의 시퀀스 및 도 1의 "양호한 경우" 와의 그것의 편차, 즉 거기서 나타나는 에러 상은 데이터 버스 라인(D0)의 에러에 대한 특성이다. 이것은 테스트 단계의 하나의 시퀀스에서 예컨대 검출된 데이터 비트 샘플과 데이터 비트 에러샘플의 라이브러리의 샘플 비교에 의해 검출될 수 있다.
도 14는 도 10, 11, 12, 13의 실시예에서 단계(t5) 내지 (t9) 및 (t11)에서 판독된 데이터 비트 샘플의 형태로 검출된 에러 상(Ⅰ), (Ⅱ), (Ⅲ), (Ⅳ)의 조합을 나타낸다. 4가지 경우의 데이터 비트 샘플이 상이하게 나타난다. 테스트 단계의 하나의 시퀀스에서, 어떤 에러 타입이 존재하는지와 무관하게, 즉 "open 0", "open 1", "stuck-at 0" 또는 "stuck-at 1" 에러가 존재하는지와 무관하게, 에러에 관련된 라인이 명확하게 식별될 수 있다. 즉, 상기 라인의 보수가 쉽다.
본 발명에 따른 방법은 동일한 방식으로 도 1 내지 14의 실시예에 도시된 어드레스 및 데이터 버스의 다른 어드레스 라인(A1), (A2), (A3) 및 (D1), (D2), (D3)에서도 에러 접속을 검출하고 명확한 위치를 찾을 수 있다.
또한, 본 발명에 따른 방법은 특히 상이한 버스 폭을 가진 어드레스 및 데이터 버스를 가진 기록 가능한 메모리 모듈에도 제한 없이 적용될 수 있다. 이것은 하기에서 도 15 내지 21에 도시된 실시예를 참고로 구체적으로 설명된다. 도 15, 16, 17은 상이한 버스 폭을 가진 어드레스 및 데이터 버스의 소위 "양호한 경우"의 실시예, 즉 에러 없는 라인을 가진 어드레스 및 데이터 버스의 실시예를 나타낸다. 도 15는 6 비트 폭의 어드레스 버스 및 4 비트 폭의 데이터 버스의 실시예에서, 도 16는 6 비트 폭의 데이터 버스 및 4 비트 폭의 어드레스 버스의 실시예에서, 도 17은 9 비트 폭의 어드레스 버스 및 4 비트 폭의 데이터 버스의 실시예에서, 본 발명에 따른 어드레스 및 데이터 비트 테스트 샘플의 시퀀스를 나타낸다.
도 15의 실시예에서, 어드레스 버스는 비트(A0), (A1) 내지 (A5)를 포함하고, 데이터 버스는 비트(D0), (D1) 내지 (D3)를 포함한다. 따라서, 어드레스 버스는 데이터 버스 보다 더 큰 버스 폭을 갖는다. 본 발명에 따른 테스트 방법에서, 기록 단계(t0) 내지 (t4)의 제 1 시퀀스에서 먼저 데이터 버스의 모든 비트(D0) 내지 (D3), 및 데이터 버스의 비트에 상응하는 웨이트를 가진 어드레스 버스의 비트, 즉 비트(A0) 내지 (A3)에 어드레스 및 데이터 비트 테스트 샘플이 제공된다. 그 다음에 판독 단계(t5) 내지 (t9)의 시퀀스가 이어지고, 앞선 기록 단계에서와 동일한 어드레스 및 데이터 버스의 비트가 선택된다. 바람직하게는 부가의 기록 단계(t10) 및 부가의 판독 단계(t11)가 이어진다.
데이터 버스의 최상위 비트의 웨이트 보다 큰 웨이트를 갖는 어드레스 버스의 비트, 도 15의 실시예에서 어드레스 비트(A4), (A5)는 상기 단계에서 심사에 고려되지 않는다. 따라서, 이것들에는 도 15에서 "d", 즉 "don't care"의 심볼이 제공된다. 임의의 2진 웨이트가 표시된다. 각각의 기록 단계(t0) 내지 (t4)에서 상기 웨이트가 고정적으로 미리 주어지는 것이, 특히 적어도 후속 판독 단계(t5) 내지 (t9)에 대해 일정하게 고정되는 것이 바람직하다.
단계(t11)까지의 방법은 도 1의 실시예에 상응하므로 재차 설명하지 않는다. 거기까지 에러 상이 검출되지 않으면, 비트(A0) 내지 (A3) 및 (D0) 내지 (D3)가 테스트되고 에러가 없는 것으로 간주될 수 있다.
본 발명에 따라 데이터 또는 어드레스 버스의 최상위 비트의 웨이트를 초과하는 웨이트를 가진 어드레스 또는 데이터 버스의 비트를 테스트하기 위해, 기록, 판독 및 테스트 단계의 적어도 제 2 시퀀스가 실행된다. 도 15의 실시예에서 어드레스 버스가 데이터 버스를 초과하는 웨이트를 갖기 때문에, 어드레스 비트(A4) 및 (A5)가 테스트되어야 한다. 이것을 위해, 기록 단계(t12), (t13), (t14)의 제 2 시퀀스, 판독 단계(t15), (t16), (t17)의 제 2 시퀀스 및 테스트 단계의 도시되지 않은 시퀀스가 필요하다.
초과 웨이트를 가진 어드레스 또는 데이터 버스의 비트에 본 발명에 따라 선택된 어드레스 및 데이터 비트 테스트 샘플이 제공된다. 또한, 기록, 판독 및 테스트 단계의 제 1 시퀀스에서 이미 어드레스 또는 데이터 비트 테스트 샘플이 제공되었고 그것의 수가 상기 그룹의 최하위 또는 최상위 비트로부터 초과 웨이트를 가진 비트의 수에 상응하는, 데이터 또는 어드레스 버스의 인접한 비트에 본 발명에 따라 선택된 어드레스 및 데이터 비트 테스트 샘플이 제공된다. 도 15의 실시예에서, 이것은 기록 단계(t12), (t13), (t14)에서 어드레스 버스의 비트(A4), (A5)에 어드레스 비트 테스트 샘플이 제공되고 데이터 버스의 비트(D0), (D1)에 데이터 비트 테스트 샘플이 제공되는 결과를 초래한다. 나머지 비트가 이미 테스트되었기 때문에, 그것의 2진 웨이트가 임의이다. 이것은 도 15에서 "d"로 표시된다. 후속하는 판독 단계(t15), (t16)에서 어드레스 및 데이터 버스의 동일한 비트가 액세스된다. 그리고 나서, 테스트 단계의 후속 시퀀스에서 에러 상이 나타나는지의 여부가 테스트될 수 있다. 이것은 어드레스 라인(A0), (A1) 중 하나에 있는 에러의 위치를 찾기 위해 특히 데이터 비트 에러 샘플과 비교될 수 있다. 비트(A4), (A5)의 테스트는 어드레스 및 데이터 버스가 일치하는 워드폭을 갖는 경우와 비교될 수 있다. 도 15의 실시예에서는 폭이 비트(Ay), (Az), (Dy), (Dz)와 비교될 수 있다.
도 16의 실시예에서, 데이터 버스는 6 비트이고 어드레스 버스는 4 비트이다. 테스트 방법이 도 15에 도시된 경우에 상응하게 이루어지기 때문에, 도 16에는 편의상 처음 3개의 기록 단계(t0), (t1), (t2) 만이 도시된다.
도 17는 비트(A0) 내지 (A8)을 가진 9 비트 폭의 어드레스 버스 및 비트(D0) 내지 (D3)을 가진 4 비트 폭의 데이터 버스의 실시예에서 본 발명에 따른 어드레스 및 데이터 비트 테스트 샘플의 부가 시퀀스를 도시한다. 여기서도, 단계(t0) 내지 (t11)에서의 테스트 방법이 도 1의 실시예에 상응한다. 기록, 판독 및 테스트 단계의 상기 시퀀스에서 어드레스 버스의 비트(A0) 내지 (A3) 및 데이터 버스의 비트(D0) 내지 (D3)가 테스트된다. 더 높은 웨이트를 가진 어드레스 버스의 비트(A4) 내지 (A8)는 상기 단계에서 고려되지 않고 도 17에서 "d"로 표시된다. 어드레스 버스 및 데이터 버스의 비트(A0) 내지 (A3) 및 (D0) 내지 (D3)가 에러를 갖지 않으면, 먼저 기록 단계(t12) 내지 (t16)의 제 2 시퀀스, 판독 단계(t17) 내지 (t21)의 제 2 시퀀스 및 도시되지 않은 테스트 단계의 제 2 시퀀스가 이어진다. 어드레스 비트(A4) 내지 (A7)를 테스트하기 위해, 상기 비트들 및 데이터 버스의 비트(D0) 내지 (D3)들에 지금까지의 설명에 상응하는 방식으로 본 발명에 따라 선택된 어드레스 및 데이터 비트 테스트 샘플이 제공된다. 높은 웨이트를 가진 어드레스 버스의 비트(A8)는 상기 단계에서 여전히 고려되지 않는다. 또한, 어드레스 버스의 이미 테스트된 비트(A0) 내지 (A3)도 상기 단계에서 고려되지 않는다. 도 17에서 모든 상기 비트에 마찬가지로 "d"가 제공된다. 어드레스 버스의 비트(A4) 내지 (A7)가 에러를 갖지 않으면, 제 2 기록 단계(t22), (t23)의 마지막 시퀀스,제 2 판독 단계(t24), (t25)의 마지막 시퀀스 및 도시되지 않은 테스트 단계의 마지막 시퀀스가 이어진다. 이것은 최상위 어드레스 비트(A8)를 테스트하기 위해 사용된다. 도 17에서 비트(D1) 내지 (D3) 및 (A0) 내지 (A7)에 "d"가 제공되는데, 그 이유는 이것이 앞선 단계에서 이미 테스트되었기 때문이다.
도 18 내지 21에는 6 비트 폭의 어드레스 버스 및 4 비트 폭의 데이터 버스의 실시예에서, 데이터 버스의 최상위 비트(D3)의 웨이트를 초과하는 웨이트를 가진 어드레스 라인의 테스트가 도시된다. 도 18 내지 21에서 이것은 어드레스 비트(A4), (A5)이고, 기록 단계(t12), (t13), (t14)의 제 2 시퀀스 및 판독 단계(t15), (t16), (t17)의 제 2 시퀀스에 의해 테스트된다. 이 경우, 어드레스 비트(A0) 내지 (A3) 및 데이터 비트(D0) 내지 (D3)가 판독, 기록 및 테스트 단계의 제 1 시퀀스에서 테스트되고 에러가 없는 것으로 가정된다. 상기 제 1 시퀀스는 예컨대 도 1 또는 15에 도시된 실시예의 단계(t0) 내지 (t11)에 상응하므로, 다시 설명하지 않는다.
도 18 내지 21에 도시된 실시예에서는 2개의 어드레스 비트(A4) 또는 (A5) 중 하나에 속한 라인 또는 관련 전자 회로에 대한 그것의 터미널이 에러를 갖는 것으로 가정한다. 에러 타입으로는 예컨대 전술한 "open 0" 및 "open 1" 에러가 선택된다. 또한, 개별 기록 및 판독 단계에서 어드레스 및 데이터 버스의 라인(A4), (A5), (D0), (D1)의 비트 상에 나타나는, 에러에 기인한, 도 1에 도시된 "양호한 경우"에 대한 편차가 원으로 표시된다.
도 18은 어드레스 버스의 어드레스 라인(A4)이 "open 0" 에러를 갖는 경우에대한 본 발명에 따른 테스트 비트 샘플의 시퀀스의 섹션을 나타낸다. 즉, 단계(t13) 내지 (t14) 및 (t16) 내지 (t17)에서 상기 라인의 가정된 에러로 인해 A4가 2진 웨이트 1을 갖지 않고 웨이트 0을 갖는다. 이것은 단계(t12), (t13) 및 (t15), (t16)에서 에러를 가진 방식으로 동일한 메모리 셀이 요구되는 결과를 낳는다. 따라서, 단계(t13)에서 데이터 비트 테스트 샘플 dd01이 상기 셀로 기록됨으로써, 앞선 단계(t12)에서 기록된 데이터 비트 테스트 샘플 dd00이 오버라이트된다. 이러한 과정은 특히 판독 단계(t15)에서 검출되는데, 그 이유는 데이터 비트 샘플 dd00 대신에 데이터 비트 샘플 dd01이 판독되기 때문이다. 판독 단계(t15) 내지 (t17)에서 검출된 데이터 비트 샘플의 시퀀스 및 도 1의 "양호한 경우" 와의 그것의 편차, 즉 거기서 나타나는 에러 상은 어드레스 버스 라인(A4)의 에러에 대한 특성이다. 이것은 테스트 단계의 하나의 시퀀스에서 예컨대 검출된 데이터 비트 샘플과 데이터 비트 에러 샘플의 라이브러리의 샘플 비교에 의해 검출될 수 있다.
도 19는 어드레스 버스의 어드레스 라인(A4)이 "open 1" 에러를 갖는 경우에 대한 본 발명에 따른 테스트 비트 샘플의 시퀀스의 섹션을 나타낸다. 즉, 단계(t12) 내지 (t15)에서 상기 라인의 가정된 에러로 인해 A4가 2진 웨이트 0을 갖지 않고 웨이트 1을 갖는다. 이것은 단계(t12), (t13) 및 (t15), (t16)에서 에러를 가진 방식으로 동일한 메모리 셀이 요구되는 결과를 낳는다. 따라서, 단계(t13)에서 데이터 비트 테스트 샘플 dd01이 상기 셀로 기록됨으로써, 앞선 단계(t12)에서 기록된 데이터 비트 테스트 샘플 dd00이 오버라이트된다. 이러한 과정은 특히 판독 단계(t15)에서 검출되는데, 그 이유는 데이터 비트 샘플 dd00 대신에 데이터 비트 샘플 dd01이 판독되기 때문이다. 판독 단계(t15) 내지 (t17)에서 검출된 데이터 비트 샘플의 시퀀스 및 도 1의 "양호한 경우" 와의 그것의 편차, 즉 거기서 나타나는 에러 상은 어드레스 버스 라인(A4)의 에러에 대한 특성이다.
도 20은 어드레스 버스의 어드레스 라인(A5)이 "open 0" 에러를 갖는 경우에 대한 본 발명에 따른 테스트 비트 샘플의 시퀀스의 섹션을 나타낸다. 즉, 단계(t14) 및 (t17)에서 상기 라인의 가정된 에러로 인해 A5가 2진 웨이트 1을 갖지 않고 웨이트 0을 갖는다. 이것은 단계(t13), (t14) 및 (t16), (t17)에서 에러를 가진 방식으로 동일한 메모리 셀이 요구되는 결과를 낳는다. 따라서, 단계(t14)에서 데이터 비트 테스트 샘플 dd11이 상기 셀로 기록됨으로써, 앞선 단계(t13)에서 기록된 데이터 비트 테스트 샘플 dd01이 오버라이트된다. 이러한 과정은 특히 판독 단계(t16)에서 검출되는데, 그 이유는 데이터 비트 샘플 dd01 대신에 데이터 비트 샘플 dd11이 판독되기 때문이다. 판독 단계(t15) 내지 (t17)에서 검출된 데이터 비트 샘플의 시퀀스 및 도 1의 "양호한 경우" 와의 그것의 편차, 즉 거기서 나타나는 에러 상은 어드레스 버스 라인(A5)의 에러에 대한 특성이다.
끝으로, 도 21은 어드레스 버스의 어드레스 라인(A5)이 "오픈 1" 에러를 갖는 경우에 대한 본 발명에 따른 테스트 비트 샘플의 시퀀스의 섹션을 나타낸다. 즉, 단계(t12), (t13) 및 (t15), (t16)에서 상기 라인의 가정된 에러로 인해 A5가 2진 웨이트 0을 갖지 않고 웨이트 1을 갖는다. 이것은 단계(t13), (t14) 및 (t16), (t17)에서 에러를 가진 방식으로 동일한 메모리 셀이 요구되는 결과를 낳는다. 따라서, 단계(t14)에서 데이터 비트 테스트 샘플 dd11이 상기 셀로 기록됨으로써, 앞선 단계(t13)에서 기록된 데이터 비트 테스트 샘플 dd01이 오버라이트된다. 이러한 과정은 특히 판독 단계(t16)에서 검출되는데, 그 이유는 데이터 비트 샘플 dd01 대신에 데이터 비트 샘플 dd11이 판독되기 때문이다. 판독 단계(t15) 내지 (t17)에서 검출된 데이터 비트 샘플의 시퀀스 및 도 1의 "양호한 경우" 와의 그것의 편차, 즉 거기서 나타나는 에러 상은 어드레스 버스 라인(A5)의 에러에 대한 특성이다.
어드레스 버스가 데이터 버스의 폭 보다 크거나 같은 폭을 갖는, 실제로 종종 나타나는 경우에는 본 발명에 따른 방법의 적용시 필요한, 테스트될 회로에 대한 기록 및 판독 액세스의 수(AN)가 하기 식에 따라 결정된다:
상기 식에서,
ABB = 어드레스 버스 폭
DBB = 데이터 버스 폭임.
DBB ≥ ABB의 경우, 즉 데이터 버스가 어드레스 버스의 폭 보다 크거나 같은 폭을 갖는 경우, 상기 식에서 팩터 DBB 및 ABB가 치환되어야 한다.

Claims (3)

  1. A. 기록 단계(t0...t4)의 적어도 제 1 시퀀스에서 어드레스 버스(A0, A1,.)에 단계별로, 선택된 어드레스 비트 테스트 샘플(.,0011,.)이 제공되고, 선택된 데이터 비트 테스트 샘플(.,1100,.)이 회로 내의 데이터 버스(D0, D1,.)에 기록되고,
    B. 판독 단계(t5...t9)의 적어도 제 1 시퀀스에서 어드레스 버스(A0, A1,.)에 단계별로, 선택된 어드레스 비트 테스트 샘플(.,0011,.)이 제공되고 데이터 버스(D0,D1,.) 상의 관련 데이터 비트 샘플(.,1100,.)이 회로로부터 판독되고,
    C. 테스트 단계의 적어도 제 1 시퀀스에서 판독된 데이터 비트 샘플이 선택된 데이터 테스트 비트 샘플과 비교되고, 특히 어드레스 및 데이터 비트 에러 샘플의 샘플 비교에 의해, 편차가 발생하면, 어드레스 버스(A0, A1,.) 또는 데이터 버스(D1, D1,.)에서 에러를 가진 라인이 찾아지는,
    어드레스 및 데이터 버스에서, 기록 및 판독 가능한 집적 회로, 특히 메모리 모듈의 접촉 터미널을 테스트하기 위한 방법에 있어서,
    D. 상기 어드레스 및 데이터 비트 테스트 샘플은,
    i) 기록 또는 판독 단계의 제 1 시퀀스의 제 1 단계에서(t0 또는 t5) 어드레스 비트 테스트 샘플의 비트가 제 1의, 일치하는 2진 웨이트(0000 또는 1111)를 가지며,
    ii) 기록 단계의 제 1 시퀀스의 제 1 단계(t0)에서 데이터 비트 테스트 샘플의 비트가 제 2의, 일치하는 2진 웨이트(0000 또는 1111)를 가지며,
    iii) 기록 또는 판독 단계의 각각의 시퀀스의 다음 단계(t1, t2, t3 또는 t6, t7, t8)에 따라, 앞선 단계(.,0011,. 또는 .,1100,.)에 대해 상보적인 2진 웨이트(.,011,. 또는 .,1000,.)가 어드레스 또는 데이터 비트 테스트 샘플의 최하위 또는 최상위 비트로부터 각각의 인접한 비트에 할당됨으로써,
    iv) 기록 또는 판독 단계의 시퀀스의 마지막 단계(t4;t9)에서 어드레스 또는 데이터 비트 테스트 샘플의 모든 비트가 각각의 제 1 단계에 대해 상보적인 2진 웨이트(1111 또는 0000)를 갖게 되는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 데이터 버스(D3) 또는 어드레스 버스(A3)의 최상위 비트의 웨이트를 초과하는 웨이트를 갖는 어드레스 버스(A5, A4) 또는 데이터 버스(D5, D4)의 비트를 테스트하기 위해
    A. 기록, 판독 및 테스트 단계의 적어도 제 2 시퀀스(t12...t17)가 실행되고,
    B. i) 초과 웨이트를 가진 어드레스 또는 데이터 버스(A5, A4;D5,D4)의 비트, 및
    ii) a) 기록, 판독 및 테스트 단계(t0...t9)의 제 1 시퀀스에서 이미 어드레스 또는 데이터 비트 테스트 샘플이 제공되었고,
    b) 그 수가 상기 그룹의 최하위 또는 최상위 비트로부터, 초과 웨이트를 가진 비트의 수에 상응하는,
    데이터 또는 어드레스 버스(D1, D0;)의 인접한 비트에
    선택된 어드레스 및 데이터 비트 테스트 샘플이 제공되는 것을 특징으로 하는 방법.
  3. 제 1항 또는 2항에 있어서,
    A) 동일한 어드레스 및 데이터 버스 비트(A0, A1,...;D0, D1,...)에 대한 기록, 판독 및 테스트 단계(t0...t9)의 제 1 시퀀스에 이어서, 부가의 기록, 판독 및 테스트 단계(t10, t11)가 실행되고,
    B) 데이터 비트 테스트 샘플은 부가의 기록 단계(t10)에서 적어도 데이터 비트 테스트 샘플의 비트(D0)가 제 2 기록 단계(t2)에서 제 1 기록 단계(t1)에 대해 상보적인 2진 웨이트를 가진 데이터 비트 테스트 샘플의 비트와 동일한 2진 웨이트를 갖도록 선택되는 것을 특징으로 하는 방법.
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