JPWO2009122701A1 - 試験モジュール、試験装置および試験方法 - Google Patents

Abstract

試験装置全体の試験効率を向上することを目的として、基本パターンの展開順序を指示する指示情報を格納する指示情報格納部と、基本パターンを格納する基本パターン格納部と、指示情報の一部を一時的に格納する指示情報一時格納部を有し、指示情報一時格納部に格納された指示情報が指示する順に基本パターンを展開して、被試験デバイスに与える試験パターンを生成する複数のパターン生成部と、指示情報格納部に格納された指示情報の読み出し位置を示す位置情報を、複数のパターン生成部の各々に対応付けて格納する複数の位置情報格納部と、指示情報格納部から指示情報一時格納部に指示情報の一部を伝送する、複数のパターン生成部に共通の情報伝送路と、を備えた試験モジュールが提供される。

Description

本発明は、試験モジュール、試験装置および試験方法に関する。特に本発明は、比較的小規模な半導体デバイスを多数試験する場合に適した試験モジュール、試験装置および試験方法に関する。本出願は、下記の米国出願に関連し、下記の米国出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１２／０５８，７５７ 出願日 ２００８年０３月３１日

たとえば、特許文献１は、電子デバイスを試験するための試験パターンを効率よく連続的に生成できるパターン発生器および試験装置を開示する。特許文献１のパターン発生器は、指示情報が示す順序に従って試験データブロックをキャッシュメモリに格納した後、キャッシュメモリに格納した試験データブロックを試験パターンとして順次出力する。また、特許文献１のパターン発生器は、複数のパターン発生器が一つの制御部により制御され、当該制御部の制御下にある複数のパターン発生器によって独立した一つの電子デバイスを試験するよう設計されている。よって、一つの制御部により制御される複数のパターン発生器には、単一の指示情報が与えられ、各々独立に試験パターンを生成できない場合がある。
特開２００５−２４９７３５号公報

このようなパターン発生器を用いて、比較的小規模な電子デバイス、つまり試験すべき端子の数が少ない電子デバイスを試験しようとすれば、一つの制御部で制御されるパターン発生器の数が、試験すべき端子の数を上回る状況を発生するようになる。すなわち、試験端子に接続されないパターン発生器は余剰として使用されず、試験装置全体の試験効率を低下させる場合がある。

そこで本発明の１つの側面においては、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

即ち、本発明の第１の形態によると、基本パターンの展開順序を指示する指示情報を格納する指示情報格納部と、基本パターンのデータを格納する基本パターンデータ格納部と、指示情報の一部を一時的に格納する指示情報一時格納部を有し、指示情報一時格納部に格納された指示情報が指示する順に基本パターンのデータを展開して、被試験デバイスに与える試験パターンを生成する複数のパターン生成部と、指示情報格納部に格納された指示情報の読み出し位置を示す位置情報を、複数のパターン生成部の各々に対応付けて格納する複数の位置情報格納部と、指示情報格納部から指示情報一時格納部に指示情報の一部を伝送する、複数のパターン生成部に共通の情報伝送路と、を備えた試験モジュールが提供される。あるいは、被試験デバイスに与える試験パターンの単位である基本パターンの展開順序を指示する指示情報を格納する指示情報格納部と、指示情報の読み出し位置を示す位置情報を格納する複数の位置情報格納部と、基本パターンを格納する基本パターン格納部、および、指示情報の一部を一時的に格納する指示情報一時格納部を有し、複数の位置情報格納部のそれぞれに対応して設けられた複数のパターン生成部と、指示情報格納部から指示情報一時格納部に指示情報の一部を伝送する、複数のパターン生成部に共通の情報伝送路と、を備え、複数のパターン生成部のそれぞれは、複数のパターン生成部のそれぞれに対応する複数の位置情報格納部のそれぞれに格納された位置情報に従い指示情報格納部から指示情報一時格納部に読み出された指示情報の一部に指示された順に、基本パターンを展開し、被試験デバイスに与える試験パターンを生成する、試験モジュールが提供される。

複数のパターン生成部は、同一種類の被試験デバイスに与える試験パターンの各々を独立して生成できる。また、複数の位置情報格納部に格納された位置情報が示す読み出し位置から、指示情報格納部に格納された指示情報の一部を読み出して、指示情報一時格納部に格納する指示情報制御部、を複数のパターン生成部の各々に対応付けてさらに備えることができる。さらに、指示情報の一部を指示情報格納部から読み出す、複数の指示情報制御部が生成する各読出要求を調停する調停部、を備えることができる。

試験パターンが被試験デバイスに与えられた場合に被試験デバイスからの出力として期待される期待値パターンと、試験パターンが与えられた被試験デバイスが実際に出力した出力パターンとを比較して、不一致の場合にフェイルとして検出する比較検出部と、比較検出部が検出したフェイルの内容を示すフェイル情報を格納する結果格納部と、を複数のパターン生成部の各々に対応付けてさらに備えることができる。結果格納部は、フェイル情報を、フェイルを発生した基本パターンに関連付けて格納することができる。

本発明の第２の形態によると、基本パターンの展開順序を指示する指示情報を格納する指示情報格納部と、基本パターンのデータを格納する基本パターンデータ格納部と、指示情報の一部を一時的に格納する指示情報一時格納部を有し、指示情報一時格納部に格納された指示情報が指示する順に基本パターンのデータを展開して、被試験デバイスに与える試験パターンを生成する複数のパターン生成部と、指示情報格納部に格納された指示情報の読み出し位置を示す位置情報を、複数のパターン生成部の各々に対応付けて格納する複数の位置情報格納部と、指示情報格納部から指示情報一時格納部に指示情報の一部を伝送する、複数のパターン生成部に共通の情報伝送路と、を備えた試験装置が提供される。

本発明の第３の形態によると、基本パターンのデータを格納する基本パターンデータ格納段階と、基本パターンの展開順序を指示する指示情報を格納する指示情報格納段階と、指示情報の読み出し位置を示す位置情報を、複数のパターン生成部の各々に対応付けて格納する位置情報格納段階と、指示情報の一部を一時的に、複数のパターン生成部に共通の情報伝送路を介して、複数のパターン生成部の各々に対応付けて独立に格納する指示情報一時格納段階と、指示情報一時格納段階で格納された指示情報が指示する順に基本パターンのデータを展開して、被試験デバイスに与える試験パターンを、複数のパターン生成部の各々に対応付けて独立に生成するパターン生成段階と、を備えた試験方法が提供される。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

本実施形態の試験装置１００の機能ブロック例を、被試験デバイスであってよいＤＵＴ２００と共に示す。 試験セグメント１４０の機能ブロック例を示す。 パターン生成部１７０の機能ブロック例を示す。 本実施形態の試験装置１００を用いた試験のフロー例を示す。 パターン実行処理のフロー例を示す。

符号の説明

１００ 試験装置
１１０ 統合制御部
１２０ 試験モジュール
１３０ 規格バス
１４０ 試験セグメント
１５０ インターフェイス
１６０ 群制御部
１６１ 指示情報格納部
１６２ 指示情報制御部
１６３ 位置情報格納部
１６４ スイッチ
１６５ 調停部
１６６ 結果格納部
１７０ パターン生成部
１７１ 指示情報一時格納部
１７２ 基本パターンデータ格納部
１７３ パターン形成タイミング部
１７４ ドライバ
１７５ コンパレータ
１７６ 比較検出部
１７７ 結果一時格納部
１８０ 内部バス
２００ ＤＵＴ

以下、発明の実施の形態を通じて本発明の一側面を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態の試験装置１００の機能ブロック例を、被試験デバイスであってよいＤＵＴ２００と共に示す。試験装置１００は、統合制御部１１０と、試験モジュール１２０と、規格バス１３０とを備える。試験モジュール１２０は、複数の試験セグメント１４０と、インターフェイス１５０とを有する。試験セグメント１４０は、群制御部１６０と、パターン生成部１７０と、内部バス１８０とを含む。

統合制御部１１０は、規格バス１３０を介してデータを送受信することにより、試験モジュール１２０を制御する。統合制御部１１０は、たとえばコンピュータ等プログラムされたソフトウェアによって動作する情報処理装置であってよい。統合制御部１１０がソフトウェアによって動作する場合、試験手順をプログラムできる。

試験モジュール１２０は、統合制御部１１０の制御の下に、ＤＵＴ２００を試験する。試験モジュール１２０は、ＤＵＴ２００の種類に応じた機能を提供する試験モジュールとして用意できる。たとえばＤＵＴ２００が論理回路、ＤＲＡＭ（ダイナミックメモリ）、ＥＥＰＲＯＭ（電気的書き換え可能な読出し専用メモリ）あるいはアナログ回路等である場合に、論理回路用、ＤＲＡＭ用、ＥＥＰＲＯＭ用あるいはアナログ回路用等に特化した試験モジュール１２０を提供できる。なお、図１では単一の試験モジュール１２０を示すが、試験モジュール１２０は複数備えてよく、また、規格バス１３０に適合してデータが通信され、統合制御部１１０により制御される限り、機能の異なる試験モジュール１２０が規格バス１３０に接続されてよい。

規格バス１３０は、統合制御部１１０からの制御データを試験モジュール１２０に伝送する。また試験モジュール１２０が取得した試験データを統合制御部１１０に伝送する。上記の通り試験モジュール１２０として機能の相違する複数の試験モジュール１２０を規格バス１３０に接続できる。試験モジュール１２０は、規格バス１３０に適合する限り任意に組み合わせることが可能であり、規格バス１３０はこれら任意の試験モジュール１２０がインターフェイスできるプロトコルに従う。

試験セグメント１４０は、一つの群制御部１６０で制御されるパターン生成部１７０の範囲を規定する。試験セグメント１４０に含まれるパターン生成部１７０の数は、ＤＵＴ２００を試験するに適切な範囲で選択できる。一つの試験セグメント１４０に含まれる各パターン生成部１７０では、同一のパターン列が生成される。

インターフェイス１５０は、試験セグメント１４０と統合制御部１１０との間のデータ入出力をインターフェイスする。インターフェイス１５０は、規格バス１３０が従うプロトコルに適合する。

群制御部１６０は、試験セグメント１４０に一つ存在して、試験セグメント１４０に含まれるパターン生成部１７０を制御する。群制御部１６０は、また、インターフェイス１５０を介して統合制御部１１０と通信する。群制御部１６０は、統合制御部１１０によって制御され、その制御下においてパターン生成部１７０を含む試験セグメント１４０の全体を制御する。

パターン生成部１７０は、被試験デバイスの一例であってよいＤＵＴ２００に与える試験パターンを生成する。パターン生成部１７０は、一つの試験セグメント１４０に複数有する。すなわち、一つの群制御部１６０は、複数のパターン生成部１７０を制御する。

内部バス１８０は、群制御部１６０からパターン生成部１７０にデータを伝送する。内部バス１８０は、複数のパターン生成部１７０に共通の情報伝送路の一例であって良い。伝送されるデータとして、代表的には、試験パターンの要素となる基本試験パターンのデータあるいは、基本試験パターンの展開順序を指示する支持情報が例示できる。

図２は、試験セグメント１４０の機能ブロック例を示す。図２では、特に群制御部１６０の機能例を詳しく示す。群制御部１６０は、指示情報格納部１６１、指示情報制御部１６２、スイッチ１６４、調停部１６５および結果格納部１６６を備える。指示情報制御部１６２には、位置情報格納部１６３を有する。

図３は、パターン生成部１７０の機能ブロック例を示す。パターン生成部１７０は、指示情報一時格納部１７１、基本パターンデータ格納部１７２、パターン形成タイミング部１７３、ドライバ１７４、コンパレータ１７５、比較検出部１７６および結果一時格納部１７７を備える。

基本パターンデータ格納部１７２は、基本パターンのデータを格納する。基本パターンは、試験パターンの単位であってよく、複数の試験パターンが順に展開されてパターン列を作ることにより試験パターンが生成できる。基本パターンデータ格納部１７２は、パターン生成部１７０ごとに設けられている。ただし、複数のパターン生成部１７０で共通の基本パターンを用いる場合には、パターン生成部１７０とは別に基本パターンデータ格納部１７２を設け、複数のパターン生成部１７０で共用されても良い。

指示情報格納部１６１は、基本パターンの展開順序を指示する指示情報を格納する。指示情報格納部１６１に格納される指示情報は、たとえば基本パターンのリストが例示できる。リストされた順に基本パターンを展開することによって、複雑な試験パターンの生成が可能になる。また、指示情報によって基本パターンをリストすることにより、連続した基本パターンの展開が可能になり、切れ目のない連続した試験パターンが生成できる。

指示情報一時格納部１７１は、指示情報の一部を一時的に格納する。指示情報一時格納部１７１は、パターン生成部１７０に備えられ、そのパターン生成部１７０が展開すべき直近の基本パターンのリストを保持する。指示情報一時格納部１７１は、たとえば先読み先出しバッファ（ＦＩＦＯ）が例示できるが、これに限られない。たとえばレジスタ、アドレスにより記録位置が特定されるメモリであっても良い。たとえばＳＲＡＭ等のキャッシュメモリであっても良い。

指示情報制御部１６２は、指示情報の読み出しを制御する。指示情報制御部１６２は、位置情報格納部１６３を備え、位置情報格納部１６３に格納部された位置情報に基づき指示情報を読み出す。すなわち、指示情報制御部１６２は、複数の位置情報格納部１６３に格納された各位置情報が示す読み出し位置から、指示情報格納部１６１に格納された指示情報の一部を読み出す。そして、指示情報制御部１６２は、読み出した指示情報を指示情報一時格納部１７１に格納する。なお、指示情報制御部１６２は、複数のパターン生成部１７０の各々に対応付けて独立に、パターン生成部１７０に備えてもよい。

位置情報格納部１６３は、上記の通り、パターン生成部１７０ごとの指示情報の読み出し位置を記録する。すなわち、位置情報格納部１６３は、複数のパターン生成部１７０に共通の指示情報格納部１６１に格納された指示情報の読み出し位置を示す位置情報を、複数のパターン生成部１７０の各々に対応付けて独立に格納する。

調停部１６５は、指示情報の一部を指示情報格納部１６１から読み出す場合の、複数の指示情報制御部１６２が生成する各読出要求を調停する。スイッチ１６４は、指示情報制御部１６２と対応するパターン生成部１７０との間を接続して、内部バス１８０を介したデータの転送を制御する。スイッチ１６４は、ハードウェアとして設けられてもよく、ソフトウェアとしてスイッチ機能が提供されるものであっても良い。

パターン形成タイミング部１７３は、指示情報が指示する基本パターンの順にデータを展開して試験パターンを生成する。また、パターン形成タイミング部は、生成した試験パターンの出力タイミングを調整する。

ドライバ１７４は、パターン形成タイミング部１７３から出力された試験パターンを、ＤＵＴ２００に供給する信号として出力する。コンパレータ１７５は、試験パターンの入力に対してＤＵＴ２００が出力する信号を、基準電圧と比較して論理値に変換する。

本実施形態の試験装置１００は、上記の通り内部バス１８０を備え、内部バス１８０は、上記した通り各種のデータを送受信する。特に、内部バス１８０指示情報格納部１６１から指示情報一時格納部１７１に指示情報の一部を伝送する。上記の通り、試験パターンは、基本パターンデータ格納部１７２の基本パターンデータが、パターン形成タイミング部１７３で展開されて出力されるが、試験対象のＤＵＴ２００の性能向上に合わせて、極めて高い周波数で動作する。

試験パターンを途切れさせることなく、連続して試験パターンを生成するには、基本パターンデータを指定する指示情報が速やかに指示情報一時格納部１７１に転送されなければならない。このような状況において、本実施形態の試験装置１００では、内部バス１８０を適用するので、速やかに指示情報が指示情報格納部１６１から指示情報一時格納部１７１に転送される。また、内部バス１８０によれば、汎用性が高まり、パターン生成部１７０の数の増加に容易に対応することができる。さらに内部バス１８０を利用して各種データが伝送でき、配線を少なくできる。

比較検出部１７６は、コンパレータ１７５の出力と期待値とを比較する。すなわち、比較検出部１７６は、試験パターンがＤＵＴ２００に与えられた場合にＤＵＴ２００からの出力として期待される期待値パターンと、試験パターンが与えられたＤＵＴ２００が実際に出力した出力パターンとを比較する。そして、比較検出部１７６は、期待値パターンと出力パターンとが不一致の場合にフェイルとして検出する。結果一時格納部１７７は、比較検出部１７６の比較結果を一時的に格納部する。

結果格納部１６６は、比較検出部１７６が検出したフェイルの内容を示すフェイル情報を格納する。結果格納部１６６は、複数のパターン生成部１７０の各々に対応付けて独立に設けられる。結果格納部１６６をパターン生成部１７０ごとに設けることにより、パターン生成部１７０ごとに一個の独立なＤＵＴ２００が割り当てられる場合でも、試験結果を独立に保存あるいは読み出すことができる。なお、パターン生成部１７０から結果格納部１６６への試験結果の伝送に内部バス１８０を用いてもよい。

以上のとおり、内部バス１８０を用いて各種データ、特に群制御部１６０とパターン生成部１７０との間での指示情報を伝送できるので、パターン生成部１７０における試験パターンを途切れなくできる。パターン生成部１７０の数が増えた場合であっても、汎用性の高い内部バス１８０によって容易に対応がとれる。さらに、内部バス１８０を利用することにより、専用化した配線を少なくでき、配線数を削減できる。

図４は、本実施形態の試験装置１００を用いた試験のフロー例を示す。試験を開始すると、まず、基本パターンデータを基本パターンデータ格納部１７２に格納する（ステップ４０２）。次に、指示情報を指示情報格納部１６１に格納する（ステップ４０４）。その後、パターン生成部１７０等の各部を初期化する（ステップ４０６）。

初期化の後、パターン処理を実行する（ステップ４０８）。パターン処理が終了すると、結果情報を取得して、結果情報を結果格納部１６６に格納する（ステップ４１０）。そして、試験を終了する。試験の終了後に、結果格納部１６６から任意に試験結果を読み出して、確認、分析等を実施できる。

図５は、パターン実行処理のフロー例を示す。パターン実行処理が開始すると、まず、試験周期信号をスタートさせ（ステップ５０２）、指示情報を指示情報一時格納部１７１に転送する（ステップ５０４）。この場合、位置情報格納部１６３の位置情報を参照する。なお、指示情報の指示情報一時格納部１７１への転送は、指示情報一時格納部１７１の記憶領域に空きが発生した場合に随時実行でき、ステップ５０６以下の動作とは独立に実行できる。

次に、指示情報が指示する基本パターンのデータを取得する（ステップ５０６）。基本パターンデータを取得すると該当する指示情報は不要になるので、位置情報を更新する（ステップ５０８）。

次に、取得した基本パターンのデータを展開する（ステップ５１０）。データの展開は、たとえば以下のように行える。基本パターンデータとして、その基本パターンのパターン列を保持し、基本パターンデータをたとえばキャッシュメモリに書き込むことによってパターン列が試験パターンとして出力されるよう回路を形成できる。あるいは、既定のパターン列とそのパターン列を識別する識別情報とを対照させたデータテーブルを保持しておき、基本パターンデータには識別情報を記述できる。この場合、識別情報が認識されたとき、それが指標するパターン列がたとえばキャッシュメモリに書き込まれ、パターン列が試験パターンとして出力されるよう回路を構成できる。

出力された試験パターンがＤＵＴ２００に入力され、ＤＵＴ２００の出力パターンが期待値パターンと一致するかを判断する（ステップ５１２）。一致しない場合（ステップ５１２のＮｏ）は、フェイル情報を生成する（ステップ５１４）。一致した場合（ステップ５１２のＹｅｓ）は、次の基本パターンがあるかの判断ステップに進む。

次の基本パターンデータがあるか判断して（ステップ５１６）、ある場合（ステップ５１６のＹｅｓ）には、ステップ５０６に戻って処理を続行する。次の基本パターンデータが無い場合（ステップ５１６のＮｏ）には、パターン処理を終了する（ステップ５１８）。

以上説明した試験装置１００によれば、内部バス１８０を用いて、多数のパターン生成部１７０に好適に試験データを転送できる。特に、パターン生成部１７０を他のパターン生成部１７０とは独立なタイミングで制御する場合には、パターン生成部１７０ごとに指示情報を転送しなければならず、少ない配線数で所定の転送速度が確保できる内部バス１８０の適用は適している。

すなわちパターン生成部１７０ごとに独立した一個のＤＵＴ２００を割り当てた場合には、独立したタイミングで試験が実施できる要請があるが、内部バス１８０により、そのような要請に応えることができる。パターン生成部１７０ごとの独立した一個のＤＵＴ２００を割り当ては、使用されないパターン生成部１７０を少なくして、試験装置１００の利用効率を高めることに寄与する。特に、試験端子が少ない比較的小規模のＤＵＴ２００に本試験装置１００を適用して有効になる。

なお、ＤＵＴ２００は、パターン生成部１７０ごとに割り当てる場合のほか、二つあるいはそれ以上のパターン生成部１７０で独立した一個のＤＵＴ２００を試験してもよい。さらに一つの群制御部１６０が制御するパターン生成部１７０と他の群制御部１６０が制御するパターン生成部１７０とで一つのＤＵＴ２００を検査してもよい。つまり、ＤＵＴ２００は試験セグメント１４０の範囲内、あるいは範囲を超えて試験されても良い。このような場合であっても、本実施形態の試験装置１００は、独立にパターン生成部１７０を制御できるので、好適に試験を実施できる。

以上、本発明の一側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

上記説明から明らかなように、本発明の一実施形態によれば、パターン生成部１７０の利用効率が高い試験モジュール、試験装置および試験方法を実現することができる。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (13)

1. 被試験デバイスに与える試験パターンの単位である基本パターンの展開順序を指示する指示情報を格納する指示情報格納部と、
   前記指示情報の読み出し位置を示す位置情報を格納する複数の位置情報格納部と、
   前記基本パターンを格納する基本パターン格納部、および、前記指示情報の一部を一時的に格納する指示情報一時格納部を有し、前記複数の位置情報格納部のそれぞれに対応して設けられた複数のパターン生成部と、
   前記指示情報格納部から前記指示情報一時格納部に前記指示情報の一部を伝送する、前記複数のパターン生成部に共通の情報伝送路と、
   を備え、
   前記複数のパターン生成部のそれぞれは、前記複数のパターン生成部のそれぞれに対応する前記複数の位置情報格納部のそれぞれに格納された位置情報に従い前記指示情報格納部から前記指示情報一時格納部に読み出された前記指示情報の一部に指示された順に、前記基本パターンを展開し、被試験デバイスに与える試験パターンを生成する、
   試験モジュール。
2. 前記複数のパターン生成部は、同一種類の被試験デバイスに与える前記試験パターンの各々を独立して生成する、
   請求項１に記載の試験モジュール。
3. 前記複数の位置情報格納部のそれぞれに格納された各位置情報が示す前記読み出し位置から、前記指示情報格納部に格納された前記指示情報の一部を読み出し、前記複数の指示情報一時格納部のそれぞれに格納する、前記複数のパターン生成部のそれぞれに対応した複数の指示情報制御部、
   をさらに備えた請求項２に記載の試験モジュール。
4. 前記指示情報の一部を前記指示情報格納部から読み出し、前記複数の指示情報制御部のそれぞれが生成する各読出要求を調停する調停部、
   をさらに備えた請求項３に記載の試験モジュール。
5. 前記試験パターンが前記被試験デバイスに与えられた場合に前記被試験デバイスからの出力として期待される期待値パターンと、前記試験パターンが与えられた前記被試験デバイスが実際に出力した出力パターンとを比較して、不一致の場合にフェイルとして検出する、前記複数のパターン生成部のそれぞれに対応付けられた複数の比較検出部と、
   前記複数の比較検出部のそれぞれが検出した各フェイルの内容を示す各フェイル情報を、前記複数のパターン生成部のそれぞれに対応付けて格納する結果格納部と、
   をさらに備えた請求項４に記載の試験モジュール。
6. 前記結果格納部は、前記フェイル情報を、前記フェイルを発生した前記基本パターンに関連付けて格納する、
   請求項５に記載の試験モジュール。
7. 請求項１から請求項６の何れかに記載の試験モジュールを備えた試験装置。
8. 被試験デバイスに与える試験パターンの単位である基本パターンの展開順序を指示する指示情報を、指示情報格納部に格納する段階と、
   前記指示情報の読み出し位置を示す位置情報を、複数の位置情報格納部にそれぞれ格納する段階と、
   前記基本パターンを、基本パターン格納部に格納する段階と、
   前記指示情報の一部を一時的に、指示情報一時格納部に格納する段階と、
   前記複数の位置情報格納部のそれぞれに対応して設けられた複数のパターン生成部のそれぞれにおいて、前記複数のパターン生成部のそれぞれに対応して設けられた前記複数の位置情報格納部のそれぞれに格納された位置情報に従い、前記指示情報格納部から前記指示情報一時格納部に前記指示情報の一部を読み出す段階と、
   前記複数のパターン生成部のそれぞれにおいて、読み出された前記指示情報の一部が指示する順に、前記基本パターンを展開し、被試験デバイスに与える試験パターンを生成する段階と、
   を備え、
   前記指示情報格納部から前記指示情報一時格納部に前記指示情報の一部を読み出す段階は、前記指示情報の一部が、前記複数のパターン生成部に共通の情報伝送路を介して読み出される、
   試験方法。
9. 前記試験パターンを生成する段階は、同一種類の被試験デバイスに与える前記試験パターンの各々を前記複数のパターン生成部ごとに独立して生成する、
   請求項８に記載の試験方法。
10. 前記複数の位置情報格納部のそれぞれに格納された各位置情報が示す各読み出し位置から、前記指示情報格納部に格納された前記指示情報の一部を読み出し、読み出した前記指示情報の一部を、前記複数のパターン生成部のそれぞれに対応付けて、複数の指示情報一時格納部のそれぞれに格納する、指示情報制御段階、
    をさらに備えた請求項９に記載の試験方法。
11. 前記指示情報の一部を前記指示情報格納部から読み出し、前記指示情報制御段階でそれぞれ生成される読出要求を調停する調停段階、
    をさらに備えた請求項１０に記載の試験方法。
12. 前記試験パターンが前記被試験デバイスに与えられた場合に前記被試験デバイスからの出力として期待される期待値パターンと、前記試験パターンが与えられた前記被試験デバイスが実際に出力した出力パターンとを比較して、不一致の場合にフェイルとして検出する比較検出段階と、
    前記比較検出段階で検出した前記フェイルの内容を示すフェイル情報を、結果格納部に格納する結果格納段階と、
    を前記複数のパターン生成部のそれぞれに対応したパターン生成段階ごとにさらに備えた
    請求項１１に記載の試験方法。
13. 前記結果格納段階は、前記フェイル情報を、前記フェイルを発生した前記基本パターンに関連付けて前記結果格納部に格納する、
    請求項１２に記載の試験方法。

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