JP2009098869A - 情報処理装置 - Google Patents

Abstract

【課題】メモリチェックに要する時間の短縮化を図るとともに、メモリチェックの確実性を向上させることのできる情報処理装置を提供する。
【解決手段】外部メモリ３に書き込むライトデータを擬似乱数生成処理で生成するデータ生成回路１０と、前記ライトデータを書き込むアドレスを擬似乱数生成処理で生成するアドレス生成回路９と、各アドレスに前記ライトデータが書き込まれると、データを読み出すアドレスを擬似乱数生成処理により生成するアドレス生成回路１１１と、該生成回路１１１で生成されたアドレスからリードデータを読み出すデータ読出し回路１１２と、擬似乱数生成処理で基準値を生成する基準値生成回路１１３と、アドレス生成回路１１１で生成されたアドレスごとに前記リードデータと前記基準値とを比較し、両者が不一致のとき異常信号を出力する比較回路１１４とを有するメモリテスト回路７をＡＳＩＣ４に備えた。
【選択図】図２

Description

本発明は、プリンタ装置やコピー装置などの情報処理装置において、電源投入時等に行うメモリの動作チェックを行うメモリチェックの技術分野に関する。

プリンタ装置、複写機やファクシミリ装置を始めとする情報処理装置には、システムを動作させる資源として種々のメモリが搭載されている。従来、この種の情報処理装置においては、該メモリの動作チェック（以下、メモリチェックという）が、電源投入時に行われるシステムの立ち上げ処理の一つとして行われる。

このメモリチェックの技術に関連して、下記特許文献１には、ＣＰＵに、バスコントローラを介してメモリコントローラがシステムバスによって接続され、前記メモリコントローラに、ＣＰＵの制御によってデータの読込み及び書込みが行われるメモリ部がシステムバスにより接続された構成が開示されている。

また、特許文献１には、前記メモリ部の全メモリ領域を複数のメモリブロックに細分化し、各メモリブロックに、１ブロック単位のメモリ領域と、外部アドレスバスを介して入力されるアドレス信号をメモリアドレスに変換して前記メモリ領域に出力するアドレスバッファと、外部データバスを介して入力されるデータを前記メモリ領域に書き込んだりメモリ領域から読み込んだデータを外部データバスに出力したりするデータバッファと、外部コントロール信号線を介して入力される書込み制御信号や読込み制御信号を前記メモリ領域に所定のタイミングで出力するメモリチェックコントローラとを備えたパーソナルコンピュータが記載されている。

さらに、特許文献１には、前記メモリチェックコントローラを、メモリ部のメモリアドレスを順番に生成するアドレスカウンタと、メモリチェック用のデータを発生するデータ発生器と、メモリアドレスが生成される毎にその生成されたメモリアドレスのメモリ領域にデータ発生器からのデータを書き込ませる機能及びメモリ領域からデータの読込みを行わせる機能を有するタイミング発生器と、１つのメモリアドレスのメモリ領域に書き込まれたデータと同一メモリアドレスのメモリ領域から読み込まれたデータとを比較し一致しない場合にメモリエラーデータを保持するデータ比較器とを備えた技術が提案されている。
特開２００２−３４２１７４号公報

近年の情報処理装置にあっては、多種多様な機能がオプションとして搭載可能に構成され、このようなオプションに係る動作を行わせるべく必要な記憶容量が増大する傾向にある。例えばプリンタ装置では、印字速度の高速化やカラー化などの高度処理を実現するニーズがあり、かかる処理のためにソフトウェアが複雑化し、そのソフトウェアが扱う作業エリアとしてより多くの記憶容量が必要となり、とりわけカラー画像を扱う場合は色情報を含むデータを取り扱う関係上、使用する記憶容量が飛躍的に増大している。

かかる状況では、オプションの多様化・複雑化により記憶容量が増大すると、その増大分に応じてメモリチェックに長時間を要する結果、システムの立ち上げに要する起動時間が長くなるという問題が生じる。

また、従来のメモリチェックは、毎回、同一のアドレスに同一のデータを書き込むことで行われていたので、前記データが書き込まれない他のアドレスに不具合が発生していたとしても、異常として検出することができなかった。

本発明は、上述した問題点を解決するためになされたものであり、メモリチェックに要する時間の短縮化を図るとともに、メモリチェックの確実性を向上させることのできる情報処理装置を提供することを課題とする。

請求項１に記載の発明は、擬似乱数を生成する擬似乱数生成回路を備え、メモリの動作チェックの実行を開始する指示をＣＰＵから受けると、前記擬似乱数生成回路により擬似乱数を生成し、この擬似乱数に基づいて、前記メモリに書き込むデータをライトデータとして生成するデータ生成回路と、擬似乱数を生成する擬似乱数生成回路を備え、前記指示を前記ＣＰＵから受けると、前記擬似乱数発生回路により擬似乱数を生成し、この擬似乱数に基づいて、前記メモリの各アドレスのうち前記ライトデータを書き込む対象のアドレスを生成する第１のアドレス生成回路と、前記第１のアドレス生成回路により生成されたアドレスに前記データ生成回路により生成されたライトデータを書き込むライトデータ書込み回路と、前記第１のアドレス生成回路の擬似乱数生成回路と同一の擬似乱数生成回路を備え、前記ライトデータ書込み回路によるライトデータの書込み処理後、前記擬似乱数生成回路により擬似乱数を生成し、この擬似乱数に基づいて、アドレスを生成する第２のアドレス生成回路と、前記第２のアドレス生成回路により生成されたアドレスからデータをリードデータとして読み出すリードデータ読出し回路と、前記ライトデータ書込み回路の擬似乱数生成回路と同一の擬似乱数生成回路を備え、前記擬似乱数生成回路により擬似乱数を生成し、この擬似乱数に基づいて、前記リードデータ読出し回路により読み出されたリードデータと比較する対象の基準値を生成する基準値生成回路と、前記リードデータ読出し回路によりリードデータが読み出された各アドレスについて、当該アドレスから前記リードデータ読出し回路により読み出されたリードデータと、前記基準値生成回路により当該リードデータと比較する対象として生成された基準値とを比較し、両者が不一致のとき前記メモリは異常である旨の異常信号を出力するデータ比較回路とを備える情報処理装置である。

この発明によれば、メモリの動作チェックの実行を開始する指示をＣＰＵから受けると、データ生成回路の擬似乱数生成回路により擬似乱数が生成され、この擬似乱数に基づいて、前記メモリに書き込むデータがライトデータとして生成されるとともに、第１のアドレス生成回路の擬似乱数発生回路により擬似乱数が生成され、この擬似乱数に基づいて、前記メモリの各アドレスのうち前記ライトデータを書き込む対象のアドレスが生成される。そして、データ書込み回路により、前記第１のアドレス生成回路で生成されたアドレスに、前記データ生成回路で生成されたライトデータが書き込まれる。

前記ライトデータ書込み回路によるライトデータの書込み処理後、第２のアドレス生成回路の擬似乱数生成回路により擬似乱数が生成され、この擬似乱数に基づいて、アドレスが生成された後、リードデータ読出し回路により、その生成されたアドレスからデータがリードデータとして読み出される。また、基準値生成回路の擬似乱数生成回路により擬似乱数が生成され、この擬似乱数に基づいて、前記リードデータ読出し回路により読み出されたリードデータと比較する対象の基準値が生成される。

そして、前記リードデータ読出し回路によりリードデータが読み出された各アドレスについて、前記データ比較回路により、当該アドレスから前記リードデータ読出し回路により読み出されたリードデータと、前記基準値生成回路により当該リードデータと比較する対象として生成された基準値とが比較され、両者が不一致のとき前記メモリは異常である旨の異常信号が出力される。

このように、メモリの動作チェック（メモリチェック）を、前記データ生成回路、前記第１のアドレス生成回路、ライトデータ書込み回路、リードデータ読み出し回路及びデータ比較回路を用いて行うようにしたので、ＣＰＵ（ソフトウェア）によりメモリチェックを行う場合に比して、該メモリチェックを短時間で行うことができる。

また、ライトデータを書き込む対象のアドレスを、擬似乱数生成回路により生成された擬似乱数に基づいて生成するようにしたので、毎回、ライトデータを書き込む対象のアドレスの生成パターンを変えることが出来る。これにより、前述のようにライトデータとリードデータとの比較を行う対象のアドレスを毎回変えることができるから、より多くのアドレスを、前記比較を行う対象とし得ることができる。よって、前記比較が行われないアドレスをできるだけ少なくすることができる。

また、前記メモリに書き込むライトデータを、擬似乱数生成回路により生成された擬似乱数に基づいて生成するようにしたので、毎回、ライトデータの生成パターンを変えることが出来る。これにより、前述のようにライトデータを毎回変えることができるから、各回のメモリチェックにおいて、同一のアドレスが、ライトデータとリードデータとの比較を行う対象となったとしても、そのアドレスに書き込まれるライトデータが各回のメモリチェックで異なることで、該アドレスから読み出されるリードデータが固定されている（異常である）のか否かを見抜くことができる。

これらの結果、異常検出漏れをできるだけ抑制し、メモリチェックの確実性を向上させることができる。

請求項２に記載の発明は、請求項１に記載の情報処理装置において、前記データ比較回路から異常信号が出力されると、前記メモリが設置された基板に不具合があるか否かを検出するための処理を行う不具合箇所特定回路を更に備え、前記不具合箇所特定回路は、前記メモリに接続された前記基板上の複数のバスにディジタル信号を予め定められた出力パターンで出力したときに得られる信号パターンに基づいて、ディジタル信号のうち異常が発生しているビットの有無を検出し、異常が発生しているビットが存在するとき、そのビットに基づいて不具合を特定するものである。

この発明によれば、前記基板上の複数のバスにディジタル信号を予め定められた出力パターンで出力したときに得られる信号パターンを構成するディジタル信号のビットを用いて不具合の特定を行うことができる。

請求項３に記載の発明は、請求項２に記載の情報処理装置において、前記不具合箇所特定回路は、前記各バスに１のディジタル信号を出力したときに得られる第１の信号パターンと、前記各バスに０のディジタル信号を出力したときに得られる第２の信号パターンとを比較し、両パターンで同一のディジタル信号となっているビットの有無を検出し、該ビットが存在することを検出すると、該ビットに関連する箇所に不具合が発生しているものと特定するものである。

この発明によれば、比較的簡単な方法で不具合の特定を行うことができる。

本発明によれば、ＣＰＵ（ソフトウェア）によりメモリチェックを行う場合に比して、該メモリの動作チェックを短時間で行うことができるとともに、メモリチェックの確実性を向上させることができる。

本発明に係る情報処理装置の実施形態について説明する。図１は、本発明に係る情報処理装置の構成の一例を示すブロック図である。なお、本件における情報処理装置として、例えば複合機やプリンタを一例として想定している。

図１に示すように、情報処理装置１は、ＣＰＵ（Central Processing Unit）２と、外部メモリ３と、ＡＳＩＣ（Application Specific Integrated Circuit）４とを備える。ＣＰＵ２は、当該情報処理装置１を統括的に制御するための中央演算処理装置であり、ＣＰＵ２は、当該情報処理装置１を制御するプログラムが格納されたＲＯＭ（Read Only Memory）から前記制御プログラムを読み出して、当該情報処理装置１に搭載される各部の制御を行う。外部メモリ３は、例えばデータの書き込みと読み出しが随時可能なＲＡＭ（Random Access Memory）であり、プログラムや画像データを記憶するものである。

ＡＳＩＣ４は、ＣＰＵインターフェース部（ＣＰＵＩ／Ｆ部）５と、メモリコントローラ６及びメモリテスト回路７とがＡＳＩＣ内部バス８により接続された構成を有している。ＣＰＵインターフェース部５は、メモリコントローラ６及びメモリテスト回路７とＣＰＵ２との間に介在され、メモリコントローラ６とＣＰＵ２との通信や、メモリテスト回路７とＣＰＵ２との通信に要するインターフェース処理を行うものである。メモリコントローラ６は、外部メモリ３へのデータの書込みや読出しを行う回路である。

メモリテスト回路７は、電源投入時などに、当該情報処理装置１の画像形成システムが確実に動作するよう外部メモリ３の動作チェックを行うものである。メモリテスト回路７による動作チェックは、外部メモリ３に対して或るデータを書き込むことができるか、そしてこの書き込んだデータを正確に読み出せるかをチェックするものである。すなわち、メモリテスト回路７は、メモリビットに何らかの故障があり、例えば「１」というデータを書き込んだにも拘わらず「０」というデータが読み出されてしまうというように、書き込んだデータと読み出したデータとが一致しない場合（以下、この状態をビット故障という）や、配線路（バス）に何らかの問題があり、データを書き込んだ対象のアドレスとデータ読み出したアドレスとが一致しない場合（以下、この状態をアドレス誤りという）に、外部メモリ３に異常が発生している（エラーである）ことを示す異常信号をＣＰＵ２に出力する。一方、メモリテスト回路７は、このようなビット故障やアドレス誤りが検知されなかった場合は、外部メモリ３が正常であることを示す正常信号をメモリコントローラ６に出力する。

メモリテスト回路７の電気的な構成を説明する。図２は、メモリテスト回路７の電気的な構成を示すブロック図である。図２に示すように、メモリテスト回路７は、データの書込みを行う対象のアドレスを生成するアドレス生成回路９と、前記アドレス生成回路９により生成されたアドレスに対して書き込みを行うデータ（以下、ライトデータという）を生成するデータ生成回路１０と、前記アドレスから読み出したデータと後述する基準値との比較を行うデータ比較回路１１と、メモリコントローラインターフェース回路１２と、動作設定回路１３とを備えて構成されている。

アドレス生成回路９は、擬似乱数生成回路９１を備え、擬似乱数生成回路９１の擬似乱数生成処理によりアドレスを不規則的に生成するものである。擬似乱数とは、確定的な計算により求める数列に含まれる数である。また、擬似乱数生成処理は、このような擬似乱数を或る初期値に基づき前記計算によって求める処理であり、同一の初期値からは同一の出力値が生成される。

データ生成回路１０は、擬似乱数生成回路１０１を備え、擬似乱数生成回路１０１の擬似乱数生成処理によりライトデータを生成するものである。メモリコントローラ６は、アドレス生成回路９により生成されたアドレスに、データ生成回路１０により生成されたライトデータを書き込む。

データ比較回路１１は、アドレス生成回路１１１、データ読出し回路１１２、基準値生成回路１１３及び比較回路１１４を備えて構成されている。

アドレス生成回路１１１は、前記擬似乱数生成回路９１と同様の構成を有する擬似乱数生成回路１１１ａを備え、外部メモリ３の全てのアドレスにライトデータがそれぞれ書き込まれると、後述するデータ読出し回路１１２により各アドレスに格納されているデータをリードデータとして読み出す処理を行う際に、擬似乱数生成回路１１１ａの擬似乱数生成処理によりその読み出す対象のアドレスを生成するものである。

データ読出し回路１１２は、アドレス生成回路１１１により生成されたアドレスに格納されているデータをリードデータとして読み出すものである。

基準値生成回路１１３は、前記擬似乱数生成回路１０１と同様の構成を有する擬似乱数生成回路１１３ａを備え、擬似乱数生成回路１１３ａの擬似乱数生成処理により、比較回路１１４の比較処理で用いる基準値を、前記アドレス生成回路１１１により生成されたアドレスごとに生成するものである。

比較回路１１４は、前記アドレス生成回路１１１により生成されたアドレスごとに、外部メモリ３の当該アドレスから読み出したリードデータと、基準値生成回路１１３により当該リードデータと比較する対象として生成された基準値とを比較し、前記アドレス生成回路１１１により生成された全てのアドレスについて、両者が一致する場合には、前記外部メモリ３は正常である旨の正常信号を出力し、両者が不一致となるアドレスが１つでも存在する場合には、外部メモリ３は異常である旨の異常信号を出力するものである。

メモリコントローラインターフェース回路１２は、前記アドレス生成回路９及びデータ生成回路１０により生成されたアドレス及びライトデータを所定のプロトコルに従ってメモリコントローラ６が認識可能な形式に変換して該メモリコントローラに６に出力したり、外部メモリ３にアクセスを要求する旨を示すデータをメモリコントローラ６に出力したりするものである。

動作設定回路１３は、メモリテスト回路７による各種のテストモードの設定、前記基準値とリードデータとが不一致であった場合における動作チェックの継続の可否、前記メモリテスト回路７によるメモリテストの繰り返し回数等を設定するものである。なお、前記メモリテストは、例えば電源投入時などに１回のみ実行するようにしてもよいし、複数回繰り返して実行するようにしてもよい。エラーが発生した場合に波形確認処理等を行う必要があるが、このメモリテストの回数を増やすほど前記波形確認の対象の波形をより確実に容易に取得することができるという利点がある。

ＣＰＵ２は、メモリテスト回路７による外部メモリ３の動作チェックの結果、特に異常が発生していなければ、ＣＰＵ５は前記画像形成システムの起動に移行し、一方、エラーが検知された場合は、ＣＰＵ５は、図略の表示部にエラー表示を行うと共に、情報処理装置１の初期化処理を中止する。

図３は、メモリテスト回路７及びメモリコントローラ６の動作を示すフローチャートである。

図３に示すように、メモリテスト回路７は、ＣＰＵ２から外部メモリ３の動作チェックの実行指示があると（ステップ♯１でＹＥＳ）、外部メモリ３に書き込むライトデータ及び該ライトデータを書き込む対象のアドレスを擬似乱数生成処理により生成し（ステップ♯２）、メモリコントローラ６は、ステップ♯２で生成された各アドレスに、対応するライトデータをそれぞれ書き込む（ステップ♯３）。

次に、メモリテスト回路７は、擬似乱数生成処理を用いて生成した各アドレスからそれぞれデータをリードデータとして読み出し（ステップ♯４）、このリードデータと該リードデータを読み出したアドレスに対応する基準値とを比較する（ステップ♯５）。その結果、リードデータを読み出した全てのアドレスについて、当該アドレスから読み出したリードデータと該リードデータと比較する対象として生成された基準値とが一致する場合には（ステップ♯５でＹＥＳ）、メモリテスト回路７は、外部メモリ３が正常であることを示す正常信号をＣＰＵ２に出力し（ステップ♯６）、外部メモリ３のテストが完了した旨の完了フラグをセットする（ステップ♯７）。一方、メモリテスト回路７は、リードデータと基準値とが一致しないアドレスが１つでも存在する場合には（ステップ♯５でＮＯ）、外部メモリ３に異常が生じていることを示す異常信号をＣＰＵ２に出力し（ステップ♯７）、ステップ♯８の処理を実行する。

以上のように、本実施形態では、従来ではＣＰＵ２（ソフトウェア）で行っていた外部メモリ３の動作チェックを回路（ＡＳＩＣ４）で行うようにしたので、外部メモリ３の動作チェックを短時間で完了することができる。

また、ライトデータを書き込む対象のアドレスを前記擬似乱数生成処理により生成するようにしたので、前記アドレスのパターンを変えることができる。これにより、前述のようにライトデータとリードデータとの比較を行う対象のアドレスを毎回変えることができるから、より多くのアドレスを、前記比較を行う対象とし得ることができる。また、前記ライトデータを前記擬似乱数生成処理により生成するようにしたので、前記ライトデータのパターンを変えることができる。これにより、各回のメモリチェックにおいて、同一のアドレスが、ライトデータとリードデータとの比較を行う対象となったとしても、そのアドレスに書き込まれるライトデータが各回のメモリチェックで異なることで、該アドレスから読み出されるリードデータが固定されている（異常である）のか否かを見抜くことができる。

これらの結果、異常の検出漏れを防止又は抑制し、メモリチェックの確実性を向上させることができる。

本件は、前記第１の実施形態に代えて、又はそれに加えて次の変形形態も採用可能である。

［１］前記実施形態では、擬似乱数生成処理により生成した各アドレスについて、リードデータと基準値生成部により生成した基準値とを比較し、両者が１つでも一致しないアドレスが存在すると、外部メモリ３に異常が発生しているものとして、情報処理装置１の初期化処理を停止するようにしたが、外部メモリ３に異常が発生していることを検知した場合に、更に次のような基板上の不具合の有無及び不具合箇所の特定を行う処理を行うようにしてもよい。

前記不具合には、ショート（短絡）などの基板における故障や例えば隣り合う信号同士が相手の信号に影響を受けるクロストークがあり、例えば基板上でショートが生じているときには、不具合が発生しているバスを通る信号（ビット）に或る規則性が発生することが多い。

例えば、メモリテスト回路７がＡＳＩＣ内部バス８を介して外部メモリ３に或るディジタル信号を書き込み、この書き込んだディジタル信号を外部メモリ３から読み出した場合に、前記ＡＳＩＣ内部バス８の複数のバスラインのうち或るバスラインに異常が発生していると、このバスラインを介して外部メモリ３に書き込んだディジタル信号（ビット）が「０」であっても「１」であっても、外部メモリ３から読み出したディジタル信号（ビット）が、「０」又は「１」の一方のディジタル信号に固定される。

そこで、本実施形態のメモリテスト回路７は、図２に示すように、不具合箇所特定回路１４を備え、この不具合箇所特定回路１４は、例えば、全ビットが「０」のディジタル信号を外部メモリ３に書き込んだ後、該外部メモリ３からディジタル信号を読み出す。また、メモリテスト回路７は、全ビットが「１」のディジタル信号を外部メモリ３に書き込んだ後、該外部メモリ３からディジタル信号を読み出す。

そして、不具合箇所特定回路１４は、前記外部メモリ３からそれぞれ読み出したディジタル信号について、同一のバスラインを介して書き込んだビット同士を比較し、各ビットにおいて、ディジタル信号が一致しているか否かを検出する。不具合箇所特定回路１４は、ディジタル信号が一致していない場合には、当該ビットに対応するバスラインに異常が発生していないことを示す正常信号をＣＰＵ２に出力する一方、ディジタル信号が一致している場合には、当該ビットに対応するバスラインに異常が発生していることを示す異常信号をＣＰＵ２に出力する。

このような処理により、ディジタル信号が一致しているビットに関連する箇所（例えば該ビットに対応するバス）でショートが生じていることを検知することができる。

本発明に係る情報処理装置の構成の一例を示すブロック図である。 メモリテスト回路の電気的な構成を示すブロック図である。 メモリテスト回路及びメモリコントローラの動作を示すフローチャートである。

符号の説明

１ 情報処理装置
２ ＣＰＵ
３ 外部メモリ
４ ＡＳＩＣ
６ メモリコントローラ
７ メモリテスト回路
９ アドレス生成回路
９１ 擬似乱数生成回路
１０ データ生成回路
１０２ 擬似乱数生成回路
１１ データ比較回路
１１１ アドレス生成回路
１１１ａ 擬似乱数生成回路
１１２ データ読出し回路
１１３ 基準値生成回路
１１３ａ 擬似乱数生成回路
１１４ 比較回路
１４ 不具合箇所特定回路

Claims (3)

1. 擬似乱数を生成する擬似乱数生成回路を備え、メモリの動作チェックの実行を開始する指示をＣＰＵから受けると、前記擬似乱数生成回路により擬似乱数を生成し、この擬似乱数に基づいて、前記メモリに書き込むデータをライトデータとして生成するデータ生成回路と、
   擬似乱数を生成する擬似乱数生成回路を備え、前記指示を前記ＣＰＵから受けると、前記擬似乱数発生回路により擬似乱数を生成し、この擬似乱数に基づいて、前記メモリの各アドレスのうち前記ライトデータを書き込む対象のアドレスを生成する第１のアドレス生成回路と、
   前記第１のアドレス生成回路により生成されたアドレスに前記データ生成回路により生成されたライトデータを書き込むライトデータ書込み回路と、
   前記第１のアドレス生成回路の擬似乱数生成回路と同一の擬似乱数生成回路を備え、前記ライトデータ書込み回路によるライトデータの書込み処理後、前記擬似乱数生成回路により擬似乱数を生成し、この擬似乱数に基づいて、アドレスを生成する第２のアドレス生成回路と、
   前記第２のアドレス生成回路により生成されたアドレスからデータをリードデータとして読み出すリードデータ読出し回路と、
   前記ライトデータ書込み回路の擬似乱数生成回路と同一の擬似乱数生成回路を備え、前記擬似乱数生成回路により擬似乱数を生成し、この擬似乱数に基づいて、前記リードデータ読出し回路により読み出されたリードデータと比較する対象の基準値を生成する基準値生成回路と、
   前記リードデータ読出し回路によりリードデータが読み出された各アドレスについて、当該アドレスから前記リードデータ読出し回路により読み出されたリードデータと、前記基準値生成回路により当該リードデータと比較する対象として生成された基準値とを比較し、両者が不一致のとき前記メモリは異常である旨の異常信号を出力するデータ比較回路と
   を備える情報処理装置。
2. 前記データ比較回路から異常信号が出力されると、前記メモリが設置された基板に不具合があるか否かを検出するための処理を行う不具合箇所特定回路を更に備え、
   前記不具合箇所特定回路は、前記基板上の複数のバスにディジタル信号を予め定められた出力パターンで出力したときに得られる信号パターンに基づいて、ディジタル信号のうち異常が発生しているビットの有無を検出し、異常が発生しているビットが存在するとき、そのビットに基づいて不具合を特定する請求項１に記載の情報処理装置。
3. 前記不具合箇所特定回路は、前記各バスに１のディジタル信号を出力したときに得られる第１の信号パターンと、前記各バスに０のディジタル信号を出力したときに得られる第２の信号パターンとを比較し、両パターンで同一のディジタル信号となっているビットの有無を検出し、該ビットが存在することを検出すると、該ビットに関連する箇所に不具合が発生しているものと特定する請求項２に記載の情報処理装置。

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