JPH1138088A - 半導体集積回路装置の試験方法及び半導体集積回路装置 - Google Patents
半導体集積回路装置の試験方法及び半導体集積回路装置Info
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- JPH1138088A JPH1138088A JP9189689A JP18968997A JPH1138088A JP H1138088 A JPH1138088 A JP H1138088A JP 9189689 A JP9189689 A JP 9189689A JP 18968997 A JP18968997 A JP 18968997A JP H1138088 A JPH1138088 A JP H1138088A
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- semiconductor integrated
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Abstract
(57)【要約】
【課題】端子数の増加を抑えると共に試験時間を短縮す
ることができる半導体集積回路装置の試験方法を提供す
る。 【解決手段】ＬＳＩ１には、大容量のＲＡＭ４が接続さ
れた第１内部バス８と、機能ブロック６及びＡＳＩＣ回
路７が接続され、試験時に第１外部端子２１を介して試
験装置３１に接続される第２内部バス８とが備えられ
る。第１，第２内部バス８，９間にはバストランシーバ
１０が接続され、テストモード信号ＴＭに基づいて、テ
ストモード時には第１，第２内部バス８，９が切り離さ
れる。テストモード時にＣＰＵ２は、第１内部バス８を
介して該内部バス８に接続されたＲＡＭ４に対する試験
を実行する。そして、試験装置３１は、切り離された第
２内部バス９を介して機能ブロック６及びＡＳＩＣ回路
７の試験を行う。
ることができる半導体集積回路装置の試験方法を提供す
る。 【解決手段】ＬＳＩ１には、大容量のＲＡＭ４が接続さ
れた第１内部バス８と、機能ブロック６及びＡＳＩＣ回
路７が接続され、試験時に第１外部端子２１を介して試
験装置３１に接続される第２内部バス８とが備えられ
る。第１，第２内部バス８，９間にはバストランシーバ
１０が接続され、テストモード信号ＴＭに基づいて、テ
ストモード時には第１，第２内部バス８，９が切り離さ
れる。テストモード時にＣＰＵ２は、第１内部バス８を
介して該内部バス８に接続されたＲＡＭ４に対する試験
を実行する。そして、試験装置３１は、切り離された第
２内部バス９を介して機能ブロック６及びＡＳＩＣ回路
７の試験を行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
の試験方法及び半導体集積回路装置に関する。近年、半
導体装置（ＬＳＩ）の複雑化、高集積化に伴い、テスタ
による半導体装置の試験は複雑化かつ長時間化してい
る。試験時間の長時間化は、検査コストのアップにつな
がることから、試験時間の短縮が要求されている。
の試験方法及び半導体集積回路装置に関する。近年、半
導体装置（ＬＳＩ）の複雑化、高集積化に伴い、テスタ
による半導体装置の試験は複雑化かつ長時間化してい
る。試験時間の長時間化は、検査コストのアップにつな
がることから、試験時間の短縮が要求されている。
【０００２】
【従来の技術】近年のＬＳＩは、そのプロセスの微細化
技術の発達とユーザ仕様の多様化にともにない、ＣＰＵ
コアと共に様々な機能を有する回路（機能ブロック）の
搭載が可能となっている。また、扱うデータ量の増大に
伴い、ＬＳＩにはダイナミックＲＡＭ（ＤＲＡＭ）等の
大容量メモリが搭載されるようになってきている。従っ
て、ＬＳＩは、出荷前等の試験時間が増大し、検査コス
トの上昇を招いている。検査コストの上昇は、ＬＳＩの
コストを増大させる。
技術の発達とユーザ仕様の多様化にともにない、ＣＰＵ
コアと共に様々な機能を有する回路（機能ブロック）の
搭載が可能となっている。また、扱うデータ量の増大に
伴い、ＬＳＩにはダイナミックＲＡＭ（ＤＲＡＭ）等の
大容量メモリが搭載されるようになってきている。従っ
て、ＬＳＩは、出荷前等の試験時間が増大し、検査コス
トの上昇を招いている。検査コストの上昇は、ＬＳＩの
コストを増大させる。
【０００３】そのため、従来のＣＰＵコアを内蔵したＬ
ＳＩは以下のように試験される。 （１）機能ブロックやＤＲＡＭが接続された内部バスを
外部端子を介して外部の試験装置に接続する。外部端子
は、通常内部バスを介してＣＰＵが外部の周辺機器とデ
ータ等の授受を行うために設けられている。そして、試
験装置は、内部バスへデータを直接入出力を行い、機能
ブロック，ＤＲＡＭの試験を行う。これにより、ＣＰＵ
を介さない分だけ試験を高速に行うことができ、試験時
間が短縮される。
ＳＩは以下のように試験される。 （１）機能ブロックやＤＲＡＭが接続された内部バスを
外部端子を介して外部の試験装置に接続する。外部端子
は、通常内部バスを介してＣＰＵが外部の周辺機器とデ
ータ等の授受を行うために設けられている。そして、試
験装置は、内部バスへデータを直接入出力を行い、機能
ブロック，ＤＲＡＭの試験を行う。これにより、ＣＰＵ
を介さない分だけ試験を高速に行うことができ、試験時
間が短縮される。
【０００４】（２）ＬＳＩのＤＲＡＭ等に接続された試
験用の外部端子を設け、その試験用外部端子を介して機
能ブロック，ＤＲＡＭ等を直接試験装置に接続する。試
験装置は、機能ブロックやＤＲＡＭ等に対する複数の試
験を同時に実行する。これにより、ＬＳＩ全体の試験時
間が短縮される。
験用の外部端子を設け、その試験用外部端子を介して機
能ブロック，ＤＲＡＭ等を直接試験装置に接続する。試
験装置は、機能ブロックやＤＲＡＭ等に対する複数の試
験を同時に実行する。これにより、ＬＳＩ全体の試験時
間が短縮される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
（１）の方法では、機能ブロックやＤＲＡＭ等が１つの
内部バスに接続されているため、１つ回路に対する試験
を行っている間は他の回路の試験を行うことができな
い。そのため、機能ブロックの増加やＤＲＡＭのメモリ
容量が大きくなると、試験時間が長くなり、やはり検査
コストが増大する。
（１）の方法では、機能ブロックやＤＲＡＭ等が１つの
内部バスに接続されているため、１つ回路に対する試験
を行っている間は他の回路の試験を行うことができな
い。そのため、機能ブロックの増加やＤＲＡＭのメモリ
容量が大きくなると、試験時間が長くなり、やはり検査
コストが増大する。
【０００６】また、上記の（２）の方法では、ＬＳＩに
は、試験対象となる機能ブロックの動作に必要となる外
部端子以外に試験を行うためにだけ使用される外部端子
を設ける必要がある。また、ＤＲＡＭ等の外部端子を必
要としない回路に対しても試験の試験のための外部端子
が必要となる。その結果、ＬＳＩの端子数が増大する。
端子数の増大はＬＳＩのパッケージを増大させ、パッケ
ージコストが増大する。
は、試験対象となる機能ブロックの動作に必要となる外
部端子以外に試験を行うためにだけ使用される外部端子
を設ける必要がある。また、ＤＲＡＭ等の外部端子を必
要としない回路に対しても試験の試験のための外部端子
が必要となる。その結果、ＬＳＩの端子数が増大する。
端子数の増大はＬＳＩのパッケージを増大させ、パッケ
ージコストが増大する。
【０００７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は端子数の増加を抑えると
共に試験時間を短縮することができる半導体集積回路装
置及び半導体集積回路装置の試験方法を提供することに
ある。
れたものであって、その目的は端子数の増加を抑えると
共に試験時間を短縮することができる半導体集積回路装
置及び半導体集積回路装置の試験方法を提供することに
ある。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
め、請求項１に記載の発明は、試験装置に接続され、該
試験装置から入力されるテストモード信号に基づいて設
定されるテストモード時に行われる試験の対象となる複
数の被試験回路が内部バスに接続された半導体集積回路
装置の試験方法であって、前記内部バスをテストモード
時に第１，第２内部バスに分割し、第１，第２内部バス
にはそれぞれ少なくとも１つの被試験回路を接続し、前
記第１内部バスに接続された試験回路にてその第１内部
バスに接続された被試験回路の試験を行うと同時に、前
記試験装置にて前記第２内部バスを介してその第２内部
バスに接続された被試験回路の試験を行うようにした。
め、請求項１に記載の発明は、試験装置に接続され、該
試験装置から入力されるテストモード信号に基づいて設
定されるテストモード時に行われる試験の対象となる複
数の被試験回路が内部バスに接続された半導体集積回路
装置の試験方法であって、前記内部バスをテストモード
時に第１，第２内部バスに分割し、第１，第２内部バス
にはそれぞれ少なくとも１つの被試験回路を接続し、前
記第１内部バスに接続された試験回路にてその第１内部
バスに接続された被試験回路の試験を行うと同時に、前
記試験装置にて前記第２内部バスを介してその第２内部
バスに接続された被試験回路の試験を行うようにした。
【０００９】請求項２に記載の発明は、請求項１に記載
の半導体集積回路装置の試験方法において、第１，第２
内部バスの間にバス回路を接続し、そのバス回路は前記
テストモード信号に基づいて、通常モード時には第１，
第２内部バスの間でデータを相互に転送し、テストモー
ド時には第１，第２内部バスを切り離すようにした。
の半導体集積回路装置の試験方法において、第１，第２
内部バスの間にバス回路を接続し、そのバス回路は前記
テストモード信号に基づいて、通常モード時には第１，
第２内部バスの間でデータを相互に転送し、テストモー
ド時には第１，第２内部バスを切り離すようにした。
【００１０】請求項３に記載の発明は、請求項１又は２
に記載の半導体集積回路装置の試験方法において、前記
第１内部バスに接続された被試験回路はＤＲＡＭであっ
て、前記試験回路は、前記テストモード信号に基づいた
通常モード時に前記ＤＲＡＭを前記第１内部バスを介し
てアクセスするＣＰＵと、該ＣＰＵが実行する前記ＤＲ
ＡＭに対するテストプログラムデータが予め格納された
ＲＯＭとから構成された。
に記載の半導体集積回路装置の試験方法において、前記
第１内部バスに接続された被試験回路はＤＲＡＭであっ
て、前記試験回路は、前記テストモード信号に基づいた
通常モード時に前記ＤＲＡＭを前記第１内部バスを介し
てアクセスするＣＰＵと、該ＣＰＵが実行する前記ＤＲ
ＡＭに対するテストプログラムデータが予め格納された
ＲＯＭとから構成された。
【００１１】請求項４に記載の発明は、請求項３に記載
の半導体集積回路装置の試験方法において、前記ＤＲＡ
Ｍは不良なメモリセルを救済するための複数の冗長メモ
リセルを備えた冗長回路を含み、前記第１内部バスにレ
ジスタを接続し、前記ＣＰＵは、ＤＲＡＭに対するメモ
リ試験の結果、不良と判断したメモリセルのアドレスを
前記レジスタに格納し、試験終了後にレジスタに格納し
たアドレスを読み出せるようにした。
の半導体集積回路装置の試験方法において、前記ＤＲＡ
Ｍは不良なメモリセルを救済するための複数の冗長メモ
リセルを備えた冗長回路を含み、前記第１内部バスにレ
ジスタを接続し、前記ＣＰＵは、ＤＲＡＭに対するメモ
リ試験の結果、不良と判断したメモリセルのアドレスを
前記レジスタに格納し、試験終了後にレジスタに格納し
たアドレスを読み出せるようにした。
【００１２】請求項５に記載の発明は、請求項４に記載
の半導体集積回路装置の試験方法において、前記レジス
タを前記冗長メモリセルの数に対応した容量に設定する
と共に、該レジスタに格納されたアドレスの数に対応し
た信号を出力する外部端子を備え、前記試験装置は前記
外部端子を介してレジスタが出力する信号を入力し、該
信号に基づいて前記不良と判断されたメモリセルの数が
冗長メモリセルの数を超えた場合に前記第２内部バスに
接続された被試験回路に対する試験を中断するようにし
た。
の半導体集積回路装置の試験方法において、前記レジス
タを前記冗長メモリセルの数に対応した容量に設定する
と共に、該レジスタに格納されたアドレスの数に対応し
た信号を出力する外部端子を備え、前記試験装置は前記
外部端子を介してレジスタが出力する信号を入力し、該
信号に基づいて前記不良と判断されたメモリセルの数が
冗長メモリセルの数を超えた場合に前記第２内部バスに
接続された被試験回路に対する試験を中断するようにし
た。
【００１３】請求項６に記載の発明は、試験装置に接続
され、該試験装置から入力されるテストモード信号に基
づいて設定されるテストモード時に行われる試験の対象
となる複数の被試験回路を備えた半導体集積回路装置に
おいて、少なくとも１つの被試験回路が接続された第１
内部バスと、少なくとも１つの被試験回路が接続され、
試験時に外部端子を介して前記試験装置に接続される第
２内部バスと、前記第１，第２内部バス間に接続され、
前記テストモード信号に基づいて、通常モード時には前
記第１，第２内部バスを接続し、テストモード時には前
記第１，第２内部バスを切り離すバス回路と、前記第１
内部バスに接続され、テストモード時に第１内部バスを
介して該内部バスに接続された被試験回路の試験を実行
する試験回路とを備えた。
され、該試験装置から入力されるテストモード信号に基
づいて設定されるテストモード時に行われる試験の対象
となる複数の被試験回路を備えた半導体集積回路装置に
おいて、少なくとも１つの被試験回路が接続された第１
内部バスと、少なくとも１つの被試験回路が接続され、
試験時に外部端子を介して前記試験装置に接続される第
２内部バスと、前記第１，第２内部バス間に接続され、
前記テストモード信号に基づいて、通常モード時には前
記第１，第２内部バスを接続し、テストモード時には前
記第１，第２内部バスを切り離すバス回路と、前記第１
内部バスに接続され、テストモード時に第１内部バスを
介して該内部バスに接続された被試験回路の試験を実行
する試験回路とを備えた。
【００１４】請求項７に記載の発明は、請求項６に記載
の半導体集積回路装置において、前記第１内部バスに接
続された被試験回路はＤＲＡＭであって、前記試験回路
は、前記テストモード信号に基づいた通常モード時に前
記ＤＲＡＭを前記第１内部バスを介してアクセスするＣ
ＰＵと、該ＣＰＵが実行する前記ＤＲＡＭに対するテス
トプログラムデータが予め格納されたＲＯＭとから構成
された。
の半導体集積回路装置において、前記第１内部バスに接
続された被試験回路はＤＲＡＭであって、前記試験回路
は、前記テストモード信号に基づいた通常モード時に前
記ＤＲＡＭを前記第１内部バスを介してアクセスするＣ
ＰＵと、該ＣＰＵが実行する前記ＤＲＡＭに対するテス
トプログラムデータが予め格納されたＲＯＭとから構成
された。
【００１５】請求項８に記載の発明は、請求項７に記載
の半導体集積回路装置において、前記ＤＲＡＭは不良な
メモリセルを救済するための複数の冗長メモリセルを備
えた冗長回路を含み、前記第１内部バスにレジスタを接
続し、前記ＣＰＵは、ＤＲＡＭに対するメモリ試験の結
果、不良と判断したメモリセルのアドレスを前記レジス
タに格納し、試験終了後にレジスタに格納したアドレス
を読み出せるようにした。
の半導体集積回路装置において、前記ＤＲＡＭは不良な
メモリセルを救済するための複数の冗長メモリセルを備
えた冗長回路を含み、前記第１内部バスにレジスタを接
続し、前記ＣＰＵは、ＤＲＡＭに対するメモリ試験の結
果、不良と判断したメモリセルのアドレスを前記レジス
タに格納し、試験終了後にレジスタに格納したアドレス
を読み出せるようにした。
【００１６】請求項９に記載の発明は、請求項８に記載
の半導体集積回路装置において、前記レジスタを前記冗
長メモリセルの数に対応した容量に設定すると共に、該
レジスタに格納されたアドレスの数に対応した信号を出
力する外部端子を備えた。
の半導体集積回路装置において、前記レジスタを前記冗
長メモリセルの数に対応した容量に設定すると共に、該
レジスタに格納されたアドレスの数に対応した信号を出
力する外部端子を備えた。
【００１７】（作用）従って、請求項１に記載の発明に
よれば、内部バスがテストモード時に第１，第２内部バ
スに分割される。第１，第２内部バスにはそれぞれ少な
くとも１つの被試験回路が接続され、第１内部バスに接
続された試験回路にてその第１内部バスに接続された被
試験回路の試験を行うと同時に、試験装置にて第２内部
バスを介してその第２内部バスに接続された被試験回路
の試験を行うようにした。従って、第１内部バスに接続
された被試験回路に対する試験と、第２内部バスに接続
された被試験回路に対する試験が同時に行われる。
よれば、内部バスがテストモード時に第１，第２内部バ
スに分割される。第１，第２内部バスにはそれぞれ少な
くとも１つの被試験回路が接続され、第１内部バスに接
続された試験回路にてその第１内部バスに接続された被
試験回路の試験を行うと同時に、試験装置にて第２内部
バスを介してその第２内部バスに接続された被試験回路
の試験を行うようにした。従って、第１内部バスに接続
された被試験回路に対する試験と、第２内部バスに接続
された被試験回路に対する試験が同時に行われる。
【００１８】請求項２に記載の発明によれば、第１，第
２内部バスの間にバス回路が接続される。そのバス回路
はテストモード信号に基づいて、通常モード時には第
１，第２内部バスの間でデータが相互に転送される。ま
た、テストモード時には第１，第２内部バスが切り離さ
れ、被試験回路に対する試験が同時に行われる。
２内部バスの間にバス回路が接続される。そのバス回路
はテストモード信号に基づいて、通常モード時には第
１，第２内部バスの間でデータが相互に転送される。ま
た、テストモード時には第１，第２内部バスが切り離さ
れ、被試験回路に対する試験が同時に行われる。
【００１９】請求項３に記載の発明によれば、第１内部
バスに接続された被試験回路はＤＲＡＭであって、試験
回路は、テストモード信号に基づいた通常モード時にＤ
ＲＡＭを第１内部バスを介してアクセスするＣＰＵと、
該ＣＰＵが実行するＤＲＡＭに対するテストプログラム
データが予め格納されたＲＯＭとから構成される。
バスに接続された被試験回路はＤＲＡＭであって、試験
回路は、テストモード信号に基づいた通常モード時にＤ
ＲＡＭを第１内部バスを介してアクセスするＣＰＵと、
該ＣＰＵが実行するＤＲＡＭに対するテストプログラム
データが予め格納されたＲＯＭとから構成される。
【００２０】請求項４に記載の発明によれば、ＤＲＡＭ
には不良なメモリセルを救済するための複数の冗長メモ
リセルが備えられた冗長回路が含まれる。第１内部バス
にはレジスタが接続され、ＣＰＵは、ＤＲＡＭに対する
メモリ試験の結果、不良と判断したメモリセルのアドレ
スをレジスタに格納する。そして、試験終了後にレジス
タに格納したアドレスが読み出され、冗長処理が行われ
てＤＲＡＭが救済される。
には不良なメモリセルを救済するための複数の冗長メモ
リセルが備えられた冗長回路が含まれる。第１内部バス
にはレジスタが接続され、ＣＰＵは、ＤＲＡＭに対する
メモリ試験の結果、不良と判断したメモリセルのアドレ
スをレジスタに格納する。そして、試験終了後にレジス
タに格納したアドレスが読み出され、冗長処理が行われ
てＤＲＡＭが救済される。
【００２１】請求項５に記載の発明によれば、レジスタ
が冗長メモリセルの数に対応した容量に設定されると共
に、該レジスタに格納されたアドレスの数に対応した信
号を出力する外部端子が備えられる。そして、試験装置
には外部端子を介してレジスタが出力する信号が入力さ
れ、該信号に基づいて不良と判断されたメモリセルの数
が冗長メモリセルの数を超えた場合に第２内部バスに接
続された被試験回路に対する試験が中断され、不良半導
体集積回路装置に対する無駄な試験時間が短縮される。
が冗長メモリセルの数に対応した容量に設定されると共
に、該レジスタに格納されたアドレスの数に対応した信
号を出力する外部端子が備えられる。そして、試験装置
には外部端子を介してレジスタが出力する信号が入力さ
れ、該信号に基づいて不良と判断されたメモリセルの数
が冗長メモリセルの数を超えた場合に第２内部バスに接
続された被試験回路に対する試験が中断され、不良半導
体集積回路装置に対する無駄な試験時間が短縮される。
【００２２】請求項６に記載の発明によれば、少なくと
も１つの被試験回路が接続された第１内部バスと、少な
くとも１つの被試験回路が接続され、試験時に外部端子
を介して試験装置に接続される第２内部バスとが備えら
れる。第１，第２内部バス間にはバス回路が接続され、
テストモード信号に基づいて、通常モード時には第１，
第２内部バスが接続され、テストモード時には第１，第
２内部バスが切り離される。第１内部バスには、テスト
モード時に第１内部バスを介して該内部バスに接続され
た被試験回路の試験を実行する試験回路が接続され、そ
の試験回路による第１内部バスに接続された被試験回路
に対する試験と、試験装置による第２内部バスに接続さ
れた被試験回路に対する試験とが同時に行われ、試験時
間が短くなる。
も１つの被試験回路が接続された第１内部バスと、少な
くとも１つの被試験回路が接続され、試験時に外部端子
を介して試験装置に接続される第２内部バスとが備えら
れる。第１，第２内部バス間にはバス回路が接続され、
テストモード信号に基づいて、通常モード時には第１，
第２内部バスが接続され、テストモード時には第１，第
２内部バスが切り離される。第１内部バスには、テスト
モード時に第１内部バスを介して該内部バスに接続され
た被試験回路の試験を実行する試験回路が接続され、そ
の試験回路による第１内部バスに接続された被試験回路
に対する試験と、試験装置による第２内部バスに接続さ
れた被試験回路に対する試験とが同時に行われ、試験時
間が短くなる。
【００２３】請求項７に記載の発明によれば、第１内部
バスに接続された被試験回路はＤＲＡＭであって、試験
回路は、テストモード信号に基づいた通常モード時にＤ
ＲＡＭを第１内部バスを介してアクセスするＣＰＵと、
該ＣＰＵが実行するＤＲＡＭに対するテストプログラム
データが予め格納されたＲＯＭとから構成される。
バスに接続された被試験回路はＤＲＡＭであって、試験
回路は、テストモード信号に基づいた通常モード時にＤ
ＲＡＭを第１内部バスを介してアクセスするＣＰＵと、
該ＣＰＵが実行するＤＲＡＭに対するテストプログラム
データが予め格納されたＲＯＭとから構成される。
【００２４】請求項８に記載の発明によれば、ＤＲＡＭ
は不良なメモリセルを救済するための複数の冗長メモリ
セルを備えた冗長回路を含まれる。第１内部バスにはレ
ジスタが接続され、ＣＰＵは、ＤＲＡＭに対するメモリ
試験の結果、不良と判断したメモリセルのアドレスをレ
ジスタに格納する。試験終了後にレジスタに格納したア
ドレスが読み出され、ＤＲＡＭに対して冗長処理が行わ
れてＤＲＡＭが救済される。
は不良なメモリセルを救済するための複数の冗長メモリ
セルを備えた冗長回路を含まれる。第１内部バスにはレ
ジスタが接続され、ＣＰＵは、ＤＲＡＭに対するメモリ
試験の結果、不良と判断したメモリセルのアドレスをレ
ジスタに格納する。試験終了後にレジスタに格納したア
ドレスが読み出され、ＤＲＡＭに対して冗長処理が行わ
れてＤＲＡＭが救済される。
【００２５】請求項９に記載の発明によれば、レジスタ
が冗長メモリセルの数に対応した容量に設定されると共
に、該レジスタに格納されたアドレスの数に対応した信
号が外部端子から出力される。そして、試験装置には外
部端子を介してレジスタが出力する信号が入力され、該
信号に基づいて不良と判断されたメモリセルの数が冗長
メモリセルの数を超えた場合に第２内部バスに接続され
た被試験回路に対する試験が中断され、不良半導体集積
回路装置に対する無駄な試験時間が短縮される。
が冗長メモリセルの数に対応した容量に設定されると共
に、該レジスタに格納されたアドレスの数に対応した信
号が外部端子から出力される。そして、試験装置には外
部端子を介してレジスタが出力する信号が入力され、該
信号に基づいて不良と判断されたメモリセルの数が冗長
メモリセルの数を超えた場合に第２内部バスに接続され
た被試験回路に対する試験が中断され、不良半導体集積
回路装置に対する無駄な試験時間が短縮される。
【００２６】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図４に従って説明する。図１に示すよう
に、半導体集積回路装置（以下、ＬＳＩという）１は、
ＣＰＵ２、ＲＯＭ３、被試験回路としてのＲＡＭ４、レ
ジスタ５、被試験回路としての機能ブロック６及びＡＳ
ＩＣ回路７を備える。
の形態を図１〜図４に従って説明する。図１に示すよう
に、半導体集積回路装置（以下、ＬＳＩという）１は、
ＣＰＵ２、ＲＯＭ３、被試験回路としてのＲＡＭ４、レ
ジスタ５、被試験回路としての機能ブロック６及びＡＳ
ＩＣ回路７を備える。
【００２７】機能ブロック６は、カウンタ回路、タイマ
回路、シリアル通信回路等の予め機能が設定された回路
により構成されている。ＡＳＩＣ回路７は、ユーザの仕
様に基づいて機能が設定された回路により構成されてい
る。
回路、シリアル通信回路等の予め機能が設定された回路
により構成されている。ＡＳＩＣ回路７は、ユーザの仕
様に基づいて機能が設定された回路により構成されてい
る。
【００２８】また、ＬＳＩ１は、第１，第２内部バス
８，９を備える。ＣＰＵ２、ＲＯＭ３、ＲＡＭ４、及
び、レジスタ５は第１内部バス８に接続されている。機
能ブロック６及びＡＳＩＣ回路７は第２内部バス９に接
続されている。
８，９を備える。ＣＰＵ２、ＲＯＭ３、ＲＡＭ４、及
び、レジスタ５は第１内部バス８に接続されている。機
能ブロック６及びＡＳＩＣ回路７は第２内部バス９に接
続されている。
【００２９】第１，第２内部バス８，９は、それぞれア
ドレスバス、データバス、及び、コントロールバスを含
む。アドレスバスにはアドレスデータが転送される。デ
ータバスには一般データや命令が転送される。コントロ
ールバスにはＲＯＭ３等のメモリや機能ブロック６等の
周辺回路に対するアクセス動作を制御する信号等の種々
の制御信号が転送される。尚、第１，第２内部バス８，
９は、それぞれ伝送する各種信号の数に対応して複数本
の信号線により構成されている。
ドレスバス、データバス、及び、コントロールバスを含
む。アドレスバスにはアドレスデータが転送される。デ
ータバスには一般データや命令が転送される。コントロ
ールバスにはＲＯＭ３等のメモリや機能ブロック６等の
周辺回路に対するアクセス動作を制御する信号等の種々
の制御信号が転送される。尚、第１，第２内部バス８，
９は、それぞれ伝送する各種信号の数に対応して複数本
の信号線により構成されている。
【００３０】第１，第２内部バス８，９は、バス回路と
してのバストランシーバ１０を介して接続されている。
バストランシーバ１０は、双方向バス回路であって、第
１内部バス８上を転送される各種信号を第２内部バス９
に、第２内部バス９上を転送される各種信号を第１内部
バス８に出力する。
してのバストランシーバ１０を介して接続されている。
バストランシーバ１０は、双方向バス回路であって、第
１内部バス８上を転送される各種信号を第２内部バス９
に、第２内部バス９上を転送される各種信号を第１内部
バス８に出力する。
【００３１】図２に示すように、バストランシーバ１０
には、ＣＰＵ２から制御信号ＤＣが入力される。ＣＰＵ
２は、データのアクセス状態（入力又は出力）に応じて
出力する。バストランシーバ１０は、制御信号ＤＣに基
づいて第１，第２内部バス８，９間で転送するデータの
転送方向を設定する。尚、本実施形態では、ＣＰＵ２
は、データ等を入力する場合にＨレベルの制御信号ＤＣ
を、データ等を出力する場合にＬレベルの制御信号を出
力する。
には、ＣＰＵ２から制御信号ＤＣが入力される。ＣＰＵ
２は、データのアクセス状態（入力又は出力）に応じて
出力する。バストランシーバ１０は、制御信号ＤＣに基
づいて第１，第２内部バス８，９間で転送するデータの
転送方向を設定する。尚、本実施形態では、ＣＰＵ２
は、データ等を入力する場合にＨレベルの制御信号ＤＣ
を、データ等を出力する場合にＬレベルの制御信号を出
力する。
【００３２】また、バストランシーバ１０には、後述す
るテストモード信号ＴＭが入力される。テストモード信
号ＴＭは、ＬＳＩ１を通常モードとテストモードとに切
り替えるために入力される。通常モードはＬＳＩ１が通
常の動作を行うためのモードであり、テストモードはＬ
ＳＩ１の試験を行うためのモードである。本実施形態で
は、テストモード信号ＴＭがＬレベルの時にＬＳＩ１は
通常モードとなり、テストモード信号ＴＭがＨレベルの
時にＬＳＩ１はテストモードとなる。
るテストモード信号ＴＭが入力される。テストモード信
号ＴＭは、ＬＳＩ１を通常モードとテストモードとに切
り替えるために入力される。通常モードはＬＳＩ１が通
常の動作を行うためのモードであり、テストモードはＬ
ＳＩ１の試験を行うためのモードである。本実施形態で
は、テストモード信号ＴＭがＬレベルの時にＬＳＩ１は
通常モードとなり、テストモード信号ＴＭがＨレベルの
時にＬＳＩ１はテストモードとなる。
【００３３】バストランシーバ１０は、第１，第２バス
ドライバ１１，１２、アンド回路１３、ノア回路１４、
及び、インバータ回路１５を備える。第１バスドライバ
１１の入力端子は第２内部バス９に接続され、出力端子
は第１内部バス８に接続されている。第１バスドライバ
１１は、第１内部バス８から第２内部バス９へデータを
転送するために設けられている。第２バスドライバ１２
は、第２内部バス９から第１内部バス８へデータを転送
するために設けられている。
ドライバ１１，１２、アンド回路１３、ノア回路１４、
及び、インバータ回路１５を備える。第１バスドライバ
１１の入力端子は第２内部バス９に接続され、出力端子
は第１内部バス８に接続されている。第１バスドライバ
１１は、第１内部バス８から第２内部バス９へデータを
転送するために設けられている。第２バスドライバ１２
は、第２内部バス９から第１内部バス８へデータを転送
するために設けられている。
【００３４】第１，第２バスドライバ１１，１２は、制
御端子を備える。第１，第２バスドライバ１１，１２
は、制御端子にＨレベルの信号が入力されると入力信号
をそのまま出力し、制御端子にＬレベルの信号が入力さ
れると出力端子をハイインピーダンス状態に設定する。
御端子を備える。第１，第２バスドライバ１１，１２
は、制御端子にＨレベルの信号が入力されると入力信号
をそのまま出力し、制御端子にＬレベルの信号が入力さ
れると出力端子をハイインピーダンス状態に設定する。
【００３５】ノア回路１４にはテストモード信号ＴＭと
制御信号ＤＣが入力される。ノア回路１４の出力端子
は、第２バスドライバ１２の制御端子に接続されてい
る。アンド回路１３には、インバータ回路１５によって
テストモード信号ＴＭが反転されて入力されると共に、
制御信号ＤＣが入力される。アンド回路１３の出力端子
は第１バスドライバ１１の制御端子に接続されている。
制御信号ＤＣが入力される。ノア回路１４の出力端子
は、第２バスドライバ１２の制御端子に接続されてい
る。アンド回路１３には、インバータ回路１５によって
テストモード信号ＴＭが反転されて入力されると共に、
制御信号ＤＣが入力される。アンド回路１３の出力端子
は第１バスドライバ１１の制御端子に接続されている。
【００３６】ノア回路１４は、テストモード信号ＴＭが
Ｌレベル（通常モード）の時には制御信号ＤＣを反転さ
せた信号を第２バスドライバ１２の制御端子に出力す
る。第２バスドライバ１２は、制御端子にＨレベルの信
号（制御信号ＤＣがＬレベル）が入力されると入力信号
をそのまま出力し、Ｌレベルの信号（制御信号ＤＣがＨ
レベル）が入力されると出力端子をハイインピーダンス
状態に設定する。
Ｌレベル（通常モード）の時には制御信号ＤＣを反転さ
せた信号を第２バスドライバ１２の制御端子に出力す
る。第２バスドライバ１２は、制御端子にＨレベルの信
号（制御信号ＤＣがＬレベル）が入力されると入力信号
をそのまま出力し、Ｌレベルの信号（制御信号ＤＣがＨ
レベル）が入力されると出力端子をハイインピーダンス
状態に設定する。
【００３７】アンド回路１３は、テストモード信号ＴＭ
がＬレベル（通常モード）の時には制御信号ＤＣを第１
バスドライバ１１の制御端子に出力する。第１バスドラ
イバ１１は、制御端子にＨレベルの信号（制御信号ＤＣ
がＨレベル）が入力されると入力信号をそのまま出力
し、Ｌレベルの信号（制御信号ＤＣがＬレベル）が入力
されると出力端子をハイインピーダンス状態に設定す
る。
がＬレベル（通常モード）の時には制御信号ＤＣを第１
バスドライバ１１の制御端子に出力する。第１バスドラ
イバ１１は、制御端子にＨレベルの信号（制御信号ＤＣ
がＨレベル）が入力されると入力信号をそのまま出力
し、Ｌレベルの信号（制御信号ＤＣがＬレベル）が入力
されると出力端子をハイインピーダンス状態に設定す
る。
【００３８】即ち、通常モード（テストモード信号ＴＭ
がＬレベル）の時には、第１，第２バスドライバ１１，
１２は、制御信号ＤＣに基づいて何れか一方が信号を出
力し、他方は出力端子をハイインピーダンス状態にす
る。従って、バストランシーバ１０は、制御信号ＤＣに
基づいて、ＣＰＵ２がデータを入力する場合には第２内
部バス９から第１内部バス８へ、ＣＰＵ２がデータを出
力する場合には第１内部バス８から第２内部バス９へデ
ータ転送方向を設定する。
がＬレベル）の時には、第１，第２バスドライバ１１，
１２は、制御信号ＤＣに基づいて何れか一方が信号を出
力し、他方は出力端子をハイインピーダンス状態にす
る。従って、バストランシーバ１０は、制御信号ＤＣに
基づいて、ＣＰＵ２がデータを入力する場合には第２内
部バス９から第１内部バス８へ、ＣＰＵ２がデータを出
力する場合には第１内部バス８から第２内部バス９へデ
ータ転送方向を設定する。
【００３９】一方、ノア回路１４は、テストモード信号
ＴＭがＨレベル（テストモード）の時にはＬレベルの信
号を第２バスドライバ１２の制御端子に出力する。従っ
て、第２バスドライバ１２は、テストモード時に出力端
子をハイインピーダンス状態に設定する。また、アンド
回路１３は、テストモード信号ＴＭがＨレベル（テスト
モード）の時にはＨレベルの信号を第１バスドライバ１
１の制御端子に出力する。従って、第１バスドライバ１
１は、テストモード時に出力端子をハイインピーダンス
状態に設定する。
ＴＭがＨレベル（テストモード）の時にはＬレベルの信
号を第２バスドライバ１２の制御端子に出力する。従っ
て、第２バスドライバ１２は、テストモード時に出力端
子をハイインピーダンス状態に設定する。また、アンド
回路１３は、テストモード信号ＴＭがＨレベル（テスト
モード）の時にはＨレベルの信号を第１バスドライバ１
１の制御端子に出力する。従って、第１バスドライバ１
１は、テストモード時に出力端子をハイインピーダンス
状態に設定する。
【００４０】即ち、テストモード（テストモード信号Ｔ
ＭがＨレベル）の時には、第１，第２バスドライバ１
１，１２は、共に出力端子をハイインピーダンス状態に
設定する。従って、バストランシーバ１０はデータを転
送しないので、第１，第２内部バス８，９が互いに切り
離された状態となる。
ＭがＨレベル）の時には、第１，第２バスドライバ１
１，１２は、共に出力端子をハイインピーダンス状態に
設定する。従って、バストランシーバ１０はデータを転
送しないので、第１，第２内部バス８，９が互いに切り
離された状態となる。
【００４１】図１に示すＣＰＵ２は、第１内部バス８を
介してＲＯＭ３，ＲＡＭ４，レジスタ５をアクセスす
る。また、ＣＰＵ２は、第１内部バス８、バストランシ
ーバ１０、及び、第２内部バス９を介して機能ブロック
６，ＡＳＩＣ回路７をアクセスする。
介してＲＯＭ３，ＲＡＭ４，レジスタ５をアクセスす
る。また、ＣＰＵ２は、第１内部バス８、バストランシ
ーバ１０、及び、第２内部バス９を介して機能ブロック
６，ＡＳＩＣ回路７をアクセスする。
【００４２】ＲＯＭ３には、ＣＰＵ２が動作するための
命令等よりなる制御プログラムデータが予め記憶されて
いる。ＣＰＵ２は、通常モード時にＲＯＭ３から読み出
した制御プログラムデータに基づいて、機能ブロック
６，ＡＳＩＣ回路７をアクセスするとともに、ＲＡＭ４
をアクセスする。
命令等よりなる制御プログラムデータが予め記憶されて
いる。ＣＰＵ２は、通常モード時にＲＯＭ３から読み出
した制御プログラムデータに基づいて、機能ブロック
６，ＡＳＩＣ回路７をアクセスするとともに、ＲＡＭ４
をアクセスする。
【００４３】ＲＡＭ４は、ＣＰＵ２が扱う大量のデータ
を格納することが可能なメモリであって、本実施形態で
はＤＲＡＭにより構成されている。ＲＡＭ４は、複数の
メモリセルＣを備える。また、ＲＡＭ４は、冗長回路４
ａを備える。冗長回路４ａは、複数の冗長メモリセルＲ
Ｃを備える。冗長回路４ａは、冗長処理によって不良と
判断されたメモリセルＣを正常な冗長メモリセルＲＣに
置き換える。冗長処理は、不良と判断されたメモリセル
Ｃのアドレスを、正常な冗長メモリセルＲＣのアドレス
に置き換えるための処理をいう。これにより、ＲＡＭ４
を救済する。尚、図１には、それぞれ１つのメモリセル
Ｃ及び冗長メモリセルＲＣを示してある。
を格納することが可能なメモリであって、本実施形態で
はＤＲＡＭにより構成されている。ＲＡＭ４は、複数の
メモリセルＣを備える。また、ＲＡＭ４は、冗長回路４
ａを備える。冗長回路４ａは、複数の冗長メモリセルＲ
Ｃを備える。冗長回路４ａは、冗長処理によって不良と
判断されたメモリセルＣを正常な冗長メモリセルＲＣに
置き換える。冗長処理は、不良と判断されたメモリセル
Ｃのアドレスを、正常な冗長メモリセルＲＣのアドレス
に置き換えるための処理をいう。これにより、ＲＡＭ４
を救済する。尚、図１には、それぞれ１つのメモリセル
Ｃ及び冗長メモリセルＲＣを示してある。
【００４４】また、ＲＯＭ３には、ＲＡＭ４をテストす
るためのテストプログラムデータが予め記憶されてい
る。ＣＰＵ２は、テストモード時にＲＯＭ３から読み出
したテストプログラムデータに基づいてＲＡＭ４の試験
を行う。具体的には、先ず、ＣＰＵ２はメモリセルＣに
対して所定のデータを書き込む。次に、ＣＰＵ２はメモ
リセルＣからデータを読み出し、その読み出しデータと
書き込みデータとが一致するか否かを判断する。ＣＰＵ
２は、書き込みデータと読み出しデータが一致する場合
にそのメモリセルＣを正常と判断し、一致しない場合に
不良と判断する。そして、ＣＰＵ２は、ＲＡＭ４を構成
する全てのメモリセルＣに対して試験を行い、そのＲＡ
Ｍ４の試験結果、不良と判断したメモリセルＣのアドレ
ス（不良アドレス）をレジスタ５に格納する。従って、
ＣＰＵ２及びＲＯＭ３によりＲＡＭ４に対する試験回路
が構成される。
るためのテストプログラムデータが予め記憶されてい
る。ＣＰＵ２は、テストモード時にＲＯＭ３から読み出
したテストプログラムデータに基づいてＲＡＭ４の試験
を行う。具体的には、先ず、ＣＰＵ２はメモリセルＣに
対して所定のデータを書き込む。次に、ＣＰＵ２はメモ
リセルＣからデータを読み出し、その読み出しデータと
書き込みデータとが一致するか否かを判断する。ＣＰＵ
２は、書き込みデータと読み出しデータが一致する場合
にそのメモリセルＣを正常と判断し、一致しない場合に
不良と判断する。そして、ＣＰＵ２は、ＲＡＭ４を構成
する全てのメモリセルＣに対して試験を行い、そのＲＡ
Ｍ４の試験結果、不良と判断したメモリセルＣのアドレ
ス（不良アドレス）をレジスタ５に格納する。従って、
ＣＰＵ２及びＲＯＭ３によりＲＡＭ４に対する試験回路
が構成される。
【００４５】レジスタ５は、ＲＡＭ４に備えられた冗長
回路４ａの回路構成に対応した容量に設定されている。
具体的には、ＣＰＵ２は、ＲＡＭ４の試験結果におい
て、不良と判断したメモリセルＣのアドレスをレジスタ
５に格納する。そのレジスタ５に格納されたアドレス
は、冗長処理に用いられる。即ち、レジスタ５に格納さ
れたアドレスに基づいて、冗長処理を行って不良と判断
されたメモリセルＣを冗長メモリセルＲＣに置き換える
ことによりＲＡＭ４を救済する。従って、レジスタ５
は、冗長メモリセルＲＣの数に対応して格納される複数
のアドレスを格納可能な容量に設定されている。
回路４ａの回路構成に対応した容量に設定されている。
具体的には、ＣＰＵ２は、ＲＡＭ４の試験結果におい
て、不良と判断したメモリセルＣのアドレスをレジスタ
５に格納する。そのレジスタ５に格納されたアドレス
は、冗長処理に用いられる。即ち、レジスタ５に格納さ
れたアドレスに基づいて、冗長処理を行って不良と判断
されたメモリセルＣを冗長メモリセルＲＣに置き換える
ことによりＲＡＭ４を救済する。従って、レジスタ５
は、冗長メモリセルＲＣの数に対応して格納される複数
のアドレスを格納可能な容量に設定されている。
【００４６】また、ＬＳＩ１には、信号生成回路１６が
設けられている。信号生成回路１６は、試験装置３１か
ら入力されるモード信号に基づいて、試験を行うための
モード（テストモード）に設定するためのテストモード
信号ＴＭを生成する。信号生成回路１６は、生成したテ
ストモード信号ＴＭをＣＰＵ２及びバストランシーバ１
０に出力する。
設けられている。信号生成回路１６は、試験装置３１か
ら入力されるモード信号に基づいて、試験を行うための
モード（テストモード）に設定するためのテストモード
信号ＴＭを生成する。信号生成回路１６は、生成したテ
ストモード信号ＴＭをＣＰＵ２及びバストランシーバ１
０に出力する。
【００４７】ＣＰＵ２は、テストモード信号が入力され
てテストモードになると、ＲＡＭ４の試験を実行し、そ
の試験結果をレジスタ５に格納する。バストランシーバ
１０は、テストモード信号ＴＭに基づいて、通常モード
時には第１，第２内部バス８，９間でデータを転送し、
テストモード時には第１，第２内部バス８，９を切り離
す。
てテストモードになると、ＲＡＭ４の試験を実行し、そ
の試験結果をレジスタ５に格納する。バストランシーバ
１０は、テストモード信号ＴＭに基づいて、通常モード
時には第１，第２内部バス８，９間でデータを転送し、
テストモード時には第１，第２内部バス８，９を切り離
す。
【００４８】また、ＬＳＩ１は、第１〜第５外部端子２
１〜２５を備える。第１外部端子２１には、第２内部バ
ス９が接続されている。この第１外部端子２１は、ＬＳ
Ｉ１の外部に接続された他のＬＳＩ１等の機器（図示
略）に接続される。ＣＰＵ２は、第１，第２バス及び第
１外部端子２１を介して外部機器とデータの授受を行
う。尚、第１外部端子２１は、第２内部バス９を構成す
る信号線の本数に対応した数だけ設けられている。
１〜２５を備える。第１外部端子２１には、第２内部バ
ス９が接続されている。この第１外部端子２１は、ＬＳ
Ｉ１の外部に接続された他のＬＳＩ１等の機器（図示
略）に接続される。ＣＰＵ２は、第１，第２バス及び第
１外部端子２１を介して外部機器とデータの授受を行
う。尚、第１外部端子２１は、第２内部バス９を構成す
る信号線の本数に対応した数だけ設けられている。
【００４９】第２外部端子２２には機能ブロック６が接
続されている。この第２外部端子２２は、機能ブロック
６に備えられた各種回路の動作に必要な信号を外部機器
に対して入出力するために備えられている。例えば、機
能ブロック６に備えられたタイマ回路は、時間を計測
し、その計測した時間に基づいて第２外部端子２２から
制御信号を出力して外部機器を制御する。また、カウン
タ回路は、第２外部端子２２を介して外部機器から入力
される信号のパルス数をカウントする。尚、第２外部端
子２２は、機能ブロック６に備えられた回路が入出力す
る信号数に対応した数だけ備えられている。
続されている。この第２外部端子２２は、機能ブロック
６に備えられた各種回路の動作に必要な信号を外部機器
に対して入出力するために備えられている。例えば、機
能ブロック６に備えられたタイマ回路は、時間を計測
し、その計測した時間に基づいて第２外部端子２２から
制御信号を出力して外部機器を制御する。また、カウン
タ回路は、第２外部端子２２を介して外部機器から入力
される信号のパルス数をカウントする。尚、第２外部端
子２２は、機能ブロック６に備えられた回路が入出力す
る信号数に対応した数だけ備えられている。
【００５０】第３外部端子２３には、ＡＳＩＣ回路７が
接続されている。ＡＳＩＣ回路７は、第３外部端子２３
を介して外部機器に対する信号の入出力を行う。そし
て、第３外部端子２３は、ＡＳＩＣ回路７が入出力する
信号数に対応した数だけ備えられている。
接続されている。ＡＳＩＣ回路７は、第３外部端子２３
を介して外部機器に対する信号の入出力を行う。そし
て、第３外部端子２３は、ＡＳＩＣ回路７が入出力する
信号数に対応した数だけ備えられている。
【００５１】第４外部端子２４には、レジスタ５が接続
されている。レジスタ５は、アドレスの格納状態に応じ
て信号Ｓ１を出力する。本実施形態では、レジスタ５は
格納された不良アドレスの数が容量以下のエンプティ状
態の時にはＬレベルの信号Ｓ１を出力する。一方、レジ
スタ５は、容量を越えて不良アドレスが格納された場合
フル状態の時にはＨレベルの信号Ｓ１を出力する。
されている。レジスタ５は、アドレスの格納状態に応じ
て信号Ｓ１を出力する。本実施形態では、レジスタ５は
格納された不良アドレスの数が容量以下のエンプティ状
態の時にはＬレベルの信号Ｓ１を出力する。一方、レジ
スタ５は、容量を越えて不良アドレスが格納された場合
フル状態の時にはＨレベルの信号Ｓ１を出力する。
【００５２】第５外部端子２５には、信号生成回路１６
が接続されている。この第５外部端子２５は、試験装置
３１に接続され、その試験装置３１からモード信号が第
５外部端子２５を介して信号生成回路１６に入力され
る。
が接続されている。この第５外部端子２５は、試験装置
３１に接続され、その試験装置３１からモード信号が第
５外部端子２５を介して信号生成回路１６に入力され
る。
【００５３】上記のように構成されたＬＳＩ１における
試験を図３及び図４に従って説明する。ＬＳＩ１は、試
験装置３１に接続され、出荷前の試験が行われる。試験
装置３１には、ＬＳＩ１に備えられた第１〜第５外部端
子２１〜２５が接続される。試験装置３１は、第５外部
端子２５を介してＬＳＩ１にモード信号ＭＤを出力し、
ＬＳＩ１は、そのモード信号ＭＤに基づいて信号生成回
路１６にて生成されるテストモード信号ＴＭによりテス
トモードとなる。すると、バストランシーバ１０は、テ
ストモード信号ＴＭに基づいて第１，第２内部バス８，
９を切り離す。ＣＰＵ２は、ＲＯＭ３に記憶されたテス
トプログラムデータに基づいて、第１内部バス８を介し
てＲＡＭ４のメモリ試験を実行する。そして、ＣＰＵ２
は、そのメモリ試験の結果、不良と判断したメモリセル
Ｃのアドレスを第１内部バス８を介してレジスタ５に格
納する。
試験を図３及び図４に従って説明する。ＬＳＩ１は、試
験装置３１に接続され、出荷前の試験が行われる。試験
装置３１には、ＬＳＩ１に備えられた第１〜第５外部端
子２１〜２５が接続される。試験装置３１は、第５外部
端子２５を介してＬＳＩ１にモード信号ＭＤを出力し、
ＬＳＩ１は、そのモード信号ＭＤに基づいて信号生成回
路１６にて生成されるテストモード信号ＴＭによりテス
トモードとなる。すると、バストランシーバ１０は、テ
ストモード信号ＴＭに基づいて第１，第２内部バス８，
９を切り離す。ＣＰＵ２は、ＲＯＭ３に記憶されたテス
トプログラムデータに基づいて、第１内部バス８を介し
てＲＡＭ４のメモリ試験を実行する。そして、ＣＰＵ２
は、そのメモリ試験の結果、不良と判断したメモリセル
Ｃのアドレスを第１内部バス８を介してレジスタ５に格
納する。
【００５４】試験装置３１は、機能ブロック６を構成す
る各回路における周辺機能試験及びＡＳＩＣ回路７に対
する試験を順次実行する。即ち、試験装置３１は、第１
外部端子２１及び第２内部バス９を介して機能ブロック
６，ＡＳＩＣ回路７を直接アクセスするとともに、第
２，第３外部端子２３を介して試験に必要な信号等を機
能ブロック６，ＡＳＩＣ回路７に出力する。機能ブロッ
ク６，ＡＳＩＣ回路７は、入力される信号等に基づいて
動作し、試験装置３１は、第２内部バス９を介して入力
されるデータに基づいて機能ブロック６，ＡＳＩＣ回路
７が正常か否かを判断する。
る各回路における周辺機能試験及びＡＳＩＣ回路７に対
する試験を順次実行する。即ち、試験装置３１は、第１
外部端子２１及び第２内部バス９を介して機能ブロック
６，ＡＳＩＣ回路７を直接アクセスするとともに、第
２，第３外部端子２３を介して試験に必要な信号等を機
能ブロック６，ＡＳＩＣ回路７に出力する。機能ブロッ
ク６，ＡＳＩＣ回路７は、入力される信号等に基づいて
動作し、試験装置３１は、第２内部バス９を介して入力
されるデータに基づいて機能ブロック６，ＡＳＩＣ回路
７が正常か否かを判断する。
【００５５】このとき、第２内部バス９は、バストラン
シーバ１０によって第１内部バス８と切り離されている
ため、メモリ試験において第１内部バス８上を転送され
るデータと、周辺機能試験，ＡＳＩＣ試験において第２
内部バス９上を転送されるデータは、互いに干渉しな
い。
シーバ１０によって第１内部バス８と切り離されている
ため、メモリ試験において第１内部バス８上を転送され
るデータと、周辺機能試験，ＡＳＩＣ試験において第２
内部バス９上を転送されるデータは、互いに干渉しな
い。
【００５６】従って、図３に示すように、ＣＰＵ２が実
行するＲＡＭ４に対するメモリ試験と、試験装置３１が
実行する機能ブロック６に対する周辺機能試験及びＡＳ
ＩＣ試験が同時に行われる。言い換えれば、試験装置３
１によって周辺機能試験及びＡＳＩＣ試験が行われてい
る間に、ＬＳＩ１の内部においてメモり試験が自動実行
されている。従って、本実施形態のＬＳＩ１に対する試
験時間は、従来の（１）の方法に比べて試験時間が短
い。
行するＲＡＭ４に対するメモリ試験と、試験装置３１が
実行する機能ブロック６に対する周辺機能試験及びＡＳ
ＩＣ試験が同時に行われる。言い換えれば、試験装置３
１によって周辺機能試験及びＡＳＩＣ試験が行われてい
る間に、ＬＳＩ１の内部においてメモり試験が自動実行
されている。従って、本実施形態のＬＳＩ１に対する試
験時間は、従来の（１）の方法に比べて試験時間が短
い。
【００５７】また、試験装置３１は、第１外部端子２１
を介して第２内部バス９に直接データを転送させ、機能
ブロック６及びＡＳＩＣ回路７の試験を行う。更に、試
験装置３１は、機能ブロック６及びＡＳＩＣ回路７が動
作を行うために必要な信号を入出力するための第２，第
３外部端子２２，２３を介して試験に必要な信号を両回
路６，７に出力する。従って、ＬＳＩ１には、機能ブロ
ック６及びＡＳＩＣ回路７に対する試験を行うためだけ
のテスト端子を設る必要がない。更に、大容量のＲＡＭ
４に対するメモリ試験はＣＰＵ２にてＬＳＩ１の内部で
行われる。そのため、ＬＳＩ１は、ＲＡＭ４を試験装置
３１に接続するためのテスト用外部端子を必要としな
い。従って、本実施形態のＬＳＩ１は、従来の（２）の
方法におけるＬＳＩに比べて端子数が少なく、パッケー
ジも小さい。
を介して第２内部バス９に直接データを転送させ、機能
ブロック６及びＡＳＩＣ回路７の試験を行う。更に、試
験装置３１は、機能ブロック６及びＡＳＩＣ回路７が動
作を行うために必要な信号を入出力するための第２，第
３外部端子２２，２３を介して試験に必要な信号を両回
路６，７に出力する。従って、ＬＳＩ１には、機能ブロ
ック６及びＡＳＩＣ回路７に対する試験を行うためだけ
のテスト端子を設る必要がない。更に、大容量のＲＡＭ
４に対するメモリ試験はＣＰＵ２にてＬＳＩ１の内部で
行われる。そのため、ＬＳＩ１は、ＲＡＭ４を試験装置
３１に接続するためのテスト用外部端子を必要としな
い。従って、本実施形態のＬＳＩ１は、従来の（２）の
方法におけるＬＳＩに比べて端子数が少なく、パッケー
ジも小さい。
【００５８】試験装置３１は、周辺機能試験及びＡＳＩ
Ｃ試験を終了すると、モード信号ＭＤを出力してテスト
モードを解除する。すると、バストランシーバ１０は、
第１，第２内部バス８，９間でデータを転送する。そし
て、試験装置３１は、第１外部端子２１から第２内部バ
ス９、バストランシーバ１０、及び、第１内部バス８を
介してレジスタ５に格納された不良アドレスを読み出
し、ＬＳＩ１に対する試験を終了する。
Ｃ試験を終了すると、モード信号ＭＤを出力してテスト
モードを解除する。すると、バストランシーバ１０は、
第１，第２内部バス８，９間でデータを転送する。そし
て、試験装置３１は、第１外部端子２１から第２内部バ
ス９、バストランシーバ１０、及び、第１内部バス８を
介してレジスタ５に格納された不良アドレスを読み出
し、ＬＳＩ１に対する試験を終了する。
【００５９】レジスタ５から読み出された不良アドレス
は、冗長処理に利用される。即ち、不良アドレスに基づ
いて冗長処理（例えば、レーザなどによりヒューズを溶
断する）を行うことにより、不良メモリセルＣを冗長メ
モリセルＲＣに置き換え、ＲＡＭ４、ひいてはＬＳＩ１
を救済する。
は、冗長処理に利用される。即ち、不良アドレスに基づ
いて冗長処理（例えば、レーザなどによりヒューズを溶
断する）を行うことにより、不良メモリセルＣを冗長メ
モリセルＲＣに置き換え、ＲＡＭ４、ひいてはＬＳＩ１
を救済する。
【００６０】ところで、ＲＡＭ４に発生する不良メモリ
セルＣの数が予め用意された冗長メモリセルＲＣの数を
超える場合がある。このとき、レジスタ５には、容量を
超えて不良アドレスが格納されるため、図４に示すよう
に、メモリ試験の途中でＨレベルの信号Ｓ１を出力す
る。すると、試験装置３１は、Ｈレベルの信号Ｓ１に応
答して試験を中断する。
セルＣの数が予め用意された冗長メモリセルＲＣの数を
超える場合がある。このとき、レジスタ５には、容量を
超えて不良アドレスが格納されるため、図４に示すよう
に、メモリ試験の途中でＨレベルの信号Ｓ１を出力す
る。すると、試験装置３１は、Ｈレベルの信号Ｓ１に応
答して試験を中断する。
【００６１】この場合、たとえ機能ブロック６及びＡＳ
ＩＣ回路７が正常であっても、冗長メモリセルＲＣによ
って全ての不良メモリセルＣが救済できないため、ＬＳ
Ｉ１が不良となる。従って、信号Ｓ１がＨレベルとなっ
た以後の試験はむだとなる。そのため、ＲＡＭ４が救済
できなくなった時点でＬＳＩ１に対する試験を中断する
ことにより、むだな試験時間が省略されるので、ＬＳＩ
１に対する試験時間が短くなる。
ＩＣ回路７が正常であっても、冗長メモリセルＲＣによ
って全ての不良メモリセルＣが救済できないため、ＬＳ
Ｉ１が不良となる。従って、信号Ｓ１がＨレベルとなっ
た以後の試験はむだとなる。そのため、ＲＡＭ４が救済
できなくなった時点でＬＳＩ１に対する試験を中断する
ことにより、むだな試験時間が省略されるので、ＬＳＩ
１に対する試験時間が短くなる。
【００６２】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。○ＬＳＩ１には、大容量のＲ
ＡＭ４が接続された第１内部バス８と、機能ブロック６
及びＡＳＩＣ回路７が接続され、試験時に第１外部端子
２１を介して試験装置３１に接続される第２内部バス８
とが備えられる。第１，第２内部バス８，９間にはバス
トランシーバ１０が接続され、テストモード信号ＴＭに
基づいて、テストモード時には第１，第２内部バス８，
９が切り離される。テストモード時にＣＰＵ２は、第１
内部バス８を介して該内部バス８に接続されたＲＡＭ４
に対する試験を実行する。そして、試験装置３１は、切
り離された第２内部バス９を介して機能ブロック６及び
ＡＳＩＣ回路７の試験を行うようにした。その結果、Ｒ
ＡＭ４に対する試験と、機能ブロック６及びＡＳＩＣ回
路７に対する試験とが同時に行われ、ＬＳＩ１の試験時
間が短くなるので、試験コストが低減される。
ば、以下の効果を奏する。○ＬＳＩ１には、大容量のＲ
ＡＭ４が接続された第１内部バス８と、機能ブロック６
及びＡＳＩＣ回路７が接続され、試験時に第１外部端子
２１を介して試験装置３１に接続される第２内部バス８
とが備えられる。第１，第２内部バス８，９間にはバス
トランシーバ１０が接続され、テストモード信号ＴＭに
基づいて、テストモード時には第１，第２内部バス８，
９が切り離される。テストモード時にＣＰＵ２は、第１
内部バス８を介して該内部バス８に接続されたＲＡＭ４
に対する試験を実行する。そして、試験装置３１は、切
り離された第２内部バス９を介して機能ブロック６及び
ＡＳＩＣ回路７の試験を行うようにした。その結果、Ｒ
ＡＭ４に対する試験と、機能ブロック６及びＡＳＩＣ回
路７に対する試験とが同時に行われ、ＬＳＩ１の試験時
間が短くなるので、試験コストが低減される。
【００６３】○大容量のＲＡＭ４の試験をＣＰＵ２によ
り行うようにしたので、ＲＡＭ４を試験装置３１に接続
する必要が無く、そのための外部端子も必要としない。
その結果、ＬＳＩ１の端子数の増加を抑えることがで
き、パッケージコストの増加を抑えることができる。
り行うようにしたので、ＲＡＭ４を試験装置３１に接続
する必要が無く、そのための外部端子も必要としない。
その結果、ＬＳＩ１の端子数の増加を抑えることがで
き、パッケージコストの増加を抑えることができる。
【００６４】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。上記実施形態において、第１内
部バス８にＣＰＵ２からアクセス可能な出力回路を接続
する。そして、ＣＰＵ２は、メモリ試験において不良と
判断したメモリセルＣの数をカウントする。そして、そ
のカウント値が冗長回路４ａにより救済可能なメモリセ
ルＣの数，即ち、冗長メモリセルＲＣの数を超えた場合
に出力回路を介してＨレベルの信号を出力し、そのＨレ
ベルの信号に基づいて試験装置３１はＬＳＩ１に対する
試験を中断するようにしてもよい。
態様で実施してもよい。上記実施形態において、第１内
部バス８にＣＰＵ２からアクセス可能な出力回路を接続
する。そして、ＣＰＵ２は、メモリ試験において不良と
判断したメモリセルＣの数をカウントする。そして、そ
のカウント値が冗長回路４ａにより救済可能なメモリセ
ルＣの数，即ち、冗長メモリセルＲＣの数を超えた場合
に出力回路を介してＨレベルの信号を出力し、そのＨレ
ベルの信号に基づいて試験装置３１はＬＳＩ１に対する
試験を中断するようにしてもよい。
【００６５】上記実施形態では、信号生成回路１６を設
けて試験装置３１から入力されるモード信号ＭＤに基づ
いてテストモード信号ＴＭを生成するようにしたが、試
験装置３１から直接テストモード信号ＴＭを入力するよ
うにしてもよい。
けて試験装置３１から入力されるモード信号ＭＤに基づ
いてテストモード信号ＴＭを生成するようにしたが、試
験装置３１から直接テストモード信号ＴＭを入力するよ
うにしてもよい。
【００６６】上記実施形態において、バストランシーバ
１０の回路構成を適宜変更して実施してもよい。上記実
施形態において、ＣＰＵ２は、ＬＳＩ１の動作電源投入
時等にＲＡＭ４の試験を自動的に行うようにする。そし
て、ＣＰＵは、ＲＡＭ４のメモリ試験の結果を例えば第
４外部端子２４から出力するようにする。ＣＰＵ２は、
ＬＳＩ１がシステムに搭載された後、経時変化によるＲ
ＡＭ４の不良を検出し、その検出結果に基づいて信号を
出力する。この構成は、システムがＬＳＩ１の不良判断
を行うことを可能とする。
１０の回路構成を適宜変更して実施してもよい。上記実
施形態において、ＣＰＵ２は、ＬＳＩ１の動作電源投入
時等にＲＡＭ４の試験を自動的に行うようにする。そし
て、ＣＰＵは、ＲＡＭ４のメモリ試験の結果を例えば第
４外部端子２４から出力するようにする。ＣＰＵ２は、
ＬＳＩ１がシステムに搭載された後、経時変化によるＲ
ＡＭ４の不良を検出し、その検出結果に基づいて信号を
出力する。この構成は、システムがＬＳＩ１の不良判断
を行うことを可能とする。
【００６７】
【発明の効果】以上詳述したように、請求項１乃至５に
記載の発明によれば、端子数の増加を抑えると共に試験
時間を短縮することが可能な半導体集積回路装置の試験
方法を提供することができる。
記載の発明によれば、端子数の増加を抑えると共に試験
時間を短縮することが可能な半導体集積回路装置の試験
方法を提供することができる。
【００６８】また、請求項６乃至９に記載の発明によれ
ば、端子数の増加を抑えると共に試験時間を短縮するこ
とが可能な半導体集積回路装置を提供することができ
る。
ば、端子数の増加を抑えると共に試験時間を短縮するこ
とが可能な半導体集積回路装置を提供することができ
る。
【図１】 一実施形態の半導体集積回路装置のブロック
回路図。
回路図。
【図２】 一実施形態のバストランシーバの回路図。
【図３】 一実施形態の試験方法を示す説明図。
【図４】 一実施形態の試験方法を示す説明図。
１ 半導体集積回路装置（ＬＳＩ） ２ ＣＰＵ ３ ＲＯＭ ４ ＲＡＭ ６ 機能ブロック ７ ＡＳＩＣ回路 ８ 第１内部バス ９ 第２内部バス １０ バストランシーバ ３１ 試験装置 ＴＭ テストモード信号
Claims (9)
- 【請求項１】 試験装置に接続され、該試験装置から入
力されるテストモード信号に基づいて設定されるテスト
モード時に行われる試験の対象となる複数の被試験回路
が内部バスに接続された半導体集積回路装置の試験方法
であって、 前記内部バスをテストモード時に第１，第２内部バスに
分割し、第１，第２内部バスにはそれぞれ少なくとも１
つの被試験回路を接続し、 前記第１内部バスに接続された試験回路にてその第１内
部バスに接続された被試験回路の試験を行うと同時に、
前記試験装置にて前記第２内部バスを介してその第２内
部バスに接続された被試験回路の試験を行うようにした
半導体集積回路装置の試験方法。 - 【請求項２】 請求項１に記載の半導体集積回路装置の
試験方法において、 第１，第２内部バスの間にバス回路を接続し、そのバス
回路は前記テストモード信号に基づいて、通常モード時
には第１，第２内部バスの間でデータを相互に転送し、
テストモード時には第１，第２内部バスを切り離すよう
にした半導体集積回路装置の試験方法。 - 【請求項３】 請求項１又は２に記載の半導体集積回路
装置の試験方法において、 前記第１内部バスに接続された被試験回路はＤＲＡＭで
あって、 前記試験回路は、前記テストモード信号に基づいた通常
モード時に前記ＤＲＡＭを前記第１内部バスを介してア
クセスするＣＰＵと、該ＣＰＵが実行する前記ＤＲＡＭ
に対するテストプログラムデータが予め格納されたＲＯ
Ｍとから構成された半導体集積回路装置の試験方法。 - 【請求項４】 請求項３に記載の半導体集積回路装置の
試験方法において、 前記ＤＲＡＭは不良なメモリセルを救済するための複数
の冗長メモリセルを備えた冗長回路を含み、 前記第１内部バスにレジスタを接続し、前記ＣＰＵは、
ＤＲＡＭに対するメモリ試験の結果、不良と判断したメ
モリセルのアドレスを前記レジスタに格納し、試験終了
後にレジスタに格納したアドレスを読み出せるようにし
た半導体集積回路装置の試験方法。 - 【請求項５】 請求項４に記載の半導体集積回路装置の
試験方法において、 前記レジスタを前記冗長メモリセルの数に対応した容量
に設定すると共に、該レジスタに格納されたアドレスの
数に対応した信号を出力する外部端子を備え、 前記試験装置は前記外部端子を介してレジスタが出力す
る信号を入力し、該信号に基づいて前記不良と判断され
たメモリセルの数が冗長メモリセルの数を超えた場合に
前記第２内部バスに接続された被試験回路に対する試験
を中断するようにした半導体集積回路装置の試験方法。 - 【請求項６】 試験装置に接続され、該試験装置から入
力されるテストモード信号に基づいて設定されるテスト
モード時に行われる試験の対象となる複数の被試験回路
を備えた半導体集積回路装置において、 少なくとも１つの被試験回路が接続された第１内部バス
と、 少なくとも１つの被試験回路が接続され、試験時に外部
端子を介して前記試験装置に接続される第２内部バス
と、 前記第１，第２内部バス間に接続され、前記テストモー
ド信号に基づいて、通常モード時には前記第１，第２内
部バスを接続し、テストモード時には前記第１，第２内
部バスを切り離すバス回路と、 前記第１内部バスに接続され、テストモード時に第１内
部バスを介して該内部バスに接続された被試験回路の試
験を実行する試験回路とを備えた半導体集積回路装置。 - 【請求項７】 請求項６に記載の半導体集積回路装置に
おいて、 前記第１内部バスに接続された被試験回路はＤＲＡＭで
あって、 前記試験回路は、前記テストモード信号に基づいた通常
モード時に前記ＤＲＡＭを前記第１内部バスを介してア
クセスするＣＰＵと、該ＣＰＵが実行する前記ＤＲＡＭ
に対するテストプログラムデータが予め格納されたＲＯ
Ｍとから構成された半導体集積回路装置。 - 【請求項８】 請求項７に記載の半導体集積回路装置に
おいて、 前記ＤＲＡＭは不良なメモリセルを救済するための複数
の冗長メモリセルを備えた冗長回路を含み、 前記第１内部バスにレジスタを接続し、前記ＣＰＵは、
ＤＲＡＭに対するメモリ試験の結果、不良と判断したメ
モリセルのアドレスを前記レジスタに格納し、試験終了
後にレジスタに格納したアドレスを読み出せるようにし
た半導体集積回路装置。 - 【請求項９】 請求項８に記載の半導体集積回路装置に
おいて、 前記レジスタを前記冗長メモリセルの数に対応した容量
に設定すると共に、該レジスタに格納されたアドレスの
数に対応した信号を出力する外部端子を備えた半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9189689A JPH1138088A (ja) | 1997-07-15 | 1997-07-15 | 半導体集積回路装置の試験方法及び半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9189689A JPH1138088A (ja) | 1997-07-15 | 1997-07-15 | 半導体集積回路装置の試験方法及び半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1138088A true JPH1138088A (ja) | 1999-02-12 |
Family
ID=16245544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9189689A Withdrawn JPH1138088A (ja) | 1997-07-15 | 1997-07-15 | 半導体集積回路装置の試験方法及び半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1138088A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000073809A1 (fr) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
| KR100587264B1 (ko) * | 1999-04-03 | 2006-06-08 | 엘지전자 주식회사 | 주문형 반도체 장치의 내부 메모리 및 내부 메모리 테스트 방법 |
-
1997
- 1997-07-15 JP JP9189689A patent/JPH1138088A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587264B1 (ko) * | 1999-04-03 | 2006-06-08 | 엘지전자 주식회사 | 주문형 반도체 장치의 내부 메모리 및 내부 메모리 테스트 방법 |
| WO2000073809A1 (fr) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
| US7013415B1 (en) | 1999-05-26 | 2006-03-14 | Renesas Technology Corp. | IC with internal interface switch for testability |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |