WO2000008479A1 - Integrierte schaltung mit eingebautem baugruppentest - Google Patents

Integrierte schaltung mit eingebautem baugruppentest Download PDF

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WO2000008479A1
WO2000008479A1 PCT/DE1999/002130 DE9902130W WO0008479A1 WO 2000008479 A1 WO2000008479 A1 WO 2000008479A1 DE 9902130 W DE9902130 W DE 9902130W WO 0008479 A1 WO0008479 A1 WO 0008479A1
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PCT/DE1999/002130
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Inventor
Franz Hutner
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Siemens Aktiengesellschaft
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/318547—Data generators or compressors
    • G—PHYSICS
    • G01—MEASURING; TESTING
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    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's

Definitions

  • the invention relates to an integrated circuit with a built-in module test and in particular to a user-specific integrated circuit (ASIC) with a built-in self-test (BIST).
  • ASIC user-specific integrated circuit
  • BIST built-in self-test
  • the invention is therefore based on the object of developing an integrated circuit according to the preamble of claim 1 in such a way that the costs for testing an assembly can be substantially reduced.
  • the self-test circuit built into the integrated circuit is thus used not only for testing the internal logic but also for testing the external logic located on the module.
  • the input / output connections of the integrated circuit are not kept constant here, but the test pattern generated in the self-test circuit is also output to an externally connected module of the module and a received test response via an input / output circuit external modules with the built-in self-test circuit
  • the self-test circuit preferably has a test pattern generator for generating a test pattern or one
  • Signature in the form of pseudo-random vectors and a test response analyzer for evaluating the test response coming from the internal logic and / or external logic.
  • the internal logic and the external logic are preferably tested simultaneously, a first section of the test pattern generated by the test pattern generator being output to the internal logic and a second section of the signature to the external circuit. Both from the internal logic as well as from the external circuit one gets that from the
  • the output circuit has controllable input / output drivers for sending and receiving bidirectional signals, as a result of which the integrated circuit can also be tested in a hardware environment that has, for example, a bus structure.
  • the driver stages can be destroyed or damaged
  • control device of the self-test circuit can be designed such that two test runs are carried out, the first test run serving to initialize undefined module groups, while the second test run corresponds to the actual test of the respective components.
  • components with undefined starting levels such as read-write memory (RAMS)
  • RAMS read-write memory
  • Figure 1 is a block diagram of an assembly according to a first preferred embodiment with an integrated circuit and an external circuit;
  • Figure 2 is a schematic block diagram of a test pattern generator shown in Figure 1
  • Figure 3 is a schematic block diagram of a test response analyzer shown in Figure 1;
  • FIG. 4 shows a representation to illustrate the division of a test pattern into a first part for the internal logic and a second part for the external circuit
  • FIG. 5 shows a block diagram of an assembly according to a second preferred exemplary embodiment with an integrated circuit and an external circuit with a bus structure
  • FIG. 6 shows a bus clock signal of the bus structure shown in FIG. 5 to illustrate the block selection
  • FIG. 7 shows a block diagram of a read / write memory as can be used, for example, as an external component in the bus structure according to FIG. 5.
  • FIG. 1 shows a block diagram of an assembly according to a first preferred exemplary embodiment, with an integrated circuit 1, a first external circuit 14 and a second external circuit 15.
  • the integrated circuit 1 shows a block diagram of an assembly according to a first preferred exemplary embodiment, with an integrated circuit 1, a first external circuit 14 and a second external circuit 15.
  • the integrated circuit 1 shows a block diagram of an assembly according to a first preferred exemplary embodiment, with an integrated circuit 1, a first external circuit 14 and a second external circuit 15.
  • the integrated circuit 1 shows a block diagram of an assembly according to a first preferred exemplary embodiment, with an integrated circuit 1, a first external circuit 14 and a second external circuit 15.
  • the integrated circuit 1 shows a block diagram of an assembly according to a first preferred exemplary embodiment, with an integrated circuit 1, a first external circuit 14 and a second external circuit 15.
  • the integrated circuit 1 shows a block diagram of an assembly according to a first preferred exemplary embodiment, with an integrated circuit 1, a first external circuit 14 and a second external circuit 15.
  • ASIC 1 is referred to below as ASIC 1, since it preferably consists of a user-specific integrated circuit (ASIC).
  • ASIC user-specific integrated circuit
  • Integrated circuits of this type are particularly suitable for the present invention, since they are specially designed for specific applications, the hardware or the external circuitry usually being precisely defined and being produced in large quantities as a system board or module assembly.
  • the ASIC 1 has an internal logic 2, which consists of a large number of logic gates and realizes the logic function of the ASIC 1.
  • the reference symbol 3 designates a built-in self-test circuit (built-in soap test, BIST), which essentially has a test pattern generator 4 and a test response analyzer 5.
  • FIG. 2 shows a schematic block diagram of the test pattern generator 4.
  • the test pattern generator 4 exists for example from a linear feedback shift register (LFSR).
  • LFSR linear feedback shift register
  • a large number of flip-flops 18 are connected in series, the output signal of the last flip-flop being fed back to the input of the first flip-flop.
  • XOR gates 19 between the respective flip-flops, which have an exclusive OR combination of the output signal of a respective flip-flop 18 with the output signal of the last one Enable flip-flops. The signal resulting from this exclusive OR operation is fed to the subsequent flip-flop at its input.
  • test pattern or test signature 16 which represents a pseudo-random vector which, in the case of a number of n flip-flops, 2 n -1 states in apparently random but repeatable fashion Order.
  • test pattern or test signature 16 is excellently suitable for testing highly complex logic circuits, since it has an extraordinarily high test sharpness with a corresponding test duration.
  • FIG. 3 shows a schematic block diagram of the test response analyzer 5 belonging to the test pattern generator 4 according to FIG. 2, as used for compressing and evaluating a test response.
  • the test pattern 16 generated by the test pattern generator 4 is fed to a circuit to be tested and thereby generates a test response 17 at its output connections.
  • This test response 17 is fed to the test response analyzer 5, which according to FIG. 3 consists of a large number of flip-flops 18 connected in series exists and in turn has a linear feedback shift register (LFSR).
  • LFSR linear feedback shift register
  • the Test response analyzer 5 is constructed in a manner corresponding to the test pattern generator 4 and the circuit to be tested in such a way that it compresses the test response 17 emitted by the circuit to be tested in a suitable manner and outputs an output signal corresponding to the checked logic functions of the circuit to be tested . Based on these output signals and knowing the output signals to be expected, a sufficiently high number of test patterns 16 can be used to achieve a sufficiently high test accuracy or sharpness for detecting errors in the circuit to be tested.
  • the examples for the test pattern generator 4 and the test response analyzer 5 shown in FIGS. 2 and 3 serve only to provide a basic explanation for the generation of suitable test patterns and the evaluation of corresponding test responses. Of course, the test patterns or test responses described above can also be generated or evaluated in other ways.
  • test pattern 16 generated by the test pattern generator 4 is not only output to the internal logic of the ASIC 1, but also via an output circuit 7 to the output connections of the integrated circuit or the ASIC 1
  • at least part of the test pattern 16 generated by the test pattern generator 4 is connected to output drivers 9 at the output terminals of the integrated circuit 1.
  • FIG. 4 shows an illustration to illustrate the division of the test pattern 16 into a first and a second part for testing the internal logic 2 and the external logic 14.
  • the internal logic 2 of the ASIC 1 consists only of an AND gate 20.
  • the external circuit 14 is constructed, for example, from an OR gate 21 and a flip-flop 22. This very simplified representation of a module to be tested is intended to illustrate the mode of operation of the ASIC according to the invention below. To test the logical function of the AND gate 20 in the internal logic 2 of the
  • ASICs 1 requires three test patterns (11, 01, 10).
  • the logic function of the AND gate 20 can be fully tested with such a test pattern.
  • the OR gate 21 located in the external circuit can be tested with three test patterns (01, 10, 00). For one
  • the minimum test of the flip-flop 22 is sufficient to check the change in the logic level at the output of the flip-flop 22 as a function of the clock signal.
  • test pattern generator 4 generates a corresponding test pattern, a first part TM1 of the test pattern 16 being supplied to the internal logic 2 or the AND gate 20, while a second part TM2 of the test pattern 16 is supplied via an output driver 9 and the output connection of the ASIC 1 of the external circuit 14 or the OR gate 21 is supplied.
  • the reference symbol TA1 represents the test response of the internal logic 2
  • TA2 represents the test response of the external circuit 14 and is fed to the test response analyzer 5 via an input driver 9 '.
  • Circuit 14 output test response TA2 (1, 0, 0, 1) result in the total test response 17 (11, 00, 00, XI) that the
  • Test response analyzer 5 is supplied for evaluation.
  • the signals analyzed by the test response analyzer 5 are compared with an expected signal sequence, with agreement between the expected and received
  • the external circuit 14 consists of a purely combinatorial circuit, clock synchronism and / or a defined reset of the external components is not necessary. However, as shown in Figure 4, the external circuit 14 also consists of a sequential building block, i.e. clocked flip-flop 22 or the like., All units involved in the self-test must operate isochronously and be reset in a defined manner. Here, the ASIC 1 must have a connection which enables such a defined reset and isochronous operation.
  • FIG. 4 shows the ASIC 1 in connection with external purely combinatorial and resettable sequential components which are connected to the ASIC 1 via unidirectional input / output signals 10/11.
  • an external circuit 15 which has combinatorial and / or sequential components, can also be connected to the ASIC 1 via bidirectional signals 12.
  • the input / output circuit 7 must have controllable input / output drivers 8, which enables the outgoing test patterns and incoming test responses to be separated in time.
  • a control is implemented by a control device 6, which is preferably in Dependence on a clock signal of the bidirectional signals
  • the control device 6 controls the input / output drivers 8 in the input / output circuit 7.
  • the control device 6 must have a driver enable signal via a driver stage 8 ! switch to an output connection of the ASIC 1 so that the driver enable signal 13 enables the driver of the external component at the right time.
  • the self-test is carried out in the same way as described above.
  • test pattern 16 generated by the test pattern generator 4 is divided and output to the internal and external logic. In the same way, however, it is also possible to perform a time division of the test pattern 16 generated by the test pattern generator 4, the test pattern being sent completely to the internal logic 2 in a first time period, while it is completely sent to the external circuit 14 in a second time period or 15 is delivered.
  • a self-test circuit is also conceivable, which consists of two test pattern generators and two test response analyzers, each of which is assigned to the internal and external logic. However, the mode of operation corresponds to the mode of operation described above.
  • FIG. 5 shows a block diagram of a module according to a second preferred exemplary embodiment, the ASIC 1 being connected to a bus structure 12 'of the module or the board.
  • At least one component connected to the bus structure 12 ' represents a component whose internal states cannot be brought to defined values by a reset signal.
  • Such components are, for example, random access memories (RAMS) and the like.
  • FIG. 7 shows a block diagram of a read-write memory 23 with its data inputs Din, address inputs ADR, its write enable input WE, its module enable input CE and its data outputs Dout, as can be used, for example, in the circuit according to FIG. 5.
  • the control device 6 ′ of the ASIC 1 generates a separate test run before the actual self-test until all the states used in the external circuit and / or internal logic 2 are initialized.
  • the actual self-test only takes place after this initialization, in which, for example, data is written into RAM 23 in a defined manner.
  • the test pattern 16 generated by the test pattern generator 5 can be used for addressing and writing in the data.
  • an initialization circuit independent of this can also be used, with which the respective components 23 are initialized before the actual self-test.
  • Another problem with the bus structure shown in FIG. 5 is a driver conflict that occurs between the components 23.
  • CMOS drivers of the devices With today's common CMOS drivers of the devices, such a driver conflict must be avoided in order to prevent damage.
  • all signals or test patterns If a pseudo-random stimulation is normally applied a bus conflict is to be feared with such a random activation of a respective driver enable signal.
  • a block may only drive its output every 2 x nth cycle.
  • FIG. 6 shows a time representation of a bus clock signal to illustrate the conflict-free control of a large number of components in a bus structure.
  • the ASIC 1 only drives at clocks 0, 6, 12, ....
  • the component ⁇ only drives at clocks 2, 8, 14, ... during the Block ⁇ only in bars 4, 10, 16 ... drives its output. All odd measures remain
  • the driver control signal 13 ' must be accessible to the external logic in order to enable the respective module 23.
  • the ASIC 1 may have to have additional output connections in order to supply the driver enable signals 13 'to the external circuit under the control of the control device 6'.
  • a further problem can arise for the case in which a module has several ASICs or integrated circuits 1 according to the invention.
  • several integrated circuits would try to self-test the external circuit. However, this would either lead to falsified test results or even damage the driver stages in the respective components.
  • the input / output circuit can therefore be deactivated in a targeted manner, which prevents an external test from being performed.
  • test patterns do not have the
  • Modules are sent to the external circuit, which makes the module behave like a conventional integrated circuit with a built-in self-test.
  • the present invention has been described in particular on the basis of a user-specific integrated circuit 1 (ASIC), since such a circuit is particularly tailored to the respective requirements of a narrowly limited application. Knowing this application or the module in which the ASIC 1 is to be used, a self-test for the external circuit can thus also be implemented in a simple manner, as a result of which a self-test is carried out each time a module or hardware module is restarted and A complete board is tested in an extremely simple and inexpensive way.
  • ASIC user-specific integrated circuit 1

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Abstract

Die Erfindung betrifft eine integrierte Schaltung (1), insbesondere ein ASIC, die aus einer Vielzahl von logischen Gattern (2) besteht. Zum Durchführen eines internen Selbsttests der Vielzahl von logischen Gattern (2) ist eine Selbsttestschaltung (3) vorgesehen, die einen Testmustergenerator (4) und einen Testantwort-Analysator (5) aufweist. Über eine in der integrierten Schaltung vorgesehene Ein-/Ausgangsschaltung (7) kann mit der in der integrierten Schaltung eingebauten Selbsttestschaltung (3) darüber hinaus ein Test einer externen Schaltung (14, 15) durchgeführt werden.

Description

Beschreibung
Integrierte Schaltung mit eingebautem Baugruppentest
Die Erfindung bezieht sich auf eine integrierte Schaltung mit eingebautem Baugruppentest und insbesondere auf eine anwenderspezifische integrierte Schaltung (ASIC) mit einem eingebauten Selbsttest (BIST) .
Eine Vielzahl von herkömmlichen integrierten Schaltungen besitzen bereits einen eingebauten Selbsttest (built-in seiftest, BIST) mit dem bei jedem Neu-Einschalten der integrierten Schaltung eine interne Überprüfung der logischen Funktionen der integrierten Schaltung durchgeführt wird. Dadurch können kritische Bausteine vor jedem Einsatz im
System bzw. in einer bestimmten Hardware-Umgebung getestet werden. Auch integrierte Schaltungen von hoher Komplexität, wie zum Beispiel Prozessoren von INTEL, weisen bereits eine derartige Selbsttestschaltung auf. Diese herkömmlichen eingebauten Selbsttestschaltungen (BIST) überprüfen jedoch nur die interne Logik einer integrierten Schaltung. Alle nach außen gehenden Ausgangssignale bzw. von außen anliegenden Eingangssignale werden hierbei konstant gehalten und/oder nicht durchgeschaltet.
Obwohl dadurch eine Überprüfung der jeweiligen integrierten Schaltungen auf einfache und wirkungsvolle Weise möglich ist, bleibt jedoch ein Großteil der Fehler einer Baugruppe bzw. eines Boards unerkannt, die sich beispielsweise aus fehlerhaften Board-Verbindungen, Kontaktfehlern an der
Leiterplatte, schlechten Lötstellen, defekten I/O-Anschlüssen der Bausteine usw. ergeben. Derartige Fehler einer Baugruppe werden herkömmlicherweise in zeitaufwendigen Board-Tests erkannt und lokalisiert. Hierbei werden die teilbestückten Leiterplatten auf Fehler überprüft, wobei jedoch kein vollständiger Test der Boards erreicht wurde .
Eine weiterer herkömmlicher Test eines vollständig aufgebauten Systems besteht darin, daß bei jedem Neustart Software-Testroutinen angestoßen werden, die die Baugruppe bzw. das Board funktional testen. Jedoch wird auch bei diesem Verfahren kein vollständiger Test des Boards erreicht. Vielmehr bleibt ein Großteil der möglichen Fehler auf einem Board durch diesen Test unentdeckt, was erst im endgültigen Einsatz zu Ausfällen mit ausserordentlich hohen Kosten führt.
Der Erfindung liegt daher die Aufgabe zugrunde eine integrierte Schaltung gemäß dem Oberbegriff des Anspruchs 1 derart weiterzubilden, daß die Kosten für den Test einer Baugruppe wesentlich verringert werden können.
Diese Aufgabe wird erfindungsgemäß mit den im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmalen gelöst.
Erfindungsgemäß wird die in der integrierten Schaltung ein- gebaute Selbsttestschaltung somit nicht nur zum Testen der internen Logik sondern auch zum Testen der auf der Baugruppe befindlichen externen Logik verwendet. Insbesondere werden hierbei die Ein-/Ausgangsanschlüsse der integrierten Schaltung nicht konstant gehalten, sondern über eine Ein- /Ausgangsschaltung das in der Selbsttestschaltung erzeugte Testmuster auch an die extern angeschlossenen Bausteine der Baugruppe ausgegeben und eine empfangene Testantwort dieser externen Bausteine mit der eingebauten Selbsttestschaltung
(BIST) ausgewertet.
Vorzugsweise besitzt die Selbsttestschaltung einen Testmu- ster-Generator zum Erzeugen eines Testmusters bzw. einer
Signatur in Form von Pseudo-Random-Vektoren sowie einen Testantwort-Analysator zum Auswerten der von der internen Logik und/oder externen Logik kommenden Testantwort. Durch die Verwendung von bereits bekannten Testmuster-Generatoren und Testantwort-Analysatoren kann bei minimalem Aufwand und mit geringstem Platzbedarf in der integrierten Schaltung eine Selbsttestschaltung realisiert werden, die sowohl die interne als auch die externe Logik in der Baugruppe testet.
Vorzugsweise wird die interne Logik und die externe Logik gleichzeitig getestet, wobei ein erster Abschnitt des vom Testmuster-Generator erzeugten Testmusters an die interne Logik und ein zweiter Abschnitt der Signatur an die externe Schaltung ausgegeben wird. Sowohl von der internen Logik als auch von der externen Schaltung erhält man die von der
Signatur abgeleiteten jeweiligen Abschnitte einer Testantwort, die im gemeinsamen Testantwort-Analysator komprimiert und ausgewertet werden. Durch das gleichzeitige Testen der internen und externen Schaltung verringert sich insbesondere der Zeitaufwand für den Test bei jedem Neu-Einschalten des
Systems. Alternativ ist aber auch ein zeitsequenzieller Test der internen Schaltung und der externen Schaltung möglich, wodurch der Flächenbedarf der Selbsttestschaltung in der integrierten Schaltung verringert werden kann.
Gemäß einem bevorzugten Ausführungsbeispiel weist die Ausgangsschaltung steuerbare Ein-/Ausgabetreiber zum Senden und Empfangen von bidirektionalen Signalen auf, wodurch die integrierte Schaltung auch in einer Hardwareumgebung getestet werden kann, die beispielsweise eine Busstruktur aufweist.
Insbesondere durch die Verwendung einer Steuervorrichtung, die die Treiber der externen Bauelemente steuert, kann eine Zerstörung bzw. Beschädigung der Treiberstufen beim
Selbsttest verhindert werden.
Ferner kann gemäß einem weiteren bevorzugten Ausführungsbeispiel die Steuervorrichtung der Selbsttestschaltung derart ausgestaltet sein, daß zwei Testläufe durchgeführt werden, wobei der erste Testlauf einer Initialisierung von nicht definierten Bausteingruppen dient, während der zweite Testlauf dem eigentlichen Test der jeweiligen Bauelemente entspricht. Auf diese Weise können auch Bauelemente mit nicht definierten Anfangspegeln wie zum Beispiel Schreib-Lese-Spei- cher (RAMS) getestet werden, da sie im ersten Testlauf definiert beschrieben und erst im zweiten Testlauf getestet werden.
Die Erfindung wird nachstehend anhand von Ausführungsbei- spielen unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
Figur 1 ein Blockschaltbild einer Baugruppe gemäß einem ersten bevorzugten Ausführungsbeispiel mit einer integrierten Schaltung und einer externen Schaltung;
Figur 2 ein schematisches Blockschaltbild eines in Figur 1 dargestellten Testmuster-Generators ; Figur 3 ein schematisches Blockschaltbild eines in Figur 1 dargestellten Testantwort-Analysators;
Figur 4 eine Darstellung zur Veranschaulichung der Aufteilung eines Testmusters in einen ersten Teil für die interne Logik und einen zweiten Teil für die externe Schaltung; Figur 5 ein Blockschaltbild einer Baugruppe gemäß einem zweiten bevorzugten Ausführungsbeispiel mit einer integrierten Schaltung und einer externen Schaltung mit BusStruktur; Figur 6 eine Darstellung eines Bustaktsignals der in Figur 5 dargestellten Busstruktur zur Veranschaulichung der Bausteinauswahl; und
Figur 7 eine Blockdarstellung eines Schreib-Lese-Speichers wie er beispielsweise als externes Bauelement in der Busstruktur gemäß Figur 5 verwendet werden kann.
Die Figur 1 zeigt ein Blockschaltbild einer Baugruppe gemäß einem ersten bevorzugten Ausführungsbeispiel, mit einer integrierten Schaltung 1, einer ersten externen Schaltung 14 und einer zweiten externen Schaltung 15. Die integrierte
Schaltung 1 wird nachfolgend als ASIC 1 bezeichnet, da sie vorzugsweise aus einer anwenderspezifischen integrierten Schaltung (ASIC) besteht. Derartige integrierte Schaltungen sind für die vorliegende Erfindung besonders geeignet, da sie für bestimmte Anwendungsfälle speziell entworfen werden, wobei üblicherweise die Hardware bzw. die externe Beschaltung genau festgelegt ist und in hohen Stückzahlen als Systemboard oder Modul-Baugruppe hergestellt wird.
Der ASIC 1 besitzt eine interne Logik 2, die aus einer Vielzahl von logischen Gattern besteht und die logische Funktion des ASICs 1 realisiert. Das Bezugszeichen 3 bezeichnet eine eingebaute Selbsttestschaltung (built-in seiftest, BIST) , die im wesentlichen einen Testmuster-Generator 4 und einen Testantwort-Analysator 5 aufweist.
Die Figur 2 zeigt ein schematisches Blockschaltbild des Testmuster-Generators 4. Der Testmuster-Generator 4 besteht beispielsweise aus einem linear rückgekoppelten Schieberegister (LFSR) . Hierbei befinden sich eine Vielzahl von Flip- Flops 18 in einer Reihenschaltung, wobei das Ausgangssignal des letzten Flip-Flops an den Eingang des ersten Flip-Flops rückgekoppelt ist. Zur Erzeugung von Pseudo-Random-Vektoren, die als Testmuster 16 verwendet werden, können sich zwischen den jeweiligen Flip-Flops XOR-Gatter 19 befinden, die eine Exklusiv-ODER-Verknüpfung des Ausgangssignals eines jeweiligen Flip-Flops 18 mit dem Ausgangssignal des letzten Flip-Flops ermöglichen. Das aus dieser Exklusiv-ODER- Verknüpfung resultierende Signal wird jeweils dem nachfolgenden Flip-Flop an dessen Eingang zugeführt. Die Ausgänge der seriell verschalteten Flip-Flops 18 dienen als Ausgangssignal und liefern ein Testmuster bzw. eine Testsignatur 16, die einen Pseudo-Random-Vektor darstellt, der bei einer Anzahl von n Flip-Flops 2n-l Zustände in scheinbar zufälliger aber wiederholbarer Reihenfolge wiedergibt. Ein derartiges Testmuster bzw. eine derartige Testsignatur 16 eignet sich in hervorragender Weise zum Testen von hochkomplexen Logikschaltungen, da es bei entsprechender Testdauer eine außerordentlich hohe Testschärfe aufweist.
Die Figur 3 zeigt ein schematisches Blockschaltbild des zum Testmuster-Generator 4 gemäß Figur 2 dazugehörigen Testant- wort-Analysators 5, wie er zur Komprimierung und Auswertung einer Testantwort verwendet wird. Das vom Testmuster-Generator 4 erzeugte Testmuster 16 wird einer zu testenden Schaltung zugeführt und erzeugt dabei an deren Ausgangsanschlüssen eine Testantwort 17. Diese Testantwort 17 wird dem Testantwort-Analysator 5 zugeführt, der gemäß Figur 3 aus einer Vielzahl von seriell verschalteten Flip-Flops 18 besteht und wiederum ein linear rückgekoppeltes Schieberegister (linear-feedback-shift-register, LFSR) aufweist. Der Testantwort-Analysator 5 ist in einer dem Testmuster-Generator 4 und der zu testenden Schaltung entsprechenden Weise derart aufgebaut, daß er die von der zu testenden Schaltung ausgesendete Testantwort 17 in geeigneter Weise komprimiert und ein den überprüften logischen Funktionen der zu testenden Schaltung entsprechendes Ausgangssignal ausgibt. Auf der Grundlage dieser Ausgangssignale und in Kenntnis der zu erwartenden Ausgangssignale kann bei ausreichend großer Anzahl von Testmustern 16 eine ausreichend hohe Testgenauigkeit bzw. -schärfe zum Erfassen von Fehlern in der zu testenden Schaltung erreicht werden. Die in den Figuren 2 und 3 dargestellten Beispiele für den Testmuster- Generator 4 und den Testantwort-Analysator 5 dienen lediglich der grundsätzlichen Erläuterung für das Erzeugen von geeigneten Testmustern und die Auswertung von entsprechenden Testantworten. Selbstverständlich können die vorstehend beschriebenen Testmuster bzw. Testantworten auch auf andere Weise erzeugt bzw. ausgewertet werden.
Die Besonderheit der vorliegenden Erfindung liegt nunmehr darin, daß ein von dem Testmuster-Generator 4 erzeugtes Testmuster 16 nicht nur an die interne Logik des ASICs 1 ausgegeben wird, sondern darüber hinaus über eine Ausgangsschaltung 7 an die Ausgangsanschlüsse der integrierten Schaltung bzw. des ASICs 1. Im Gegensatz zu einer herkömmlichen integrierten Schaltung mit eingebautem Selbsttest, bei der die Ausgangs- und Eingangsanschlüsse des Bausteins konstant gehalten werden, liegt bei der erfindungsgemäßen integrierten Schaltung 1 zumindest ein Teil des vom Test- muster-Generator 4 erzeugten Testmusters 16 über Ausgang- streiber 9 an den Ausgangsanschlüssen der integrierten Schaltung 1 an. Die Figur 4 zeigt eine Darstellung zur Veranschaulichung der Aufteilung des Testmusters 16 in einen ersten und zweiten Teil zum Testen der internen Logik 2 und der externen Logik 14. Gemäß Figur 4 besteht die interne Logik 2 des ASICs 1 lediglich aus einem UND-Gatter 20. Die externe Schaltung 14 ist beispielhaft aus einem ODER-Gatter 21 und einem Flip-Flop 22 aufgebaut. Diese sehr vereinfachte Darstellung einer zu testenden Baugruppe soll nachfolgend die Wirkungsweise des erfindungsgemäßen ASICs darstellen. Zum Testen der logischen Funktion des UND-Gatters 20 in der internen Logik 2 des
ASICs 1 benötigt man drei Testmuster (11, 01, 10) . Mit einem deartigen Testmuster kann die logische Funktion des UND- Gatters 20 vollständig getestet werden. Das in der externen Schaltung befindliche ODER-Gatter 21 kann mit drei Testmustern (01, 10, 00) getestet werden. Für einen
Minimaltest des Flip-Flops 22 genügt die Überprüfung der Änderung des logischen Pegels am Ausgang des Flip-Flops 22 in Abhängigkeit vom Taktsignal.
Daraus ergibt sich die in Figur 4 dargestellte Testmusterfolge (011, 001, 010, 1XX) mit der ein Minimaltest der internen Logik 2 sowie der externen Schaltung 14 durchgeführt werden kann. Erfindungsgemäß erzeugt der Testmuster-Generator 4 ein entsprechendes Testmuster, wobei ein erster Teil TM1 des Testmusters 16 der internen Logik 2 bzw. dem UND-Gatter 20 zugeführt wird, während ein zweiter Teil TM2 des Testmusters 16 über einen Ausgangstreiber 9 und den Ausgangsanschluß des ASICs 1 der externen Schaltung 14 bzw. dem ODER-Gatter 21 zugeführt wird. Das Bezugszeichen TA1 stellt hierbei die Testantwort der internen Logik 2 dar, während TA2 die Testantwort der externen Schaltung 14 wiedergibt und über einen Eingangstreiber 9' dem Testantwort-Analysator 5 zugeführt wird. Die von der internen Logik 2 ausgegebene Testantwort TA1 (1, 0, 0, X) und die von der externen
Schaltung 14 ausgegebene Testantwort TA2 (1, 0, 0, 1) ergeben die gesamte Testantwort 17 (11, 00, 00, XI), die dem
Testantwort-Analysator 5 zur Auswertung zugeführt wird. Die vom Testantwort-Analysator 5 analysierten Signale werden dabei mit einer zu erwartenden Signalreihenfolge verglichen, wobei bei Übereinstimmung zwischen erwarteter und empfangener
Signalreihenfolge ein erfolgreicher Test bzw. Fehlerfreiheit der internen Logik 2 und der externen Schaltung 14 vorliegt.
Besteht die externe Schaltung 14 aus einer rein kombinatorischen Schaltung, so ist eine Taktsynchronität und/oder ein definiertes Rücksetzen der externen Bauteile nicht erforderlich. Besteht jedoch die externe Schaltung 14 wie in Figur 4 dargestellt auch aus einem sequenziellen Baustein, d.h. getaktetes Flip-Flop 22 oder dgl., so müssen alle in den Selbsttest einbezogenen Einheiten taktsynchron arbeiten und definiert zurückgesetzt werden. Hierbei muß der ASIC 1 einen Anschluß aufweisen, der ein derartiges definiertes Rücksetzen sowie taktsynchrones Arbeiten ermöglicht.
Die Figur 4 zeigt den ASIC 1 in Verbindung mit externen rein kombinatorischen sowie rücksetzbaren sequenziellen Bauelementen, die über unidirektionale Ein-/Ausgangssignale 10/11 mit dem ASIC 1 in Verbindung stehen. Gemäß Figur 1 kann eine externe Schaltung 15, die kombinatorische und/oder sequenzielle Bauelemente aufweist jedoch auch über bidirektionale Signale 12 mit dem ASIC 1 in Verbindung stehen. In diesem Fall muß die Ein-/Ausgangsschaltung 7 steu- erbare Ein-/Ausgangstreiber 8 aufweisen, die eine zeitliche Trennung der ausgehenden Testmuster und eingehenden Testantworten ermöglicht. Eine derartige Steuerung wird durch eine Steuervorrichtung 6 realisiert, die vorzugsweise in Abhängigkeit von einem Taktsignal der bidirektionalen Signale
12 die Ein-/Ausgangstreiber 8 in der Ein-/Ausgangsschaltung 7 steuert. Darüber hinaus muß die Steuervorrichtung 6 ein Treiber-Freigabesignal über eine Treiberstufe 8! an einen Ausgangsanschluß des ASICs 1 schalten, damit das Treiber- Freigabesignal 13 den Treiber des externen Bauelements zum richtigen Zeitpunkt freigibt. Mit Ausnahme der zeitlichen Unterteilung für das Senden der Signatur und das Empfangen der Testantwort auf einer Signalleitung erfolgt der Selbsttest in gleicher Weise wie vorstehend beschrieben.
In der vorstehend beschriebenen Selbsttestschaltung 3 wurde davon ausgegangen, daß das vom Testmuster-Generator 4 erzeugte Testmuster 16 aufgeteilt und an die interne sowie die externe Logik abgegeben wird. In gleicher Weise ist es jedoch auch möglich eine zeitliche Aufteilung des vom Testmuster- Generator 4 erzeugten Testmusters 16 durchzuführen, wobei in einem ersten Zeitabschnitt das Testmuster vollständig an die interne Logik 2 gesendet wird, während es in einem zweiten Zeitabschnitt vollständig an die externe Schaltung 14 bzw. 15 abgegeben wird. Ebenso ist eine Selbsttestschaltung denkbar, die aus zwei Testmuster-Generatoren und zwei Testantwort- Analysatoren besteht, die jeweils der internen sowie der externen Logik zugeordnet sind. Die Wirkungsweise entspricht jedoch der vorstehend beschriebenen Wirkungsweise.
Die Figur 5 zeigt ein Blockschaltbild einer Baugruppe gemäß einem zweiten bevorzugten Ausführungsbeispiel, wobei der ASIC 1 mit einer Busstruktur 12' der Baugruppe bzw. des Boards in Verbindung steht. Zumindest ein an der Busstruktur 12' angeschlossenes Bauelement stellt ein Bauteil dar, dessen interne Zustände durch ein Rücksetz-Signal nicht auf definierte Werte gebracht werden können. Derartige Bauteile sind beispielsweise Schreib-Lese-Speicher (RAMS) und dergleichen.
Die Figur 7 zeigt eine Blockdarstellung eines Schreib-Lese- Speichers 23 mit seinen Dateneingängen Din, Adresseingängen ADR, seinem Schreib-Freigabeeingang WE, seinem Baustein- Freigabeeingang CE und seinen Datenausgängen Dout, wie er beispielsweise in der Schaltung gemäß Figur 5 verwendet werden kann.
Derartige speichernde Bausteine, deren interne Zustände durch ein Rücksetz-Signal nicht auf einen definierten Pegel gebracht werden können erfordern beim Selbsttest eine gesonderte Behandlung. Erfindungsgemäß erzeugt die Steuervor- richtung 6' des ASICs 1 einen gesonderten Testlauf vor dem eigentlichen Selbsttest bis alle in der externen Schaltung und/oder internen Logik 2 verwendeten Zustände initialisiert sind. Erst nach dieser Initialisierung, bei der beispielsweise in das RAM 23 Daten definiert eingeschrieben werden, erfolgt der eigentliche Selbsttest. Für diese Initialisierung kann das vom Testmuster-Generator 5 erzeugte Testmuster 16 für die Adressierung und die Einschreibung der Daten verwendet werden. Es kann aber auch eine davon unabhängige Initialisierungsschaltung verwendet werden, mit der die jeweiligen Bauelemente 23 vor dem eigentlichen Selbsttest initialisiert werden.
Ein weiteres Problem der in Figur 5 dargestellten Busstruktur ist ein zwischen den Bauelementen 23 auftretender Treiberkonflikt. Bei den heute üblichen CMOS-Treibern der Bausteine muß ein derartiger Treiberkonflikt vermieden werden, um Beschädigungen zu verhindern. Da jedoch bei dem erfindungsgemäßen Selbsttest alle Signale bzw. Testmuster normalerweise mit einer Pseudo-Random-Stimulierung beaufschlagt werden, ist bei einer derartigen zufälligen An- steuerung eines jeweiligen Treiber-Enable-Signals ein Buskonflikt zu befürchten. Zur Vermeidung dieses Problems darf bei n an einer Busstruktur 12' angeschlossenen Bausteinen ein Baustein nur in jedem 2 x nten Takt seinen Ausgang treiben.
Die Figur 6 zeigt eine zeitliche Darstellung eines Bustaktsignals zur Veranschaulichung der konfliktfreien Ansteuerung einer Vielzahl von Bausteinen in einer Busstruktur. Bei der in Figur 5 dargestellten externen Schaltung mit zwei externen Bausteinen 23 treibt der ASIC 1 nur zu den Takten 0, 6, 12, .... Der Baustein © treibt nur in den Takten 2, 8, 14, ... während der Baustein © nur in den Takten 4, 10, 16 ... seinen Ausgang treibt. Alle ungeraden Takte bleiben zur
Vermeidung von Buskonflikten zwischen dem abschaltenden und beginnenden Treiber frei. Für dieses Verfahren muß das Treiber-Steuersignal 13' zum Freigeben des jeweiligen Bausteins 23 der externen Logik zugänglich sein. Dies bedeutet, daß der ASIC 1 eventuell zusätzliche Ausgangsanschlüsse aufweisen muß, um unter Steuerung der Steuervorrichtung 6' die Treiber-Freigabesignale 13' der externen Schaltung zuzuführen.
Ein weiteres Problem kann sich für den Fall ergeben, bei dem eine Baugruppe mehrere erfindungsgemäße ASICs bzw. integrierte Schaltungen 1 aufweist. In diesem Fall würden nämlich mehrere integrierte Schaltungen versuchen, einen Selbsttest der externen Schaltung durchzuführen. Dies würde jedoch entweder zu verfälschten Testergebnissen führen oder sogar eine Beschädigung der Treiberstufen in den jeweiligen Bauelementen hervorrufen. Zur Lösung dieses Problems kann daher die Ein-/Ausgangsschaltung gezielt deaktiviert werden, wodurch das Durchführen eines externen Tests verhindert wird.
Dies bedeutet, daß die Testmuster nicht über die Ein-
/Ausgabetreiber 8 bzw. 9 und die Ausgangsanschlüsse des
Bausteins an die externe Schaltung gesendet werden, womit sich der Baustein wie eine herkömmliche integrierte Schaltung mit eingebautem Selbsttest verhält.
Die vorliegende Erfindung wurde insbesondere anhand einer anwenderspezifischen integrierten Schaltung 1 (ASIC) be- schrieben, da eine derartige Schaltung besonders auf die jeweiligen Anforderungen einer eng begrenzten Anwendung zugeschnitten ist. In Kenntnis dieser Anwendung bzw. der Baugruppe in der der ASIC 1 eingesetzt werden soll, kann somit in einfacher Weise auch ein Selbsttest für die externe Schaltung mit implementiert werden, wodurch bei jedem Neustart einer Baugruppe bzw. eines Hardware-Moduls ein Selbsttest durchgeführt wird und auf äußerst einfache und kostengünstige Weise ein vollständiges Board getestet wird.

Claims

Patentansprüche
1. Integrierte Schaltung mit einer Vielzahl von logischen Gattern (2) zur Realisierung einer logischen Funktion der integrierten Schaltung (1) und einer Selbsttestschaltung (3) zum Durchführen eines internen Selbsttests der Vielzahl von logischen Gattern (2), wobei die Selbsttestschaltung (3) einen Testmuster-Generator (4) zum Erzeugen eines Testmusters (16), einen Testantwort- Analysator (5) zum Auswerten einer Testantwort (17) sowie eine Ein-/Ausgangsschaltung (7) aufweist, mittels der die Selbsttestschaltung (3) einen logischen Test einer externen Schaltung (14, 15) durchführt dadurch gekennzeichnet, daß die Vielzahl von logischen Gattern (2) und die externe
Schaltung (14, 15; 23) gleichzeitig getestet werden, wobei ein erster Teil (TM1) des Testmusters (16) der Vielzahl von logischen Gattern (2) und ein zweiter Teil (TM2) über die Ein-/Ausgangsschaltung (7) der externen Schaltung (14, 15; 23) zugeführt wird, während sich die Testantwort (17) aus einem ersten Teil von Antwortsignalen (TA1) der Vielzahl von logischen Gattern (2) und aus einem zweiten Teil von Antwortsignalen (TA2) der externen logischen Schaltung (14, 15; 23) ergibt.
2. Integrierte Schaltung nach Patentanspruch 1, dadurch gekennzeichnet, daß der Testmuster-Generator (4) und der Testantwort-Analysator (5) aus linear rückgekoppelten Schieberegistern besteht.
3. Integrierte Schaltung nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, daß der Testmuster-Generator (4) Pseudo-Random-Vektoren als
Testmuster erzeugt.
4. Integrierte Schaltung nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, daß die Ein-/Ausgangsschaltung (7) Ein-/Ausgabetreiber (9, 9') zum Senden und Empfangen von unidirektionalen Signalen (10, 11) zwischen der Selbsttestschaltung (3) und der externen Schaltung (14) aufweist.
5. Integrierte Schaltung nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, daß die Ein-/Ausgangsschaltung (7) steuerbare Ein-/Ausgabetreiber (8) zum Senden und Empfangen von bidirektionalen Signalen (12) zwischen der Selbsttestschaltung (3) und der externen Schaltung (15) aufweist, wobei eine Steuervorrichtung (6) die Treiber der Ausgangsschaltung (7) sowie der externen Schaltung (15) steuert.
6. Integrierte Schaltung nach Patentanspruch 5, dadurch gekennzeichnet, daß die Steuervorrichtung (6) die Selbsttestschaltung (3) und die Ausgangsschaltung (7) derart steuert, daß in einem ersten Testzyklus eine Initialisierung der externen Schaltung (15; 23) und in einem zweiten Testzyklus der Selbsttest der Vielzahl von logischen Gattern (2) sowie der externen Schaltung (15) durchgeführt wird.
7 . Integrierte Schaltung nach Patentanspruch 5 oder 6, d a d u r c h g e k e n n z e i c h n e t , d a ß die Ein-/Ausgangsschaltung (7) einen Busanschluß zum Verbinden mit einer externen Busstruktur (12') und die Steuervorrichtung eine Bussteuerung (6') aufweist, wobei an der Busstruktur (12') angeschlossene externe Schaltungselemente (23) selektiv über jeweilige Freigabesignale (13') für einen Selbsttest ausgewählt werden.
8. Integrierte Schaltung nach Patentanspruch 7, dadurch gekennzeichnet, daß die Bussteuerung (6') einen Zähler zum Zählen eines Bustaktsignals aufweist, wobei die steuerbaren Ausgangstreiber (8) nur alle geraden Taktzyklen des Bustaktsignals angesteuert werden und die jeweiligen Freigabesignale (13') sequenziell alle ungeraden Taktzyklen des Bustaksignals zum Freigeben der jeweiligen externen Schaltungselemente (23) ausgegeben werden.
9. Integrierte Schaltung nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet daß die Ein-/Ausgangsschaltung (7) selektiv deaktivierbar ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7418642B2 (en) 2001-07-30 2008-08-26 Marvell International Technology Ltd. Built-in-self-test using embedded memory and processor in an application specific integrated circuit

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10041137A1 (de) * 2000-08-21 2002-03-21 Philips Corp Intellectual Pty Anordnung zum Testen von integrierten Schaltkreisen
DE10213269A1 (de) * 2002-03-25 2003-10-23 Infineon Technologies Ag Zufallszahlengenerator

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125024A (ja) * 1994-10-19 1996-05-17 Fujitsu Ltd オンチップｒａｍ試験システム
US5710934A (en) * 1992-05-27 1998-01-20 Sgs-Thomson Microelectronics, S.A. Methods and test platforms for developing an application-specific integrated circuit
US5781718A (en) * 1994-08-19 1998-07-14 Texas Instruments Incorporated Method for generating test pattern sets during a functional simulation and apparatus

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4519078A (en) * 1982-09-29 1985-05-21 Storage Technology Corporation LSI self-test method
JP3207727B2 (ja) * 1995-10-03 2001-09-10 株式会社東芝 半導体集積回路およびその応用装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5710934A (en) * 1992-05-27 1998-01-20 Sgs-Thomson Microelectronics, S.A. Methods and test platforms for developing an application-specific integrated circuit
US5781718A (en) * 1994-08-19 1998-07-14 Texas Instruments Incorporated Method for generating test pattern sets during a functional simulation and apparatus
JPH08125024A (ja) * 1994-10-19 1996-05-17 Fujitsu Ltd オンチップｒａｍ試験システム

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 1996, no. 09 30 September 1996 (1996-09-30) *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7418642B2 (en) 2001-07-30 2008-08-26 Marvell International Technology Ltd. Built-in-self-test using embedded memory and processor in an application specific integrated circuit
US7890828B2 (en) 2001-07-30 2011-02-15 Marvell International Technology Ltd. Built-in self-test using embedded memory and processor in an application specific integrated circuit
US8046652B2 (en) 2001-07-30 2011-10-25 Marvell International Tecnology Ltd. Built-in self-test using embedded memory and processor in an application specific integrated circuit
US8321731B2 (en) 2001-07-30 2012-11-27 Marvell International Technology Ltd. Built-in-self-test using embedded memory and processor in an application specific integrated circuit
US8566660B2 (en) 2001-07-30 2013-10-22 Marvell International Technology Ltd Built-in-self-test using embedded memory and processor in an application specific integrated circuit
US8874983B2 (en) 2001-07-30 2014-10-28 Marvell International Technology Ltd. Built-in-self-test using embedded memory and processor in an application specific intergrated circuit

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