KR20090098506A - 메모리 셀의 테스트를 위한 반도체 메모리 장치 - Google Patents

메모리 셀의 테스트를 위한 반도체 메모리 장치 Download PDF

Info

Publication number
KR20090098506A
KR20090098506A KR1020080023937A KR20080023937A KR20090098506A KR 20090098506 A KR20090098506 A KR 20090098506A KR 1020080023937 A KR1020080023937 A KR 1020080023937A KR 20080023937 A KR20080023937 A KR 20080023937A KR 20090098506 A KR20090098506 A KR 20090098506A
Authority
KR
South Korea
Prior art keywords
data
input
output pins
data input
output
Prior art date
Application number
KR1020080023937A
Other languages
English (en)
Inventor
천권수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080023937A priority Critical patent/KR20090098506A/ko
Publication of KR20090098506A publication Critical patent/KR20090098506A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

메모리 셀의 테스트를 위한 반도체 메모리 장치가 개시된다. 상기 반도체 메모리 장치는 복수의 메모리 셀들을 테스트하는 반도체 메모리 장치에 있어서, 상기 메모리 셀들과 연결되어 데이터를 전송하는 복수의 데이터 입출력 핀들, 상기 데이터 입출력 핀들과 테스터 사이에 연결되는 복수의 채널들 및 상기 데이터의 전송 여부를 결정하는 마스킹 신호에 응답하여 상기 메모리 셀과 상기 데이터 입출력 핀 사이에 데이터 전송 여부를 제어하는 제어부를 구비하고, 상기 각각의 채널은 상기 데이터 입출력 핀들 중 복수의 데이터 입출력 핀들과 연결될 수 있다. 상기 반도체 메모리 장치는 마스킹(masking)을 이용하여 병합된 데이터 입출력 핀들 중 인접한 데이터 입출력 핀을 통하여 상이한 데이터를 전송함으로서 정확한 테스트를 빠르게 수행할 수 있으며 테스트 비용을 감소시킬 수 있는 장점이 있다.

Description

메모리 셀의 테스트를 위한 반도체 메모리 장치{Semiconductor memory device for testing memory cells}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀의 테스트를 위한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 메모리 셀을 테스트하는 방법 중 하나로서 상기 메모리 셀에 데이터를 라이트하고 상기 라이트한 데이터를 리드하여, 상기 라이트한 데이터와 상기 리드한 데이터가 동일한 것이지 판단함으로서 상기 메모리 셀의 정상 동작 여부를 판단하는 방법이 있다. 즉, 테스터(tester)는 상기 반도체 메모리 장치의 데이터 입출력 핀을 통하여 소정의 데이터를 전송하고, 상기 데이터는 상기 데이터 입출력 핀에 대응되는 메모리 셀에 저장된다. 이후에, 상기 테스터는 상기 메모리 셀에서 리드된 데이터를 전송받아 상기 전송한 데이터와 비교한다.
이 경우, 테스터(tester)는 일정 개수의 제한된 채널을 보유하고 있기 때문에 한번에 동시에 테스트할 수 있는 메모리 셀의 개수에는 한계가 있다. 상기 문제를 해결하기 위한 방법으로 복수의 데이터 입출력 핀을 병합하여 데이터를 전송하는 방법이 있다. 그러나, 이 경우 상기 병합된 복수의 데이터 입출력 핀을 통하여 는 동일한 데이터를 라이트 할 수 밖에 없으므로 문제가 있다. 예를 들어, 제 1 내지 제 4 데이터 입출력 핀을 하나의 채널에 연결하는 경우, 상기 제 1 내지 제 4 데이터 입출력 핀을 통하여 논리 하이 상태의 데이터만이 전송되거나 논리 로우 상태의 데이터만이 전송된다. 예를 들어, 상기 제 2 데이터 입출력 핀과 연결되는 메모리 셀에 결함이 있다고 가정하자. 상기 제 1 내지 제 4 데이터 입출력 핀을 통하여 논리 하이 상태의 데이터, 즉 1, 1, 1, 1을 전송하는 경우, 정상적으로 테스트가 된다면 상기 제 1 내지 제 4 데이터 입출력 핀을 통하여 전송되는 데이터는 1, 0, 1, 1이 되어야 한다. 그러나, 만약 상기 제 2 데이터 입출력 핀과 연결되는 데이터 전송 라인과 상기 제 1 데이터 입출력 핀과 연결되는 데이터 전송 라인이 접촉되어 불량이 발생하였다면, 상기 제 1 내지 제 4 데이터 입출력 핀을 통하여 전송되는 데이터는 1, 1, 1, 1이 되어 상기 메모리 셀에 결함이 있음에도 결함이 없다고 판단하게 된다. 이 경우 인접하는 데이터 입출력 핀을 통하여 다른 논리 상태의 데이터를 전송한다면(예를 들어, 1, 0, 1, 0) 상기와 같은 결함을 발견할 수 있으나, 종래의 경우에는 상기 병합된 데이터 입출력 핀을 통하여 동일한 논리 상태의 데이터만을 전송할 수 있으므로 정확한 테스트를 수행하지 못하는 문제가 있었다.
본 발명이 해결하고자 하는 과제는 마스킹(masking)을 이용하여 병합된 데이터 입출력 핀들 중 인접한 데이터 입출력 핀을 통하여 상이한 데이터를 전송함으로서 정확한 테스트를 수행할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 테스트하는 반도체 메모리 장치에 있어서, 상기 메모리 셀들과 연결되어 데이터를 전송하는 복수의 데이터 입출력 핀들, 상기 데이터 입출력 핀들과 테스터 사이에 연결되는 복수의 채널들 및 상기 데이터의 전송 여부를 결정하는 마스킹 신호에 응답하여 상기 메모리 셀과 상기 데이터 입출력 핀 사이에 데이터 전송 여부를 제어하는 제어부를 구비하고, 상기 각각의 채널은 상기 데이터 입출력 핀들 중 복수의 데이터 입출력 핀들과 연결될 수 있다.
상기 제어부는 상기 마스킹 신호에 응답하여, 상기 각각의 채널에 연결된 입출력 핀들 중 적어도 하나의 입출력 핀을 통하여 데이터가 전송되고 나머지 입출력 핀들을 통하여는 데이터가 전송되지 않도록 제어하는 것이 바람직하다.
상기 각각의 채널에 연결된 모든 입출력 핀들에 한번씩 데이터가 전송될 때까지 클럭 신호에 동기됨이 없이 상기 전송되는 데이터가 대응하는 메모리 셀에 라이트되는 것이 바람직하다.
상기 각각의 채널에 연결된 모든 입출력 핀들에 한번씩 데이터가 전송될 때 까지 클럭 신호에 동기되어 상기 전송되는 데이터가 대응하는 메모리 셀에 라이트되는 것이 바람직하다.
상기 테스터는 상기 채널에 연결된 입출력 핀들 중 적어도 하나의 입출력 핀을 통하여 제 1 논리 상태의 데이터를 전송하고, 상기 적어도 하나의 입출력 핀과 인접한 적어도 하나의 입출력 핀을 통하여 제 2 논리 상태의 데이터를 전송하는 것이 바람직하다.
상기 반도체 메모리 장치는 상기 각각의 입출력 핀과 상기 각각의 메모리 셀 사이에 연결되어 상기 데이터를 래치하는 복수의 래치회로를 더 구비하는 것이 바람직하다.
상기 각각의 래치회로는 상기 제어부의 출력 신호에 응답하여 인에이블 또는 디스에이블되는 것이 바람직하다.
본 발명에 따른 메모리 셀의 테스트를 위한 반도체 메모리 장치는 마스킹(masking)을 이용하여 병합된 데이터 입출력 핀들 중 인접한 데이터 입출력 핀을 통하여 상이한 데이터를 전송함으로서 정확한 테스트를 빠르게 수행할 수 있으며 테스트 비용을 감소시킬 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 복수의 데이터 입출력 핀들, 복수의 채널들 및 제어부(130)를 구비할 수 있다. 도 1에서는 편의상 4개의 데이터 입출력 핀(DQ0, DQ4, DQ8, DQ12) 및 상기 4개의 데이터 입출력 핀(DQ0, DQ4, DQ8, DQ12)과 연결되는 채널(CH_0)을 구비하는 경우에 대하여 도시하였다. 다만, 다른 개수의 데이터 입출력 핀들과 다른 개수의 채널들을 구비하는 경우에도 상기 하나의 채널에 복수의 데이터 입출력 핀이 연결된다면 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다. 또한, 도 1에서는 하나의 채널(CH_0)에 4개의 데이터 입출력 핀들(DQ0, DQ4, DQ8, DQ12)이 연결되는 경우에 대하여 도시하였으나, 하나의 채널의 다른 개수의 데이터 입출력 핀들이 연결되는 경우에도 동일한 효과를 얻을 수 있음도 자명한 사항이다.
테스터(110)는 테스트를 위하여 데이터를 채널(CH_0)을 통하여 데이터 입출력 핀들(DQ0, DQ4, DQ8, DQ12)로 전송한다. 각각의 데이터 입출력 핀(DQ0, DQ4, DQ8, DQ12)을 통하여 전송된 데이터는 대응하는 메모리 셀(C0, C4, C8, C12)로 전송된다. 즉, 데이터 입출력 핀(DQ0)을 통하여 전송된 데이터는 대응하는 메모리 셀(C0)로 전송되고, 데이터 입출력 핀(DQ4)을 통하여 전송된 데이터는 대응하는 메모리 셀(C4)로 전송된다. 또한, 데이터 입출력 핀(DQ8)을 통하여 전송된 데이터는 대응하는 메모리 셀(C8)로 전송되고, 데이터 입출력 핀(DQ12)을 통하여 전송된 데이터는 대응하는 메모리 셀(C12)로 전송된다.
보다 상세하게, 상기 각각의 데이터 입출력 핀(DQ0, DQ4, DQ8, DQ12)을 통하여 전송된 데이터는 입력 버퍼(BUF_0, BUF_4, BUF_8, BUF12) 및 래치 회로(LATCH_0, LATCH_4, LATCH_8, LATCH_12)를 통하여 대응하는 메모리 셀(C0, C4, C8, C12)로 전송된다. 다만, 이는 일 예를 도시한 것일 뿐, 상기 각각의 데이터 입출력 핀(DQ0, DQ4, DQ8, DQ12)을 통하여 전송된 데이터는 다른 경로를 통하여서라도 대응하는 메모리 셀(C0, C4, C8, C12)로 전송되는 경우에도 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
제어부(130)는 마스킹 신호(MK_0, MK_1)에 응답하여 각각의 데이터 입출력 핀(DQ0, DQ4, DQ8, DQ12)과 대응하는 메모리 셀(C0, C4, C8, C12) 사이의 데이터 전송 여부를 제어한다. 즉, 제어부(130)는 마스킹 신호(MK_0, MK_1)에 응답하여 각각의 데이터 입출력 핀(DQ0, DQ4, DQ8, DQ12)과 대응하는 메모리 셀(C0, C4, C8, C12) 사이에 연결되어 있는 래치 회로(LATCH_0, LATCH_4, LATCH_8, LATCH_12)의 인에이블 또는 디스에이블 여부를 제어함으로서 데이터 전송 여부를 제어한다. 다만, 제어부(130)가 각각의 데이터 입출력 핀(DQ0, DQ4, DQ8, DQ12)과 대응하는 메모리 셀(C0, C4, C8, C12) 사이의 데이터 전송 여부를 제어할 수 있다면 상기 래치회로가 아닌 다른 구성요소를 제어하여도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
마스킹 신호(MK_0, MK_1)는 상기 각각의 데이터의 전송 여부를 결정하는 신 호로서, DQM 핀(DQM0, DQM1)을 통하여 인가될 수 있다. 다만, 마스킹 신호(MK_0, MK_1)가 다른 핀을 통하여 인가되는 경우에도 상기와 같이 데이터의 전송 여부를 결정할 수 있다면 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 자명한 사항이다.
예를 들어, 마스킹 신호(MK_0, MK_1)가 0, 0인 경우, 제어부(130)는 데이터 입출력 핀(DQ0)과 메모리 셀(C0) 사이에서만 데이터를 전송하고, 나머지 입출력 핀들(DQ4, DQ8, DQ12)과 대응하는 메모리 셀(C4, C8, C12) 사이에서는 데이터를 전송하지 않도록 제어한다. 제어부(130)에서 데이터의 전송 여부를 제어하는 경우에 대하여는 도 2 내지 도 4에서 보다 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 테스터(110)와 데이터 입출력 핀들(DQ0, DQ1, ... , DQ15)의 연결 관계를 도시한 도면이다.
도 2를 참조하여 4개의 채널(CH_0, CH_1, CH_2, CH_3)에 16개의 데이터 입출력 핀(DQ0, DQ1, ... , DQ15)이 연결되는 경우를 설명한다. 도 2에서는 각각의 채널에 4개의 데이터 입출력 핀이 연결되는 경우에 대하여 도시하고 있다. 즉, 채널(CH_0)에는 데이터 입출력 핀들(DQ0, DQ4, DQ8, DQ12)이 병합되어 연결되고, 채널(CH_1)에는 데이터 입출력 핀들(DQ1, DQ5, DQ9, DQ13)이 병합되어 연결된다. 또한, 채널(CH_2)에는 데이터 입출력 핀들(DQ2, DQ6, DQ10, DQ14)이 병합되어 연결되고, 채널(CH_1)에는 데이터 입출력 핀들(DQ3, DQ7, DQ11, DQ15)이 병합되어 연결된다. 다만, 앞서 언급한 바와 같이 다른 개수의 데이터 입출력 핀이 병합되어 하나의 채널에 연결되는 경우에도 본 발명과 동일한 효과를 얻을 수 있음은 자명한 사 항이다.
도 3은 도 2와 같이 테스터(110)와 데이터 입출력 핀들(DQ0, DQ1, ... , DQ15)이 연결된 경우 본 발명의 일 실시예에 따른 파형도이다.
도 1 내지 도 3을 참조하면, 액티브 명령(ACT)이 인가된 후 제 1 라이트 명령(WR1)이 인가된 경우, 마스킹 신호(MK_0, MK_1)는 0, 0이다. 채널(CH_0)과 관련하여, 제어부(130)는 마스킹 신호(0, 0)에 응답하여 채널(CH_0)과 연결된 데이터 입출력 패드들(DQ0, DQ4, DQ8, DQ12) 중 데이터 입출력 패드(DQ0)를 통하여만 데이터를 전송하고 나머지 데이터 입출력 패드들(DQ4, DQ8, DQ12)을 통하여는 데이터를 전송하지 않도록 제어한다. 채널(CH_1)과 관련하여, 제어부(130)는 마스킹 신호(0, 0)에 응답하여 채널(CH_1)과 연결된 데이터 입출력 패드들(DQ1, DQ5, DQ9, DQ13) 중 데이터 입출력 패드(DQ1)를 통하여만 데이터를 전송하고 나머지 데이터 입출력 패드들(DQ5, DQ9, DQ13)을 통하여는 데이터를 전송하지 않도록 제어한다. 채널(CH_2)과 관련하여, 제어부(130)는 마스킹 신호(0, 0)에 응답하여 채널(CH_2)과 연결된 데이터 입출력 패드들(DQ2, DQ6, DQ10, DQ14) 중 데이터 입출력 패드(DQ2)를 통하여만 데이터를 전송하고 나머지 데이터 입출력 패드들(DQ6, DQ10, DQ14)을 통하여는 데이터를 전송하지 않도록 제어한다. 마지막으로 채널(CH_3)과 관련하여, 제어부(130)는 마스킹 신호(0, 0)에 응답하여 채널(CH_3)과 연결된 데이터 입출력 패드들(DQ3, DQ7, DQ11, DQ15) 중 데이터 입출력 패드(DQ3)를 통하여만 데이터를 전송하고 나머지 데이터 입출력 패드들(DQ7, DQ11, DQ15)을 통하여는 데이터를 전송하지 않도록 제어한다.
즉, 제어부(130)는 마스킹 신호(0, 0)에 응답하여 데이터 입출력 패드들(DQ0, DQ1, DQ2, DQ3)을 통하여 전송되는 데이터만 대응하는 메모리 셀들에 라이트되도록 제어하고, 나머지 데이터 입출력 패드들(DQ4, DQ5, ... , DQ15)을 통하여 전송된 데이터는 대응하는 메모리 셀에 라이트 되지 않도록 제어한다.
제 2 라이트 명령(WR2)이 인가된 경우, 마스킹 신호(MK_0, MK_1)는 1, 0이다. 채널(CH_0)과 관련하여, 제어부(130)는 마스킹 신호(1, 0)에 응답하여 채널(CH_0)과 연결된 데이터 입출력 패드들(DQ0, DQ4, DQ8, DQ12) 중 데이터 입출력 패드(DQ4)를 통하여만 데이터를 전송하고 나머지 데이터 입출력 패드들(DQ0, DQ8, DQ12)을 통하여는 데이터를 전송하지 않도록 제어한다. 채널(CH_1)과 관련하여, 제어부(130)는 마스킹 신호(1, 0)에 응답하여 채널(CH_1)과 연결된 데이터 입출력 패드들(DQ1, DQ5, DQ9, DQ13) 중 데이터 입출력 패드(DQ5)를 통하여만 데이터를 전송하고 나머지 데이터 입출력 패드들(DQ1, DQ9, DQ13)을 통하여는 데이터를 전송하지 않도록 제어한다. 채널(CH_2)과 관련하여, 제어부(130)는 마스킹 신호(1, 0)에 응답하여 채널(CH_2)과 연결된 데이터 입출력 패드들(DQ2, DQ6, DQ10, DQ14) 중 데이터 입출력 패드(DQ6)를 통하여만 데이터를 전송하고 나머지 데이터 입출력 패드들(DQ2, DQ10, DQ14)을 통하여는 데이터를 전송하지 않도록 제어한다. 마지막으로 채널(CH_3)과 관련하여, 제어부(130)는 마스킹 신호(1, 0)에 응답하여 채널(CH_3)과 연결된 데이터 입출력 패드들(DQ3, DQ7, DQ11, DQ15) 중 데이터 입출력 패드(DQ7)를 통하여만 데이터를 전송하고 나머지 데이터 입출력 패드들(DQ3, DQ11, DQ15)을 통하여는 데이터를 전송하지 않도록 제어한다.
즉, 제어부(130)는 마스킹 신호(1, 0)에 응답하여 데이터 입출력 패드들(DQ4, DQ5, DQ6, DQ7)을 통하여 전송되는 데이터만 대응하는 메모리 셀들에 라이트되도록 제어하고, 나머지 데이터 입출력 패드들(DQ1, ... , DQ3, DQ8, ... , DQ15)을 통하여 전송된 데이터는 대응하는 메모리 셀에 라이트 되지 않도록 제어한다.
동일하게 제 3 라이트 명령(WR3)이 인가된 경우 마스킹 신호(MK_0, MK_1)는 0, 1이고, 제어부(130)는 마스킹 신호(0, 1)에 응답하여 데이터 입출력 패드들(DQ8, DQ9, DQ10, DQ11)을 통하여 전송되는 데이터만 대응하는 메모리 셀들에 라이트되도록 제어하고, 나머지 데이터 입출력 패드들(DQ1, ... , DQ7, DQ12, ... , DQ15)을 통하여 전송된 데이터는 대응하는 메모리 셀에 라이트 되지 않도록 제어한다. 또한, 제 4 라이트 명령(WR4)이 인가된 경우 마스킹 신호(MK_0, MK_1)는 1, 1이고, 제어부(130)는 마스킹 신호(1, 1)에 응답하여 데이터 입출력 패드들(DQ12, DQ13, DQ14, DQ15)을 통하여 전송되는 데이터만 대응하는 메모리 셀들에 라이트되도록 제어하고, 나머지 데이터 입출력 패드들(DQ1, DQ2, ... , DQ11)을 통하여 전송된 데이터는 대응하는 메모리 셀에 라이트 되지 않도록 제어한다.
따라서, 테스터(110)는 각각의 채널에 연결된 인접한 핀들을 통하여 서로 다른 논리 상태의 데이터를 전송하여 대응하는 메모리 셀에 상기 데이터를 라이트할 수 있다. 예를 들어, 제 1 라이트 명령(WR1)이 인가되는 경우 테스터(110)가 제 1 논리 상태의 데이터를 전송하고, 제 2 라이트 명령(WR2)이 인가되는 경우 테스터(110)가 제 2 논리 상태의 데이터를 전송하였다고 가정하자. 이하에서, 상기 제 1 논리 상태는 논리 하이 상태이고 상기 제 2 논리 상태는 논리 로우 상태를 의미한다. 다만, 반대로 상기 제 1 논리 상태가 논리 로우 상태이고 상기 제 2 논리 상태가 논리 하이 상태를 의미하여도 본 발명과 동일한 효과를 얻을 수 있음은 자명한 사항이다. 상기의 경우에, 제 1 라이트 명령(WR1)이 인가되는 경우, 제어부(130)는 마스킹 신호(0, 0)에 응답하여 데이터 입출력 핀들(DQ0, DQ1, DQ2, DQ3)을 통하여만 데이터를 전송하도록 제어한다. 또한, 제 2 라이트 명령(WR2)이 인가되는 경우, 제어부(130)는 마스킹 신호(1, 0)에 응답하여 데이터 입출력 핀들(DQ4, DQ5, DQ6, DQ7)을 통하여만 데이터를 전송하도록 제어한다. 따라서, 채널(CH_0)에 연결되는 데이터 입출력 패드들(DQ0, DQ4, DQ8, DQ12) 중 인접한 데이터 입출력 핀들(DQ0, DQ4)을 통하여 서로 다른 논리 상태의 데이터를 전송할 수 있다. 다른 채널들(CH_1, CH_2, CH_3)에 대하여도 동일하게 인접한 데이터 입출력 핀들(DQ1과 DQ5, DQ2와 DQ6, DQ3과 DQ7)을 통하여 서로 다른 논리 상태의 데이터를 전송할 수 있다.
도 3에서는 클럭 신호(CLK)에 동기되어 상기 메모리 셀에 데이터가 라이트되는 경우에 대하여 설명하였다. 이하 도 4에서는 라이트 시간을 감소하기 위하여 클럭 신호(CLK)에 동기되지 않고 상기 메모리 셀에 데이터를 라이트하는 경우에 대하여 설명한다.
도 4는 도 2와 같이 테스터(110)와 데이터 입출력 핀들(DQ0, DQ1, ... , DQ15)이 연결된 경우 본 발명의 다른 일 실시예에 따른 파형도이다.
도 1 내지 도 4를 참조하면, 도 3과 달리 도 4는 클럭 신호(CLK)에 동기되지 않고 상기 메모리 셀에 데이터를 라이트한다. 즉, 라이트 신호(WR)가 인가된 후 순차적으로 데이터를 전송함으로서 도 3의 경우에 비하여 상기 대응하는 메모리 셀에 데이터가 라이트되는 시간을 감소할 수 있다. 제어부(130) 및 마스킹 신호(MK_0, MK_1)를 이용하여 인접한 데이터 입출력 핀들을 통하여 서로 다른 논리 상태의 데이터를 전송할 수 있음은 도 3에서 상세하게 설명하였으므로 이하에서 상세한 설명은 생략한다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따를 경우 데이터의 라이트 시 마스킹 신호(MK_0, MK1)를 이용하여 소정의 데이터 입출력 핀을 통하여만 데이터를 전송함으로서 인접한 데이터 입출력 핀들을 통하여 서로 다른 논리 상태의 데이터를 전송할 수 있다. 즉, 본 발명의 실시예에 따를 경우 다양한 패턴의 데이터를 이용하여 테스트를 수행할 수 있다. 예를 들어, 도 2 내지 도 4의 실시예의 경우 한번에 4개의 채널을 이용하여 16개의 메모리 셀에 대한 테스트가 가능하다.
또한, 리드 동작을 수행하는 경우에도 동일하게 마스킹 신호(MK_0, MK1)를 이용할 수 있다. 예를 들어, 도 4의 경우, 라이트 명령(WR) 대신 리드 명령이 인가되었다고 가정하자. 이 경우, 마스킹 신호(MK_0, MK_1)가 0, 0인 경우 데이터 입출력 핀들(DQ0, DQ1, DQ2, DQ3)을 통하여만 리드된 데이터가 전송되고, 마스킹 신호(MK_0, MK_1)가 1, 0인 경우 데이터 입출력 핀들(DQ4, DQ5, DQ6, DQ7)을 통하여만 리드된 데이터가 전송된다. 또한, 마스킹 신호(MK_0, MK_1)가 0, 1인 경우 데이터 입출력 핀들(DQ8, DQ9, DQ10, DQ11)을 통하여만 리드된 데이터가 전송되고, 마스킹 신호(MK_0, MK_1)가 1, 1인 경우 데이터 입출력 핀들(DQ12, DQ13, DQ14, DQ15)을 통하여만 리드된 데이터가 전송된다. 따라서, 리드 동작을 수행하는 경우에도, 도 2 내지 도 4의 실시예의 경우 한번에 4개의 채널을 이용하여 16개의 메모리 셀에 대하여 테스트가 가능하다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예에 따른 테스터와 데이터 입출력 핀들의 연결 관계를 도시한 도면이다.
도 3은 도 2와 같이 테스터와 데이터 입출력 핀들이 연결된 경우 본 발명의 일 실시예에 따른 파형도이다.
도 4는 도 2와 같이 테스터와 데이터 입출력 핀들이 연결된 경우 본 발명의 다른 일 실시예에 따른 파형도이다.

Claims (8)

  1. 복수의 메모리 셀들을 테스트하는 반도체 메모리 장치에 있어서,
    상기 메모리 셀들과 연결되어 데이터를 전송하는 복수의 데이터 입출력 핀들;
    상기 데이터 입출력 핀들과 테스터 사이에 연결되는 복수의 채널들; 및
    상기 데이터의 전송 여부를 결정하는 마스킹 신호에 응답하여 상기 메모리 셀과 상기 데이터 입출력 핀 사이에 데이터 전송 여부를 제어하는 제어부를 구비하고,
    상기 각각의 채널은,
    상기 데이터 입출력 핀들 중 복수의 데이터 입출력 핀들과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어부는,
    상기 마스킹 신호에 응답하여, 상기 각각의 채널에 연결된 입출력 핀들 중 적어도 하나의 입출력 핀을 통하여 데이터가 전송되고 나머지 입출력 핀들을 통하여는 데이터가 전송되지 않도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 각각의 채널에 연결된 모든 입출력 핀들에 한번씩 데이터가 전송될 때 까지 클럭 신호에 동기됨이 없이 상기 전송되는 데이터가 대응하는 메모리 셀에 라이트되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 각각의 채널에 연결된 모든 입출력 핀들에 한번씩 데이터가 전송될 때까지 클럭 신호에 동기되어 상기 전송되는 데이터가 대응하는 메모리 셀에 라이트되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 테스터는,
    상기 채널에 연결된 입출력 핀들 중 적어도 하나의 입출력 핀을 통하여 제 1 논리 상태의 데이터를 전송하고, 상기 적어도 하나의 입출력 핀과 인접한 적어도 하나의 입출력 핀을 통하여 제 2 논리 상태의 데이터를 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 반도체 메모리 장치는,
    상기 각각의 입출력 핀과 상기 각각의 메모리 셀 사이에 연결되어 상기 데이터를 래치하는 복수의 래치회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 각각의 래치회로는,
    상기 제어부의 출력 신호에 응답하여 인에이블 또는 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 마스킹 신호는,
    적어도 하나의 DQM 핀을 통하여 인가되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
KR1020080023937A 2008-03-14 2008-03-14 메모리 셀의 테스트를 위한 반도체 메모리 장치 KR20090098506A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080023937A KR20090098506A (ko) 2008-03-14 2008-03-14 메모리 셀의 테스트를 위한 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080023937A KR20090098506A (ko) 2008-03-14 2008-03-14 메모리 셀의 테스트를 위한 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20090098506A true KR20090098506A (ko) 2009-09-17

Family

ID=41357572

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080023937A KR20090098506A (ko) 2008-03-14 2008-03-14 메모리 셀의 테스트를 위한 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20090098506A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9035670B2 (en) 2011-06-29 2015-05-19 Samsung Electronics Co., Ltd. Semiconductor module, test system and method employing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9035670B2 (en) 2011-06-29 2015-05-19 Samsung Electronics Co., Ltd. Semiconductor module, test system and method employing the same

Similar Documents

Publication Publication Date Title
US6457141B1 (en) Semiconductor device with embedded memory cells
US9638751B2 (en) Parallel test device and method
KR100745374B1 (ko) 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력방법
US8612812B2 (en) Semiconductor memory device, test circuit, and test operation method thereof
KR100929830B1 (ko) 반도체 메모리장치 및 이의 병렬 테스트방법
JP3657498B2 (ja) 半導体メモリ装置及びそのテストモード時の読出方法
KR20080069778A (ko) 멀티칩 테스트를 위한 반도체 메모리 장치의 테스트 회로및 그의 테스트 방법
JP2001210095A (ja) メモリモジュール
KR20090005918A (ko) Ｂｉｓｔ 회로를 구비하는 멀티채널 반도체 메모리 장치
KR100761394B1 (ko) 반도체 메모리 장치
US7783944B2 (en) Semiconductor memory device and method thereof
JP2008299925A (ja) 半導体メモリ
KR20130131992A (ko) 반도체 메모리 장치의 테스트 회로 및 테스트 방법
KR20090098506A (ko) 메모리 셀의 테스트를 위한 반도체 메모리 장치
US20150235714A1 (en) Semiconductor device for parallel bit test and test method thereof
US7948807B2 (en) Semiconductor memory device having a current consumption reduction in a data write path
JP2010003388A (ja) 半導体記憶装置およびそのテスト方法
JP5612249B2 (ja) 半導体記憶装置
KR20120080352A (ko) 반도체 메모리 장치 및 이를 위한 병렬 테스트 검증 회로
US20070088993A1 (en) Memory tester having master/slave configuration
KR101552939B1 (ko) 메모리 셀의 테스트를 위한 반도체 장치 및 테스트 방법
KR101522292B1 (ko) 메모리 테스트 동시 판정 시스템
KR20000000990A (ko) 에러 검출장치
US20160300626A1 (en) Semiconductor system and method for testing semiconductor device
KR20130072856A (ko) 반도체 집적회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination