TWI655538B - Semiconductor memory device and memory system - Google Patents

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TWI655538B TW105107384A TW105107384A TWI655538B TW I655538 B TWI655538 B TW I655538B TW 105107384 A TW105107384 A TW 105107384A TW 105107384 A TW105107384 A TW 105107384A TW I655538 B TWI655538 B TW I655538B
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Abstract

本發明之實施形態提供一種能夠提高處理能力之半導體記憶裝置及記憶體系統。
實施形態之記憶體系統具備半導體記憶裝置與控制器。半導體記憶裝置具備：第1記憶胞陣列，其能夠儲存與第1及第2位元對應之第1及第2頁；以及第1至第3快取。控制器能夠於發送與第1頁對應之第1位址信號前，發送與第2頁對應之第2位址信號，亦能於發送與第2頁對應之第2位址信號前，發送與第1頁對應之第1位址信號。

Description

半導體記憶裝置及記憶體系統 [相關申請]
本案享有以日本專利申請2015-160623號(申請日：2015年8月17日)為基礎申請之優先權。本案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體記憶裝置及記憶體系統。
半導體記憶裝置已知有NAND型快閃記憶體。
本發明之實施形態提供一種能提高處理能力之半導體記憶裝置及記憶體系統。
實施形態之記憶體系統包含半導體記憶裝置與控制器。半導體記憶裝置包含：第1記憶胞陣列，其具備第1記憶胞單元，上述第1記憶胞單元包含複數個可記憶第1及第2位元之第1記憶胞，可記憶與第1位元對應之第1頁及與第2位元對應之第2頁；第1感測放大器，其連接於第1記憶胞陣列；第1快取，其保持自控制器發送之第1及第2頁中之一者；第2快取，其連接於第1感測放大器，保持自第1快取傳送之第1頁；以及第3快取，其連接於第1感測放大器，保持自第1快取傳送之第2頁。控制器能夠於發送與第1頁對應之第1位址信號前，將與第2頁對應之第2位址信號發送至半導體記憶裝置，亦能於發送與第2頁對應之第2位址信號前，將與第1頁對應之第1位址信號發送至半導體記憶裝置。
1‧‧‧記憶體系統
100‧‧‧NAND型快閃記憶體
110‧‧‧核心部
111‧‧‧記憶胞陣列
112‧‧‧列解碼器
113‧‧‧感測單元
114‧‧‧NAND串
115‧‧‧感測放大器
116‧‧‧第1快取
117‧‧‧第2快取
118‧‧‧第3快取
119‧‧‧內部匯流排
120‧‧‧周邊電路部
121、122‧‧‧輸入緩衝器
123、124‧‧‧輸出緩衝器
125‧‧‧位址緩衝器
126‧‧‧指令解碼器
127‧‧‧資料緩衝器
128‧‧‧選擇器
129‧‧‧狀態機
130‧‧‧記憶胞控制暫存器
200‧‧‧控制器
201‧‧‧主機介面電路
202‧‧‧記憶體
203‧‧‧處理器
204‧‧‧緩衝記憶體
205‧‧‧NAND介面電路
206‧‧‧ECC電路
300‧‧‧主機設備
1100‧‧‧記憶體系統
1110‧‧‧記憶體控制器
1111‧‧‧主機介面
1112‧‧‧RAM
1113‧‧‧ECC電路
1114‧‧‧CPU
1115‧‧‧ROM
1116‧‧‧快閃記憶體介面
1120‧‧‧NAND型快閃記憶體
1121‧‧‧輸入輸出緩衝器
1122‧‧‧控制電路
1123‧‧‧行解碼器
1124‧‧‧失效位元計數器電路
1125‧‧‧資料鎖存電路
1125a‧‧‧第1快取
1125b‧‧‧第2快取
1125c‧‧‧第3快取
1126‧‧‧感測放大器
1127‧‧‧列位址緩衝器
1128‧‧‧列解碼器
1130‧‧‧記憶胞陣列
1131‧‧‧NAND串
1200‧‧‧主機裝置
圖1係第1實施形態之記憶體系統之方塊圖。
圖2係第1實施形態之半導體記憶裝置之方塊圖。
圖3係第1實施形態之半導體記憶裝置之核心部之方塊圖。
圖4係第1實施形態之半導體記憶裝置之記憶胞電晶體能夠保持2位元之資料之情形時之閾值分佈圖。
圖5係自第1實施形態之記憶體系統之控制器向半導體記憶裝置發送資料時之各種信號之時序圖。
圖6(a)~(d)係第1實施形態之記憶體系統中進行資料寫入時之各種信號之時序圖，且為表示感測單元之資料保持狀態之圖。
圖7係表示第1實施形態之半導體記憶裝置中之各種控制信號之邏輯狀態之圖。
圖8(a)~(f)係第2實施形態之記憶體系統中進行資料寫入時之各種信號之時序圖，且為表示感測單元之資料保持狀態之圖。
圖9係表示第2實施形態之半導體記憶裝置中之各種控制信號之邏輯狀態之圖。
圖10(a)~(c)係第3實施形態之記憶體系統中進行資料寫入時之各種信號之時序圖，且為表示感測單元之資料保持狀態之圖。
圖11係表示第3實施形態之半導體記憶裝置中之各種控制信號之邏輯狀態之圖。
圖12(a)~(d)係第4實施形態之記憶體系統中進行資料寫入時之各種信號之時序圖，且為表示感測單元之資料保持狀態之圖。
圖13係表示第4實施形態之半導體記憶裝置中之各種控制信號之邏輯狀態之圖。
圖14(a)、(b)係第5實施形態之記憶體系統中進行資料寫入時之各種信號之時序圖，且為表示感測單元之資料保持狀態之圖。
圖15係表示第5實施形態之半導體記憶裝置中之各種控制信號之邏輯狀態之圖。
圖16(a)~(d)係第6實施形態之記憶體系統中進行資料寫入時之各種信號之時序圖，且為表示感測單元之資料保持狀態之圖。
圖17係表示第6實施形態之半導體記憶裝置中之各種控制信號之邏輯狀態之圖。
圖18係第1變化例之記憶體系統之方塊圖。
圖19(a)~(d)係第1變化例之記憶體系統中進行資料寫入時之各種信號之時序圖，且為表示感測單元之資料保持狀態之圖。
圖20(a)~(d)係第2變化例之記憶體系統中進行資料寫入時之各種信號之時序圖，且為表示感測單元之資料保持狀態之圖。
圖21係表示第2變化例之半導體記憶裝置中之各種控制信號之邏輯狀態之圖。
圖22係表示第7實施形態之三維積層型非揮發性半導體記憶裝置之電路構成之方塊圖。
圖23係第7實施形態之記憶胞陣列之方塊圖。
圖24係區塊BLK0之電路圖。其他區塊BLK亦具有相同之構成。
圖25係NAND串之剖視圖。
圖26(a)表示第7實施形態之記憶胞電晶體MT之閾值分佈之初期狀態。圖26(b)表示下位位元寫入結束後之第7實施形態之記憶胞電晶體MT之閾值分佈。圖26(c)表示上位位元寫入、或2位元編程結束後之第7實施形態之記憶胞電晶體MT之閾值分佈。
圖27係第7實施形態之寫入動作之流程圖。
圖28係第7實施形態之寫入動作之具體例1。
圖29係第7實施形態之寫入動作之具體例2。
圖30係第8實施形態之寫入動作之流程圖。
圖31係第8實施形態之寫入動作之具體例。
圖32係第9實施形態之寫入動作之流程圖。
圖33係第10實施形態之寫入動作之流程圖。
圖34係表示第10實施形態之下位頁資料之變化方法之圖。
圖35係表示第10實施形態之下位頁資料之變化方法之圖。
圖36係表示第10實施形態之寫入資料之處理方法之圖。
以下，參照圖式來說明實施形態。進行該說明時，所有圖式中對共通部分附加共通之參照符號。
1.第1實施形態
對第1實施形態之半導體記憶裝置及記憶體系統進行說明。以下，作為半導體記憶裝置列舉於半導體基板上二維配置記憶胞電晶體之平面型NAND型快閃記憶體為例進行說明。
1.1關於構成
1.1.1關於記憶體系統之全體構成
首先，使用圖1來說明本實施形態之記憶體系統之全體構成。
如圖所示，記憶體系統1具備例如複數個NAND型快閃記憶體100、1個控制器200、及1個主機設備300。圖及以下之說明係基於NAND型快閃記憶體100(100_0、100_1)為2個之例。亦可將1個或3個以上之NAND型快閃記憶體100連接於控制器200。
各個NAND型快閃記憶體100具備複數個記憶胞電晶體，能夠非揮發性地記憶資料。NAND型快閃記憶體100藉由NAND匯流排連接於控制器200，基於來自控制器200之命令而動作。即，各NAND型快閃記憶體100與控制器200進行例如8位元之輸入輸出信號IO<7：0>之收發。輸入輸出信號IO<7：0>為例如指令、位址信號、資料。又，NAND型快閃記憶體100自控制器200接收控制信號，並發送狀態編碼信號。
控制信號包含晶片賦能信號CEn0及CEn1、寫入賦能信號WEn、讀取賦能信號REn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、及寫入保護信號WPn等。信號WEn、REn、CLE、ALE、及WPn由NAND型快閃記憶體100_0及100_1接收。另一方面，信號CEn0由NAND型快閃記憶體100_0接收，信號CEn1由NAND型快閃記憶體100_1接收。
信號CEn(CEn0及CEn1)係用於使收到該信號之NAND型快閃記憶體100變成賦能狀態之信號，以“L”位準激活。寫入賦能信號WEn係用於使收到該信號之NAND型快閃記憶體100獲取輸入輸出信號IO<7：0>之信號，以“L”位準激活。藉此，WEn每跳轉一次，NAND型快閃記憶體100便獲得一次輸入輸出信號IO<7：0>。信號REn係用於使收到該信號之NAND型快閃記憶體100輸出輸入輸出信號IO<7：0>之信號，以“L”位準激活。信號CLE係表示輸入輸出信號IO<7：0>為指令之信號，以“H”位準激活。信號ALE係表示輸入輸出信號IO<7：0>為位址信號之信號，以“H”位準激活。信號WPn係用於對收到該信號之NAND型快閃記憶體100發出命令禁止獲取輸入輸出信號IO<7：0>之信號，以“L”位準激活。
狀態編碼信號表示NAND型快閃記憶體100之各種狀態，包含就緒/忙碌信號RBn(RBn0及RBn1)。就緒/忙碌信號RBn係表示NAND型快閃記憶體100是否為忙碌狀態(不可自控制器200接收指令之狀態還是可接收指令之狀態)之信號，為忙碌狀態時變成“L”位準。信號RBn0係自NAND型快閃記憶體100_0輸出，信號RBn1係自NAND型快閃記憶體100_1輸出。控制器200藉由接收狀態編碼信號而能夠獲知各NAND型快閃記憶體100之狀態。
控制器200基於來自主機設備300之命令，命令NAND型快閃記憶體100進行讀出、寫入、讀出及抹除等。
控制器200具備主機介面電路201、記憶體(RAM)202、處理器 (CPU)203、緩衝記憶體204、NAND介面電路205、及ECC(error correction code)電路206。
主機介面電路201經由例如SD卡匯流排或PCIe匯流排等控制器匯流排連接於主機設備300，負責控制器200與主機設備300之通信。
NAND介面電路205經由NAND匯流排連接於各NAND型快閃記憶體100，負責控制器200與NAND型快閃記憶體100之通信。
CPU203控制控制器200之全體動作。
記憶體202為例如DRAM(dynamic random access memory)等，作為CPU230之作業區域而使用。
緩衝記憶體204暫時保持發送至NAND型快閃記憶體100之資料、及自NAND型快閃記憶體100發送來之資料。
ECC電路206使用錯誤訂正碼檢測並訂正資料之錯誤。
1.1.2關於半導體記憶裝置之構成
然後，使用圖2來說明半導體記憶裝置之構成。
如圖所示，NAND型快閃記憶體100具備核心部110、周邊電路部120。
核心部110包含記憶胞陣列111、列解碼器112、及感測單元113。再者，核心部110亦可包含複數個記憶胞陣列111。
記憶胞陣列111具備複數個記憶胞電晶體，非揮發性地記憶資料。
列解碼器112於例如資料寫入及讀出時對區塊位址BLKADD或頁位址PAGADD進行解碼，選擇成為對象之字元線。
感測單元113基於行位址COLADD，於讀出時輸出記憶胞陣列111選擇之列之資料，於寫入時將自資料緩衝器127傳送之寫入資料傳送至記憶胞陣列111。又，感測單元113包含快取、及感測放大器。快取設有複數個，暫時保持資料。感測放大器於資料讀出時將自記憶胞電晶體讀出至位元線之資料讀出。又，於資料寫入時將寫入資料傳送至記 憶胞電晶體。
周邊電路部120包含輸入緩衝器121及122、輸出緩衝器123及124、位址緩衝器125、指令解碼器126、資料緩衝器127、選擇器128、狀態機129、及記憶胞控制暫存器130。
輸入緩衝器121連接於接收上述各種控制信號(晶片賦能信號CEn、寫入賦能信號WEn、讀取賦能信號REn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、及寫入保護信號WPn)之輸入插腳。並且，輸入緩衝器121基於接收之各種控制信號，控制輸入緩衝器122、輸出緩衝器123、指令解碼器126、或資料緩衝器127。
輸入緩衝器122連接於將輸入輸出信號IO<7：0>輸入輸出之輸入輸出插腳(端子)。輸入緩衝器122基於輸入緩衝器121之控制，將位址信號作為信號DIN發送至位址緩衝器125，將指令作為信號DIN發送至指令解碼器126，並將資料作為信號DIN發送至資料緩衝器127。
輸出緩衝器123連接於進行輸入輸出之輸入輸出插腳(端子)。輸出緩衝器123基於輸入緩衝器121之控制，將自記憶胞陣列111讀出之讀出資料等作為輸入輸出信號IO<7：0>輸出至控制器200。
輸出緩衝器124連接於輸出就緒/忙碌信號RBn之輸出插腳。輸出緩衝器124將自狀態機129接收之就緒/忙碌信號RB作為就緒/忙碌信號RBn而發送至控制器200。
位址緩衝器125暫時保持經由輸入緩衝器122而自控制器200接收之位址信號。並且，位址緩衝器125將列位址(區塊位址BLKADD及/或頁位址PAGADD)、行位址COLADD、信號PLN0_PG2、信號PLN1_PG2、信號DoPLN0、及信號DoPLN1發送至記憶胞控制暫存器130。信號PLN0_PG2、信號PLN1_PG2、信號DoPLN0、及信號DoPLN1係用於根據位址信號而指定感測單元113內成為對象之快取之控制信號，詳細說明將於下文敍述。
再者，頁位址PAGADD亦可包含與例如字元線WL、奇數/偶數位元線E/O、串位址、或下位頁/中間頁/上位頁(L/M/U)等相關之資訊。
關於頁位址之構成，例如記載於“非揮發性半導體記憶裝置及其控制方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF)”之2013年3月4日申請之美國專利申請13/784,753號。本專利申請之全部內容以參照之方式引用於本案之說明書中。
指令解碼器126對自輸入緩衝器121接收之各種指令進行解碼。並且，指令解碼器126基於解碼結果將信號CMD_TC2發送至記憶胞控制暫存器130。信號CMD_TC2係用於在感測單元113內命令快取間傳送資料之控制信號。又，指令解碼器126將解碼之結果發送至狀態機129。
資料緩衝器127暫時保持自控制器200接收之資料(寫入資料)。並且，資料緩衝器127經由選擇器128向感測單元113發送資料。
選擇器128決定雙向匯流排YIO之資料方向，將寫入資料自資料緩衝器127向感測單元113傳送資料，將讀出資料自感測單元113傳送至輸出緩衝器123。
狀態機129根據指令解碼器126之解碼結果，負責寫入、讀出、抹除等動作。並且，狀態機129將控制信號發送至記憶胞控制暫存器130，並根據核心部110之動作狀況將就緒/忙碌信號RB發送至輸出緩衝器124。
記憶胞控制暫存器130將自位址緩衝器125接收之列位址(區塊位址BLKADD及/或頁位址PAGADD)及行位址COLADD，分別發送至列解碼器112及感測單元113。又，記憶胞控制暫存器130將自位址緩衝器125、指令解碼器126、及狀態機129接收之控制信號發送至感測單元113。
再者，於圖2中以帶箭頭之線表示各區塊間之連接之一部分，但 區塊間之連接並不限定於此。
1.1.3關於核心部之構成
其次，使用圖3來說明核心部110之構成。圖3之例中，對核心部包含2個記憶胞陣列111之情形進行說明。
如圖所示，核心部110包含2個片(plane)PLN0及PLN1。片PLN係向記憶胞電晶體寫入資料、及自記憶胞電晶體MT讀出資料之單元。片PLN0及PLN1能夠相互獨立地動作，而且亦能同時動作。再者，片PLN並不限定於2個，可為1個，亦可為3個以上。
各片PLN包含記憶胞陣列111及列解碼器112。以下將片PLN0之記憶胞陣列表述為111_0，將列解碼器表述為112_0。將片PLN1之記憶胞陣列表述為111_1，將列解碼器表述為112_1。又，各片PLN分別連接於感測單元113。
記憶胞陣列111包含作為複數個非揮發性記憶胞電晶體之集合之複數個區塊BLK。例如記憶胞電晶體MT保持之資料係以區塊BLK單位被抹除。以下，將片PLN0之區塊BLK表述為BLKm_0(m為0以上之整數)，將片PLN1之區塊BLK表述為BLKm_1。再者，各片PLN中之區塊BLK亦可不同，且個數並無限定。
各個區塊BLK具備由記憶胞電晶體串列連接而成之複數個NAND串114。各個NAND串114包含例如16個記憶胞電晶體MT(MT0~MT15)、以及選擇電晶體ST1及ST2。記憶胞電晶體MT具備控制閘極與電荷儲存層，非揮發性地保持資料。再者，記憶胞電晶體MT可為電荷儲存層使用絕緣膜之MONOS型，亦可為電荷儲存層使用導電膜之FG型。進而，記憶胞電晶體MT之個數並不限於16個，可為8個或32個、64個、128個等，其個數並無限定。
記憶胞電晶體MT0~MT15之電流路徑為串列連接。該串列連接之一端側之記憶胞電晶體MT0之汲極連接於選擇電晶體ST1之源極，另一 端側之記憶胞電晶體MT15之源極連接於選擇電晶體ST2之汲極。
同一區塊BLK內之選擇電晶體ST1之閘極共通連接於同一選擇閘極線SGD。同樣地，同一區塊BLK內之選擇電晶體ST2之閘極共通連接於同一選擇閘極線SGS。
又，區塊BLK內之各NAND串114之記憶胞電晶體MT之控制閘極分別共通連接於不同之字元線WL0~WL15。
又，各片PLN中，同一行之NAND串114之選擇電晶體ST1之汲極共通連接於任一位元線BL。即，位元線BL於複數個區塊BLK間將NAND串114共通連接。以下，將片PLN0之位元線BL表述為BLk_0(k為0以上之整數)，將片PLN1之位元線BL表述為BLk_1。再者，片0與片1中之位元線BL之根數亦可不同，根數並無限定。
又，片PLN內之各區塊BLK內之選擇電晶體ST2之源極共通連接於源極線SL。再者，片PLN0及PLN1之源極線SL為共通連接，可連接於未圖示之源極線驅動器，亦可每個片PLN連接於不同之源極線驅動器。
再者，本例中以記憶胞電晶體MT於半導體基板上二維配置之情形為例進行說明，但亦可為於半導體基板上方三維積層之情形。
關於三維積層型NAND型快閃記憶體之記憶胞陣列111之構成，例如記載於“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請12/407,403號。又，記載於“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請12/406,524號、“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請12/679,991號、“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請12/532,030號。該等專利申請之全部內容以參照之方式引用於本案之說明書。
進而，資料之抹除範圍並不限定於1個區塊BLK，可將複數個區塊BLK統括地抹除，亦可將1個區塊BLK內之一部分區域統括地抹除。
關於資料之抹除，例如記載於“非揮發性半導體記憶裝置”之2010年1月27日申請之美國專利申請12/694,690號。又，記載於“非揮發性半導體記憶裝置”之2011年9月18日申請之美國專利申請13/235,389號。該等專利申請之全部內容以參照之方式引用於本案之說明書。
其次，對感測單元113之構成進行說明。
感測單元113對應於各片PLN而具備感測放大器115(115_0及115_1)、第1快取(XDL)116(116_0及116_1)、第2快取(ADL)117(117_0及117_1)、及第3快取(BDL)118(118_0及118_1)。再者，對應於各片PLN之快取之個數能夠任意地設定，例如可根據記憶胞電晶體MT保持之資料之位元數而不同。
感測放大器115連接於對應之片PLN內之各位元線BL、及內部匯流排119(119_0及119_1)。寫入時感測放大器115將自內部匯流排119輸入之資料、更具體而言例如保持於第2快取117及/或第3快取118之資料輸出至位元線BL。又，感測放大器115將讀出時自位元線BL讀出之資料輸出至內部匯流排119。以下，將感測放大器115自1個片PLN統括地進行讀出及寫入之資料稱為“頁”。藉此，寫入及讀出時連接於選擇字元線WL及選擇位元線BL之複數個記憶胞電晶體MT變成構成1個頁之記憶胞單元。再者，本實施形態係對每個片PLN設置感測放大器115，但亦可設置1個對各片PLN共通之感測放大器115。
第1至第3快取116~118係以感測放大器115統括地進行寫入及讀出所必需之位元組數構成，例如能夠保持1頁16K位元組之資料。再者，16K位元組準確而言係16384位元組。並且，第1至第3快取116~118亦可構成為於16K位元組外還包含剩餘區域、例如512位元組。
第1快取116連接於內部匯流排119與雙向匯流排YIO。並且，寫入時第1快取116儲存經由雙向匯流排YIO接收之寫入資料。感測單元113根據來自記憶胞控制暫存器130之控制信號，將儲存於第1快取116之資 料傳送至第2快取117或第3快取118。又，讀出時第1快取116儲存經由內部匯流排119接收之讀出資料。並且，感測單元113根據來自記憶胞控制暫存器130之控制信號，將儲存於第1快取116之資料經由雙向匯流排YIO發送至輸出緩衝器123。
第2快取117連接於內部匯流排119，於內部儲存接收之資料。根據來自記憶胞控制暫存器130之控制信號，於感測放大器115、第1快取116、或第3快取118之間收發儲存於第2快取117之資料。第3快取118亦相同。
1.2關於記憶胞電晶體之閾值分佈
其次，針對記憶胞電晶體MT能獲得之閾值分佈，使用圖4對例如能夠保持2位元之資料之情形進行說明。以下，於本實施形態中說明記憶胞電晶體MT能夠保持2位元之資料之情形，但亦可為1位元或者3位元以上，能夠保持之位元數並無限定。
如圖所示，各記憶胞電晶體MT之閾值電壓能夠保持上位(upper)位元(或上位資料)及下位(lower)位元(下位資料)形成之2位元資料、即“11”、“01”、“00”、及“10”資料。
“11”資料之閾值電壓為“E”位準，為低於電壓VA之值。
“01”、“00”、及“10”資料之閾值電壓分別為“A”、“B”、及“C”位準。並且，上述複數個閾值電壓存在“E”位準<“A”位準<“B”位準<“C”位準之關係。“A”位準係電壓VA以上且未達電壓VB之電壓，“B”位準係電壓VB以上且未達電壓CV之電壓，“C”位準係電壓VC以上之電壓。再者，各資料與閾值位準之關係並不限定於上述關係，能夠適當地進行變更。
於記憶胞電晶體MT保持有2位元之資料之情形時，對1個頁分配與上位位元對應之資料及與下位位元對應之資料。以下，將統括地進行下位位元之資料寫入或讀出之頁稱為第1頁，將統括地進行上位位元之 資料寫入或讀出之頁稱為第2頁。
1.3關於寫入動作
其次，著眼於本實施形態之寫入動作，尤其是片PLN0及PLN1中同時寫入第1頁及第2頁(以下稱為“全序列”)之情形進行說明。以下，將對片PLN0及PLN1以全序列同時寫入之情形稱為“多片編程”。
於執行全序列之情形時，控制器200例如逐個頁地將資料發送至NAND型快閃記憶體100。因此，多片編程中需要4個頁(片PLN0之第1及第2頁、以及片PLN1之第1及第2頁)之資料，故而控制器200進行4次資料發送。NAND型快閃記憶體100將接收之4個頁之資料暫時儲存於成為對象之快取後，執行向記憶胞陣列111之寫入。更具體而言，NAND型快閃記憶體100將片PLN0之第1及第2頁之資料儲存於第2快取117_0及第3快取118_0，將片PLN1之第1及第2頁之資料儲存於第2快取117_1及第3快取118_1後，開始向片PLN0及PLN1之記憶胞陣列111_0及111_1之寫入。
再者，寫入動作可對第1頁及第2頁分別執行，亦可對每個片PLN分別執行。
1.3.1關於寫入資料發送時之控制器200之動作
首先，使用圖5來說明寫入資料發送時之控制器200之動作。圖5之例表示如下情形：控制器200以向NAND型快閃記憶體100發送1個頁之資料，並將該資料儲存於第2快取117或第3快取118之方式發出命令。
如圖所示，首先，控制器200於動作前將晶片賦能信號CEn設為“L”位準，將寫入保護信號WPn設為“H”位準。
其次，於時刻t1，控制器200將指令“C1”輸出至NAND型快閃記憶體100，且激活指令鎖存賦能信號CLE(“H”位準)。指令“C1”係通知發送位址信號及/或寫入資料之指令。
其次，於時刻t2~t6，控制器200輸出位址信號“A1”~“A5”，且激 活位址鎖存賦能信號ALE(“H”位準)。位址信號包含行位址COLADD、列位址(BLKADD、PAGADD)、及表示第1頁或第2頁之資訊。再者，圖5之例中，將位址信號發送5個循環，但並不限定於此。只要係用於發送位址信號必需之循環數即可。
其次，於時刻t7~t9，控制器200輸出資料“D0”~“Dn”(n為0以上之整數)。
其次，於時刻t10，控制器200輸出例如指令“TC2”，且激活指令鎖存賦能信號CLE。指令“TC2”係如下指令：由位址信號指定之片PLN中，將儲存於第1快取116之資料傳送至第2快取117或第3快取118。上述指令、位址信號、及資料係寫入賦能信號WEn每跳轉一次，便被NAND型快閃記憶體100之輸入緩衝器122獲取一次。
其次，於時刻t11~t12之間，NAND型快閃記憶體100響應指令“TC2”將資料儲存於第1快取116後，傳送至與位址信號相應之第2快取117或第3快取118。更具體而言，於NAND型快閃記憶體100內，位址緩衝器125根據位址信號將信號PLN0_PG2、信號PLN1_PG2、信號DoPLN0、及信號DoPLN1經由記憶胞控制暫存器130而發送至感測單元113。信號PLN0_PG2及信號PLN1_PG2在位址信號表示片PLN0或片PLN1之第2頁之情形時分別被設為“H”位準。信號DoPLN0及信號DoPLN1係表示被選擇之片PLN之信號，於選擇片PLN0之情形時，信號DoPLN0被設為“H”位準，於選擇片PLN1之情形時，信號DoPLN1被設為“H”位準。又，指令解碼器126根據指令“TC2”將信號CMD_TC2經由記憶胞控制暫存器130而發送至感測單元113。信號CMD_TC2在自控制器200接收到指令“TC2”之情形時被設為“H”位準。藉此，NAND型快閃記憶體100若接收指令“TC2”，便將信號CMD_TC2設為“H”位準。並且，於感測單元113中，根據信號CMD_TC2(“H”位準)，將由信號DoPLN0及信號DoPLN1指定之片PLN之第1快取116之資料，傳送至由 信號PLN0_PG2及信號PLN1_PG2指定之2個快取117或第3快取118。
於此期間，NAND型快閃記憶體100變成忙碌狀態，狀態機129將表示忙碌狀態之就緒/忙碌信號RBn設為“L”位準，並發送至控制器200。以下，將與指令“TC2”相應之忙碌狀態之期間設為tBUSY1。
若向第2快取117或第3快取118之資料傳送結束，NAND型快閃記憶體100變成就緒狀態，狀態機129將就緒/忙碌信號RB恢復成“H”位準。
1.3.2關於多片編程
其次，針對多片編程，著眼於尤其第1至第3快取116~118之資料保持狀態，使用圖6及圖7進行說明。於圖6之例中，關於控制器200發送之信號僅表示輸入輸出信號IO<7：0>(指令、位址信號、資料)。
又，圖7表示圖6中之4次寫入資料接收時，自位址緩衝器125及指令解碼器126經由記憶胞控制暫存器130發送至感測單元113之控制信號之邏輯狀態。
如圖6所示，首先，於第1次資料發送(圖6之參照符號(a))中，控制器200發送指令“C1”、表示片PLN1之第1頁之位址信號“Address1_1”、片PLN1之第1資料“Data1_1”、指令“DC3”。指令“DC3”係命令向被選擇之片PLN之第1快取116儲存資料之指令。NAND型快閃記憶體100若接收指令“DC3”則向由之前剛接收之位址信號指定之片PLN所對應之第1快取116儲存資料。位址信號包含表示第1頁或第2頁之資訊，於接收指令“DC3”之情形時，NAND型快閃記憶體100保留向第2快取117或第3快取118之資料傳送。
如圖7所示，於NAND型快閃記憶體100中，第1次資料接收後(圖6及圖7之參照符號(1))表示保留狀態，因此對應於位址信號“Address1_1”而將信號DoPLN1設為“H”位準。信號DoPLN1於資料傳送至第2快取117之前維持“H”位準。具體而言，例如於記憶胞控制暫存器 130中保持保持保持“H”位準狀態。又，此時信號DoPLN0、信號PLN0_PG2、信號PLN1_PG2、及信號CMD_TC2設為“L”位準。
結果，感測單元113在片PLN1之第1快取116_1儲存第1資料“Data1_1”。以下，將與指令“DC3”相應之忙碌狀態之期間設為tBUSY2。若比較期間tBUSY1與期間tBUSY2，由於沒有資料傳送，因此期間tBUSY2之處理時間變短。再者，由於期間tBUSY2之時間短，因此亦可省略將就緒/忙碌信號RBn設為“L”位準之動作。
其次，於第2次資料發送(圖6之參照符號(b))中，控制器200發送指令“C1”、表示片PLN0之第1頁之位址信號“Address1_0”、片PLN0之第1資料“Data1_0”、指令“TC2”。
於第2次資料接收後(圖6及圖7之參照符號(2))，對應於位址信號“Address1_0”而將信號DoPLN0設為“H”位準，對應於指令“TC2”而將信號CMD_TC2設為“H”位準。又，信號DoPLN1在第1次資料接收後維持“H”位準。
感測單元113首先向片PLN0之第1快取116_0儲存第1資料“Data1_0”。並且，由於信號DoPLN0及信號DoPLN1為“H”位準且信號PLN0_PG2及信號PLN1_PG2為“L”位準，因此感測單元113根據信號CMD_TC2之“H”位準將第1快取116_0之資料“Data1_0”及第1快取116_1之資料“Data1_1”，分別傳送至第2快取117_0及117_1。
其次，於第3次資料發送(圖6之參照符號(c))中，控制器200發送指令“C1”、表示片PLN0之第2頁之位址信號“Address2_0”、片PLN0之第2資料“Data2_0”、指令“DC3”。
於第3次資料接收後(圖6及圖7之參照符號(3))，對應於位址信號“Address2_0”而將信號DoPLN0及信號PLN0_PG2設為“H”位準，且在將資料傳送至第3快取118_0之前維持該狀態。
感測單元113向片PLN0之第1快取116_0儲存第2資料“Data2_0”。
其次，於第4次資料發送(圖6之參照符號(d))中，控制器200發送指令“C1”、表示片PLN1之第2頁之位址信號“Address2_1”、片PLN1之第2資料“Data2_1”、指令“C4”。指令“C4”係命令向記憶胞陣列111進行寫入之指令。
於第4次資料接收後(圖6及圖7之參照符號(4))，對應於位址信號“Address2_1”而將信號DoPLN1及信號PLN1_PG2設為“H”位準。
感測單元113首先向片PLN1之第1快取116_1儲存第2資料“Data2_1”。然後，由於信號DoPLN0、信號DoPLN1、信號PLN0_PG2、及信號PLN1_PG2為“H”位準，因此感測單元113將第1快取116_0之資料“Data2_0”、及第1快取116_1之資料“Data2_1”，分別傳送至第3快取118_0及118_1。然後，NAND型快閃記憶體100將儲存於第2快取117及第3快取118之資料，以全序列寫入記憶胞陣列111。以下，將與指令“C4”相應之忙碌狀態之期間設為tPROG。期間tPROG由於還包含向記憶胞陣列111寫入之動作，因此處理時間較期間tBUSY1長。藉此，若比較期間tPROG、期間tBUSY1與期間tBUSY2，為tPROG>tBUSY1>tBUSY2之關係。
再者，於本實施形態中，控制器200按照片PLN1之第1頁、片PLN0之第1頁、片PLN0之第2頁、片PLN1之第2頁之順序發送資料，但發送之順序可任意地變更。
又，於第1次及第3次資料發送中，控制器200係發送指令“DC3”而不向第2快取117、或第3快取118傳送資料，但亦可發送指令“TC2”而傳送資料。
1.4關於本實施形態之效果
本實施形態之構成能夠提昇處理能力。以下，說明本效果。
以全序列進行寫入動作時，若控制器200向NAND型快閃記憶體100發送資料之順序固定，例如控制器200需要將自主機設備接收之資 料暫時保持於內部，並對照資料發送順序將保持之資料發送至NAND型快閃記憶體100。藉此，控制器200自接收資料到開始發送為止之時間，有頁數越增加則越長之趨勢。例如於藉由多片編程增加了片數之情形時，或記憶胞電晶體MT能夠保持之位元數增加之情形時等，由於頁數增加，因此有開始時間變長之趨勢。又，控制器200需要於控制器200內確保儲存區域以便能夠保持成為寫入對象之所有頁之資料。
相對於此，本實施形態之構成中，控制器200能夠任意地決定資料發送順序。又，NAND型快閃記憶體100能夠根據來自控制器200之命令，向第2及第3快取117及118傳送資料。因此，例如控制器200能夠將自主機設備接收之資料按照接收順序發送至NAND型快閃記憶體100。藉此，控制器200能夠縮短自接收資料到開始發送為止之時間，從而能夠提昇處理能力。
又，於本實施形態之構成中，控制器200能夠任意地決定自第1快取116向第2快取117或第3快取118傳送資料之時序。因此，例如能夠使資料之發送順序與快取間之資料傳送之時序最佳化，從而縮短處理時間。藉此，能夠提昇處理能力。具體而言，例如藉由向片PLN0之第1快取116_0與片PLN1之第1快取116_1兩者儲存資料後，再統括地傳送資料，相比分別傳送資料情形，能夠縮短處理時間。
又，於本實施形態之構成中，控制器200能夠按照接收順序向NAND型快閃記憶體100發送資料。藉此，控制器200內無須確保儲存區域以便能夠保持成為寫入對象之所有頁之資料，從而可減少儲存區域。因此，能夠縮小控制器200之電路面積。
又，於本實施形態之構成中，半導體記憶裝置能夠以任意順序向感測單元113內儲存資料，因此能夠維持資料之處理自由度，從而能夠提昇便利性。藉此，能夠改善記憶體系統全體之處理效率。
2.第2實施形態
其次，對第2實施形態之半導體記憶裝置及記憶體系統進行說明。本實施形態表示了如下情形：針對第1實施形態中，自第1快取116向第2快取117或第3快取118傳送資料時，已儲存於快取之資料，進行覆寫或資料邏輯和(OR)運算，然後再次儲存資料。以下，僅對與第1實施形態不同之方面進行說明。
2.1關於記憶體系統之全體構成
對本實施形態之記憶體系統之構成進行說明。與第1實施形態不同之方面為，追加自控制器200發送至NAND型快閃記憶體100之指令“TC5”、以及對應於指令“TC5”而自指令解碼器126經由記憶胞控制暫存器130被發送至感測單元113之信號CMD_TC5。指令“TC5”係如下指令：將儲存於第1快取116之資料傳送至第2快取117或第3快取118時，先與儲存於第2快取117或第3快取118之資料進行OR運算。信號CMD_TC5在自控制器200接收指令“TC5”之情形時被設為“H”位準。
2.2關於寫入動作
使用圖8及圖9來說明本實施形態之寫入動作。於本實施形態中，以多片編程為例，說明如下情形：在片PLN0進行第1次之第1頁之資料與第2次之第1頁之資料之OR運算，於片PLN1對第1次之第1頁之資料覆寫第2次之第1頁之資料。
如圖8所示，首先，於第1次資料發送(圖8之參照符號(a))中，控制器200發送指令“C1”、位址信號“Address1_0,，、片PLN0之第1資料“Data1_0”、指令“TC2”。
於第1次資料接收後(圖8及圖9之參照符號(1))，對應於位址信號“Address1_0”而將信號DoPLN0設為“H”位準。又，對應於指令“TC2”而將信號CMD_TC2設為“H”位準。
感測單元113向第1快取116_0儲存第1資料“Data1_0”。並且，由於信號DoPLN0為“H”位準且信號PLN0_PG2為“L”位準，因此感測單元 113根據信號CMD_TC2而將第1快取116_0之資料“Data1_0”傳送至第2快取117_0。
其次，於第2次資料發送(圖8之參照符號(b))中，控制器200發送指令“C1”、位址信號“Address1_0”、片PLN0之第1資料“Data1a_0”、指令“TC5”。以下，將與指令“TC5”相應之忙碌狀態之期間設為tBUSY3。若與期間tBUSY1比較，受到OR運算之影響，處理時間與期間tBUSY1同等或者較期間tBUSY1長。
於第2次資料接收後(圖8及圖9之參照符號(2))，對應於位址信號“Address1_0”而將信號DoPLN0設為“H”位準，對應於指令“TC5”而將信號CMD_TC5設為“H”位準。
感測單元113首先向第1快取116_0儲存第1資料“Data1a_0”。並且，由於信號DoPLN0為“H”位準且信號PLN0_PG2為“L”位準，因此感測單元113根據信號CMD_TC5進行第1快取116_0之資料“Data1a_0”與第2快取117_0之資料“Data1_0”之OR運算，並將運算結果(“1_0+1a_0”)儲存於第2快取117_0。
例如資料“Data1_0”在編號0至編號127為“1”或“0”之任意值(真實資料)，編號128以後ALL“0”，資料“Data1a_0”在編號0至編號127為ALL“0”，編號128以後為“1”或“0”之任意值。此種情形時，感測單元113根據來自控制器200之命令，進行資料“Data1_0”與資料“Data1a_0”之OR運算，構成1頁之資料“1_0+1a_0”。
其次，於第3次資料發送(圖8之參照符號(c))中，控制器200發送指令“C1”、位址信號“Address1_1”、片PLN1之第1資料“Data1_1”、指令“TC2”。
於第3次資料接收後(圖8及圖9之參照符號(3))，對應於位址信號“Address1_1”而將信號DoPLN1設為“H”位準。又，對應於指令“TC2”而將信號CMD_TC2設為“H”位準。
感測單元113向第1快取116_1儲存第1資料“Data1_1”。並且，由於信號DoPLN1為“H”位準且信號PLN1_PG2為“L”位準，因此感測單元113根據信號CMD_TC2將第1快取116_1之資料“Data1_1”傳送至第2快取1171。
其次，於第4次資料發送(圖8之參照符號(d))中，控制器200發送指令“C1”、位址信號“Address2_0”、片PLN0之第2資料“Data2_0”、指令“TC2”。
於第4次資料接收後(圖8及圖9之參照符號(4))，對應於位址信號“Address2_0”而將信號DoPLN0及信號PLN0_PG2設為“H”位準。又，對應於指令“TC2”而將信號CMD_TC2設為“H”位準。
感測單元113向第1快取116_0儲存第2資料“Data2_0”。並且，由於信號DoPLN0為“H”位準且信號PLN0_PG2為“H”位準，因此感測單元113根據信號CMD_TC2將第1快取116_0之資料“Data2_0”傳送至第3快取118_0。
其次，於第5次資料發送(圖8之參照符號(e))中，控制器200發送指令“C1”、位址信號“Address1_1”、片PLN1之第1資料“Data1a_1”、指令“TC2”。
於第5次資料接收後(圖8及圖9之參照符號(5))，對應於位址信號“Address1_1”而將信號DoPLN1設為“H”位準。又，對應於指令“TC2”而將信號CMD_TC2設為“H”位準。
感測單元113向第1快取116_1儲存第1資料“Datala_1”。並且，由於信號DoPLN1為“H”位準且信號PLN1_PG2為“L”位準，因此感測單元113根據信號CMD_TC2將第1快取116_1之資料“Datala_1”傳送至第2快取117_1(進行覆寫)。
其次，於第6次資料發送(圖8之參照符號(f))中，控制器200發送指令“C1”、位址信號“Address2_1”、片PLN1之第2資料“Data2_1”、指令 “C4”。
於第6次資料接收後(圖8及圖9之參照符號(6))，對應於位址信號“Address2_1”而將信號DoPLN1及信號PLN1_PG2設為“H”位準。
感測單元113首先向片PLN1之第1快取116_1儲存第2資料“Data2_1”。然後，由於信號DoPLN1及信號PLN1_PG2為“H”位準，因此感測單元113將第1快取116_1之資料“Data2_1”傳送至第3快取118_1。然後，NAND型快閃記憶體100將儲存於第2快取117及第3快取118之資料，以全序列寫入記憶胞陣列111。
2.3關於本實施形態之效果
根據本實施形態之構成，能夠與第1實施形態同樣地提昇處理能力。
進而，於本實施形態之構成中，自第1快取116向第2快取117或第3快取118傳送至資料時，能夠先與儲存於第2快取117或第3快取118之資料進行OR運算。藉此，能夠進一步提昇處理能力。以下，具體說明本效果。
例如，於已儲存於第2快取117之資料產生追加資料，而在控制器200內對此進行OR運算之情形時，控制器200需要將先儲存於第2快取117之已輸入資料暫時讀入控制器200內，與追加資料進行OR運算後再次發送至NAND型快閃記憶體100。更具體而言，需要按照以下順序進行：(1)自第2快取117向第1快取116傳送已輸入資料；(2)自NAND型快閃記憶體100向控制器200發送已輸入資料；(3)於控制器200內實施已輸入資料與追加資料之OR運算；(4)自控制器200向NAND型快閃記憶體100發送運算後之資料；(5)自第1快取向第2快取117傳送運算後之資料。
相對於此，於本實施形態之構成中，藉由於將追加資料自第1快取116向第2快取117傳送時進行OR運算，能夠進行與上述順序(1)~(5) 同等之作業。藉此，能夠縮短需要OR運算時之處理時間，從而能夠提昇處理能力。
進而，於本實施形態之構成中，由於能夠於感測單元113內進行資料之OR運算，因此能夠將1頁之資料分成複數次進行傳送。例如對於1頁16K位元組之資料長，控制器200能夠分成4次發送，每次發送4K位元組之資料。藉此，相比於自控制器200向NAND型快閃記憶體100一次能夠發送之資料長，能夠增大NAND型快閃記憶體100之每1頁之資料長。藉此，能夠無關於自控制器200能發送之資料量而增加NAND型快閃記憶體100之儲存容量。
進而，於本實施形態之構成中，能夠對已儲存有資料之第2快取117或第3快取118進行資料覆寫處理。藉此能夠提昇處理能力。以下，具體說明本效果。
例如以全序列進行寫入動作時，假設自控制器200向NAND型快閃記憶體100發送資料之順序固定。此種情形時，例如於需要將儲存於第2快取117之資料覆寫時，控制器200需要暫時將儲存於感測單元113內之資料全部讀入控制器200內，進行資料覆寫後再自開頭重新發送資料。
相對於此，於本實施形態之構成中，由於控制器200向NAND型快閃記憶體100發送資料之順序不固定，因此對於已儲存有資料之例如第2快取117，能夠直接進行其他資料之覆寫處理。藉此，無須將保持於感測單元113內之資料再次讀入控制器200內，且無須自開頭重新發送資料，因此能夠縮短需要覆寫時之處理時間，從而能夠提昇處理能力。
再者，於本實施形態中，說明進行OR運算之情形，但亦可進行邏輯積(AND)運算、互斥邏輯積(NAND)運算、互斥邏輯和(NOR)運算等其他邏輯運算。該情形時，亦可追加與指令“TC5”及信號CMD_TC5不同之其他指令及信號。
3.第3實施形態
其次，對第3實施形態之半導體記憶裝置及記憶體系統進行說明。本實施形態表示如下情形：在第1及第2實施形態中執行多片編程時沒有第1或第2頁之資料。以下，僅對與第1實施形態不同之方面進行說明。
3.1關於記憶體系統之全體構成
對本實施形態之記憶體系統之構成進行說明。與第1實施形態不同之方面在於，追加自控制器200發送至NAND型快閃記憶體100之指令“TC9”、及對應於指令“TC9”自指令解碼器126經由記憶胞控制暫存器130而發送至感測單元113之信號CMD_TC9。指令“TC9”係使未被選擇之片PLN之第1快取116之資料初始化(例如ALL“1”)而傳送之指令。信號CMD_TC9在自控制器200接收指令“TC9”之情形時被設為“H”位準。
3.2關於寫入動作
使用圖10及圖11對本實施形態之寫入動作進行說明。於本實施形態中，以多片編程為例，說明沒有片PLN1之第1頁之資料之情形。
如圖10所示，首先，於第1次資料發送(圖10之參照符號(a))中，控制器200發送指令“C1”、位址信號“Address1_0”、資料“Data1_0”、指令“TC9”。
於NAND型快閃記憶體100中，於第1次資料接收後(圖10及圖11之參照符號(1))，對應於位址信號“Address1_0”而將信號DoPLN0設為“H”位準。又，對應於指令“TC9”而將信號CMD_TC9設為“H”位準。
感測單元113向片PLN0之第1快取116_0儲存1資料“Data1_0”後，傳送至第2快取117_0。又，感測單元113根據信號CMD_TC9使第1快取116_1初始化(ALL“1”)，並向第2快取117_1傳送初始化資料(ALL“1”)。以下，將與指令“TC9”相應之忙碌狀態之期間設為tBUSY4。期間 tBUSY4內向第1快取傳送輸入或初始化之資料，因此處理時間與期間tBUSY1大體相同。
其次，於第2次資料接收後(圖10及圖11之參照符號(2))，感測單元113向第1快取116_0儲存第2資料“Data2_0”。
其次，於第3次資料發送(圖10之參照符號(c))中，控制器200發送指令“C1”、位址信號“Address2_1”、資料“Data2_1”、指令“C4”。
於第3次資料接收後(圖10及圖11之參照符號(3))，根據位址信號“Address2_1”而將信號DoPLN1及信號PLN1_PG2設為“H”位準。又，信號DoPLN0及信號PLN0_PG2維持第2次資料接收後之狀態，被設為“H”位準。
感測單元113首先向第1快取116_1儲存資料“Data2_1”。然後，感測單元113將儲存於第1快取116_0及第1快取116_1之資料“Data2_0”及資料“Data2_1”，傳送至第3快取118_0及118_1。然後，NAND型快閃記憶體100將第2快取117及第3快取118之資料寫入記憶胞陣列111。
再者，對根據指令TC9在未被選擇之片PLN中使第1快取116初始化而傳送之情形進行了說明，但亦可於最初之寫入資料接收前使第1至第3快取116~118全部初始化。該情形時，無需未被選擇之片PLN之初始化資料之傳送處理，因此亦可省略指令“TC9”。又，對使未被選擇之片PLN之第1快取初始化之情形進行了說明，但亦可根據來自控制器200之命令，選擇使第1快取初始化之片PLN。
3.3關於本實施形態之效果
根據本實施形態之構成，能夠與第1實施形態同樣地提昇處理能力。
進而，於本實施形態之構成中，於包含無資料之頁之情形時亦能進行寫入動作。藉此，能夠進一步提昇處理能力。以下，具體說明本效果。
例如，以全序列進行寫入動作時，假設自控制器200向NAND型快閃記憶體100發送資料之順序固定。此種情形時，若存在無資料之頁，則無法按照發送順序進行資料傳送，因此無法進行寫入。相對於此，例如考慮在控制器200內對無資料之頁製作虛設資料並發送至NAND型快閃記憶體100之方法。但，於製作了虛設資料之情形時，便需要自控制器200向NAND型快閃記憶體100發送虛設資料，因此這一點便會使自控制器200向NAND型快閃記憶體100之資料傳送次數變多，處理時間變長。
相對於此，於本實施形態之構成中，對於無資料之頁，能夠輸入已初始化之第1快取116之資料(ALL“1”)。又，由於自控制器200發送資料之順序不固定，因此能夠省略自控制器200向NAND型快閃記憶體發送虛設資料。藉此，能夠縮短處理時間，從而能夠提昇處理能力。
4.第4實施形態
其次，對第4實施形態之半導體記憶裝置及記憶體系統進行說明。本實施形態為，於第1至第3實施形態中，調換第2快取117與第3快取118之資料。以下，僅對與第1實施形態不同之方面進行說明。
4.1關於記憶體系統之全體構成
對本實施形態之記憶體系統之構成進行說明。與第1實施形態不同之方面為，追加自控制器200發送至NAND型快閃記憶體100之指令“TC7”、及對應於指令“TC7”自指令解碼器126經由記憶胞控制暫存器130而發送至感測單元113之信號CMD_TC7。指令“TC7”係將第2快取117與第3快取118之資料調換之指令。信號CMD_TC7在自控制器200接收指令“TC7”之情形時被設為“H”位準。
4.2關於寫入動作
使用圖12及圖13對本實施形態之寫入動作進行說明。於本實施形態中，以如下情形為例進行說明：在片PLN0中執行全序列時，將第2 快取117_0與第3快取118_0之資料調換。
如圖12所示，首先在第1次資料接收後(圖12及圖13之參照符號(1))，感測單元113向第2快取117_0儲存資料“Data1_0”。
其次，於第2次資料接收後(圖12及圖13之參照符號(2))，感測單元113向第3快取118_0儲存資料“Data2_0”。
其次，於第3次資料發送(圖12之參照符號(c))中，控制器200發送指令“TC7”。
於第3次資料接收後(圖12及圖13之參照符號(3))，將對應於片PLN0之信號DoPLN0設為“H”位準。又，對應於指令“TC7”而將信號CMD_TC7設為“H”位準。
感測單元113將分別儲存於第2快取117_0及第3快取118_0之資料“Data1_0”及資料“Data2_0”調換。具體而言，感測單元113例如將儲存於第2快取117_0之資料“Data1_0”傳送至第1快取116_0後，將儲存於第3快取118_0之資料“Data2_0”傳送至第2快取117_0。然後，感測單元113將儲存於第1快取116_0之資料“Data1_0”傳送至第2快取117_0。再者，調換順序例如可先將儲存於第3快取118儲存之資料傳送至第1快取116，調換順序並無限定。NAND型快閃記憶體100構成為於資料輸入中、或輸入結束後，向記憶胞陣列111開始實際寫入之前之期間，能夠任意調換已儲存於快取內之資料便可。以下，將與指令“TC7”相應之忙碌狀態之期間設為tBUSY5。期間tBUSY5在第1至第3快取116~118中，因需要例如複數次資料傳送，故而處理時間較期間tBUSY1長。
其次，於第4次發送(圖12之參照符號(d))中，控制器200發送指令“C1”、位址信號“Address2_0”、指令“C4”。由於第2快取117_0及第3快取118_0已儲存有資料，因此不自控制器200向NAND型快閃記憶體100發送資料。
於第4次接收後(圖12及圖13之參照符號(4))，由於無資料接收，因 此無關於位址信號“Address2_0”而將信號DoPLN0設為“L”位準。
NAND型快閃記憶體100向記憶胞陣列111_0中，寫入儲存於第2快取117_0之資料“Data2_0”作為第1頁，寫入儲存於第3快取118_0之資料“Data1_0”作為第2頁。
再者，於本實施形態中，根據指令“TC7”將第2快取117與第3快取118之資料調換，但亦可調換第2快取117與第3快取118之作用。即，亦可根據指令“TC7”，使第2快取117作為儲存第2頁之資料之快取發揮功能，使第3快取118作為儲存第1頁之資料之快取發揮功能。該情形時，不需要資料之調換。
進而，於第4次發送中，係發送位址信號“Address2_0”，但亦可發送位址信號“Address2_1”，只要包含記憶胞陣列111_0之位址資訊便可。
4.3關於本實施形態之效果
根據本實施形態之構成，能夠與第1實施形態同樣地提昇處理能力。
進而，於本實施形態之構成中，能夠將第2快取117與第3快取之資料調換。藉此，能夠進一步提昇處理能力。以下，具體說明本效果。
例如，以全序列進行寫入動作時，假設自控制器200向NAND型快閃記憶體100發送資料之順序固定。此種情形時，若調換寫入資料之頁(第1頁與第2頁)，控制器200需要將第2快取117與第3快取之資料讀入控制器200內，並對照資料發送順序再次重新發送資料。
相對於此，於本實施形態之構成中，由於自控制器200向NAND型快閃記憶體100發送資料之順序不固定，因此，只要調換第2快取117與第3快取118之資料，便能調換要寫入之頁。因此，控制器200無須暫時讀出資料後再次發送，因此能夠縮短處理時間，從而能夠提昇處理能力。
進而，於本實施形態之構成中，能夠提昇資料可靠性。例如於記憶胞陣列111中，相比於第1頁而第2頁之寫入不良產生率高之情形時，控制器200藉由調換向第1頁與第2頁寫入之資料，將更重要之資料寫入不良產生率低之第1頁，能夠提昇資料可靠性。
5.第5實施形態
其次，對第5實施形態之半導體記憶裝置及記憶體系統進行說明。本實施形態為，於第1至第4實施形態中，將第2快取117與第3快取118之資料輸入順序調換。以下，僅對與第1實施形態不同之方面進行說明。
5.1關於寫入動作
使用圖14及圖15對本實施形態之寫入動作進行說明。於本實施形態中，以如下情形為例進行說明：在片PLN0中執行全序列時，向第3快取118_0儲存資料後，向第2快取117_0儲存資料。
如圖14所示，首先在第1次資料接收後(圖14及圖15之參照符號(1))，感測單元113向第3快取118_0儲存第1資料“Data1_0”。
其次，於第2次資料發送(圖14之參照符號(b))中，控制器200發送指令“C1”、位址信號“Address1_0”、片PLN0之第2資料“Data2_0”、指令“C4”。
於第2次資料接收後(圖14及圖15之參照符號(2))，感測單元113將第2資料“Data2_0”儲存於片PLN0之第1快取116_0後，傳送至第2快取117_0。然後，NAND型快閃記憶體100對於成為片PLN0之對象之記憶胞電晶體MT，將儲存於第2快取117_0之資料“Data2_0”寫入第1頁，將儲存於第3快取118_0之資料“Data1_0”寫入第2頁。
5.2關於本實施形態之效果
根據本實施形態之構成，能夠與第1實施形態同樣地提昇處理能力。
6.第6實施形態
其次，對第6實施形態之半導體記憶裝置及記憶體系統進行說明。本實施形態為，於第1至第5實施形態中，由控制器200讀出儲存於第2快取117或第3快取118之資料。以下，僅對與第1實施形態不同之方面進行說明。
6.1關於記憶體系統之全體構成
對本實施形態之記憶體系統之構成進行說明。與第1實施形態不同之方面在於，追加自控制器200發送至NAND型快閃記憶體100之指令“TC8”、及對應於指令“TC8”自指令解碼器126經由記憶胞控制暫存器130而發送至感測單元113之信號CMD_TC8。指令“TC8”係如下指令：一面保儲存存於第2快取117或第3快取118之資料，一面傳送至第1快取116，由控制器200讀入第1快取116之資料。信號CMD_TC8在自控制器200接收指令“TC8”之情形時被設為“H”位準。
6.2關於寫入動作
使用圖16及圖17對本實施形態之寫入動作進行說明。於本實施形態中，以如下情形為例進行說明：在片PLN0中執行全序列時，由控制器200讀入第2快取117_0之資料。
如圖16所示，於第1次資料接收後(圖16及圖17之參照符號(1))，感測單元113向第2快取117_0儲存第1資料“Data1_0”。
其次，於第2次資料接收後(圖16及圖17之參照符號(2))，向第3快取118_0儲存第2資料“Data2_0”。
其次，於第3次發送(圖16之參照符號(c))中，控制器200發送指令“TC8”。
於第3次接收後(圖16及圖17之參照符號(3))，將信號DoPLN0設為“H”位準。又，對應於指令“TC8”而將信號CMD_TC8設為“H”位準。
由於信號DoPLN0為“H”位準、信號PLN0_PG2為“L”位準，因此感 測單元113向第1快取116_0傳送第2快取117_0之資料“Data1_0”。此時，快取117_0保持資料。並且，NAND型快閃記憶體100將第1快取116_0之資料(“Data1_O_OUT”)發送至控制器200。以下，將與指令“TC8”相應之忙碌狀態之期間設為tBUSY6。期間tBUSY6由於包含自NAND型快閃記憶體100向控制器200輸出資料之動作，因此處理時間較期間tBUSY1長。
其次，於第4次發送(圖16之參照符號(d))中，控制器200發送指令“C1”、位址信號“Address2_0”、指令“C4”。
NAND型快閃記憶體100將儲存於第2快取117_0與第3快取118_0之資料寫入記憶胞陣列111_0。
再者，於本實施形態中，說明根據位址信號(信號DoPLN0及信號PLN0_PG2)自第2快取117_0向第1快取116_0傳送資料之情形，但控制器200亦可根據指令來指定第2快取117或第3快取118。更具體而言，例如控制器200可將自第2快取117向第1快取116傳送資料之情形設為指令“TC8_1”，將自第3快取118向第1快取116傳送資料之情形設為指令“TC8_2”。又，例如於圖16之第3次發送中，控制器200亦可於發送指令“TC8”前，發送用來指定第2快取117或第3快取118之位址信號。又，例如NAND型快閃記憶體100亦可根據指令“TC8”將第2快取117之資料傳送至第1快取116。該情形時，例如第3快取之資料藉由持續進行與指令“TC7”相應之資料之調換動作與與“TC8”相應之資料傳送動作，能夠經由第2快取117向第1快取116傳送資料。如此，快取之指定方法並無限定。
進而，第2快取117及第3快取118亦可於資料傳送後不保持資料。即，第2快取117及第3快取118可於向第1快取116傳送資料後，將儲存之資料抹除。
進而，指令“TC8”係讓資料傳送至第1快取116並讀入控制器200之 指令，但指令“TC8”亦可為命令向第1快取116傳送資料之指令，還可用其他指令來命令自第1快取116向控制器200讀出資料。
6.3關於本實施形態之效果
根據本實施形態之構成，能夠與第1實施形態同樣地提昇處理能力。
進而，於本實施形態之構成中，控制器200能夠自第2快取117及第3快取118讀出資料。藉此，能夠將第2快取117及第3快取118用作控制器200之儲存區域，從而能夠提昇控制器200之處理能力。
例如，控制器200能夠將自主機設備輸入之寫入資料暫時儲存於第2快取117或第3快取118內，並在此期間進行其他處理。藉此，能夠效率良好地利用控制器200內之儲存區域，提昇處理能力。又，例如於利用ECC電路206製作ECC處理用訂正資料時，控制器200能夠將儲存於第2快取117或第3快取118之資料讀出，製作ECC處理用訂正資料，向寫入資料附加ECC處理用編碼後，藉由第2實施形態說明般之資料覆寫來更新資料。如此便使資料處理具有自由度，從而能夠改善記憶體系統全體之處理效率。
7.第7實施形態
其次，對第7實施形態之半導體記憶裝置及記憶體系統進行說明。本實施形態具體地說明全序列動作。再者，於本實施形態中，作為NAND型快閃記憶體之一例，列舉三維積層型NAND型快閃記憶體為例進行說明。
<非揮發性半導體記憶裝置之構成>
使用圖22對第7實施形態之三維積層型非揮發性半導體記憶裝置進行說明。
本實施形態之三維積層型非揮發性半導體記憶裝置(亦稱為記憶體系統)1100具有記憶體控制器1110及NAND型快閃記憶體1120。
<記憶體控制器>
記憶體控制器1110包含主機介面1111、RAM(Random Access Memory)1112、ECC(Error Correcting Code)電路1113、CPU(Central Processing unit)1114、ROM(Read Only Memory)1115、快閃記憶體介面1116。
記憶體控制器1110輸出NAND型快閃記憶體1120執行動作所必需之指令等，進行自NAND型快閃記憶體1120之資料讀出、向NAND型快閃記憶體1120之資料寫入、或NAND型快閃記憶體1120之資料抹除。
主機介面1111經由資料匯流排而連接於個人電腦等主機裝置(外部設備)1200。經由該主機介面1111而在主機裝置1200與記憶體系統1100之間進行資料收發等。
RAM1112為例如揮發性記憶體，儲存例如CPU1114執行動作用之動作程式等。
ECC(Error Correcting Code)電路1113自主機裝置1200接收資料，對資料附加錯誤訂正碼，並將附加了錯誤訂正碼之資料供給至例如快閃記憶體介面1116。又，ECC電路1113經由快閃記憶體介面1116接收自NAND型快閃記憶體1120供給之資料，並使用錯誤訂正碼對該資料進行錯誤訂正。
CPU(Central Processing unit)1114負責記憶體系統1100之全體動作。CPU1114基於儲存於RAM1112及ROM1115之資料，控制NAND型快閃記憶體1120。
ROM(Read Only Memory)1115為非揮發性記憶體，儲存例如CPU1114執行動作用之動作程式等。
快閃記憶體介面1116上經由資料匯流排連接有NAND型快閃記憶體1120。
<NAND型快閃記憶體>
NAND型快閃記憶體1120具備輸入輸出緩衝器(Input/Output buffer)1121、控制電路(Control Circuit)1122、行位址緩衝器/行解碼器(Column address buffer/Column decoder)1123、失效位元計數器電路(Fail bit counter circuit)1124、資料鎖存電路(Data Latch Circuit)1125、感測放大器(Sense Amplifier)1126、列位址緩衝器(Row Address Buffer)1127、列解碼器(Row Decoder)1128、及記憶胞陣列(Memory Cell Array)1130。
記憶胞陣列1130係將複數個非揮發性記憶胞電晶體於與半導體基板垂直之方向上積層而成之三維積層型非揮發性半導體記憶裝置。關於記憶胞陣列1130之詳細構成將於下文敍述。
感測放大器1126於資料讀出時將自記憶胞電晶體讀出至位元線之資料利用SEN節點(未圖示)讀出。又，感測放大器1126於資料寫入時對感測放大器之SEN節點設置與寫入資料相應之寫入電壓。向記憶胞陣列1130之資料讀出及寫入係以複數個記憶胞電晶體單位進行。感測放大器1126接收自行位址緩衝器/行解碼器1123輸入之位元線選擇信號，並經由位元線選擇電晶體選擇任一位元線BL後進行驅動。
資料鎖存電路1125分別具備由SRAM等構成之第1快取(cache)1125a、第2快取1125b、及第3快取1125c。第1快取1125a、第2快取1125b、及第3快取1125c分別儲存自記憶體控制器1110供給之資料、由感測放大器1126偵測到之驗證結果等。
失效位元計數器電路1124根據儲存於資料鎖存電路1125之驗證結果，對編程未結束之位元數進行計數。
行位址緩衝器/行解碼器1123暫時儲存自記憶體控制器1110經由輸入輸出緩衝器1121而輸入之行位址信號。並且，依照行位址信號將選擇任一位元線BL之選擇信號輸出至感測放大器1126。
列解碼器1128對經由列位址緩衝器1127輸入之列位址信號進行解 碼，選擇記憶胞陣列之字元線WL及選擇閘極線SGD、SGS並進行驅動。又，該列解碼器1128具有選擇記憶胞陣列1130之區塊之部分與選擇頁之部分。
再者，本實施形態之NAND型快閃記憶體1120具有未圖示之外部輸入輸出端子I/O，經由該外部輸入輸出端子I/O進行輸入輸出緩衝器1121與記憶體控制器1110之資料授受。將經由外部輸入輸出端子I/O輸入之位址信號經由列位址緩衝器1127而輸出至列解碼器1128及行位址緩衝器/行解碼器1123。
控制電路1122基於經由記憶體控制器1110供給之各種外部控制信號(寫入賦能信號WEn、讀出賦能信號REn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE等)與指令CMD，來控制資料之寫入及抹除之序列控制、及讀出動作。又，控制電路1122具備暫存器等，儲存例如與失效位元計數器電路1124之計數值相關之值、與編程電壓施加次數相關之值。並且，控制電路1122比較編程未結束之位元數、與設定之允許失效位元數，來判斷編程動作通過還是失效。又，控制電路1122於內部具備對編程脈衝施加次數進行計數之計數器。並且，控制電路1122比較所計數之編程脈衝施加次數、與儲存於暫存器之編程脈衝施加次數。
<記憶胞陣列>
如圖23所示，記憶胞陣列1130具備分別與字元線及位元線關聯之複數個非揮發性記憶胞之集合即複數個(圖23之例中為3個)區塊BLK(BLK0、BLK1、BLK2、...)。
區塊BLK之每一個具備將記憶胞串列連接而成之NAND串1131之集合即複數個串單元SU(SU0、SU1、SU2、...)。當然，記憶胞陣列1130內之區塊數、1區塊BLK內之串單元數為任意。
其次，使用圖24對區塊BLK0之電路圖進行說明。
如圖24所示，區塊BLK0包含例如4個串單元SU(SU0~SU3)。又，各個串單元SU包含複數個NAND串1131。
NAND串1131之每一個包含例如8個記憶胞電晶體MT(MT0~MT7)、選擇電晶體ST1、ST2、背閘極電晶體BT。
記憶胞電晶體MT具備包含控制閘極與電荷儲存層之積層閘極，非揮發性地保持資料。再者，記憶胞電晶體MT之個數並不限於8個，可為16個或32個、64個、128個等，其個數並無限定。
與記憶胞電晶體MT同樣地，背閘極電晶體BT具備包含控制閘極與電荷儲存層之積層閘極。背閘極電晶體BT並不用來保持資料，而是於資料寫入、讀出、及抹除時作為單純之電流路徑發揮功能。
記憶胞電晶體MT及背閘極電晶體BT係以在選擇電晶體ST1、ST2間串列連接其電流路徑之方式配置。再者，背閘極電晶體BT設置在記憶胞電晶體MT3與MT4之間。該串列連接之一端側之記憶胞電晶體MT7之電流路徑連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT0之電流路徑連接於選擇電晶體ST2之電流路徑之一端。
各個串單元SU0~SU3之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0~SGD3，選擇電晶體ST2之閘極分別連接於選擇閘極線SGS0~SGS3。相對於此，同一區塊BLK0內之記憶胞電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~WL7。又，各個串單元SU0~SU3之背閘極電晶體BT之控制閘極共通連接於背閘極線BG。
即，字元線WL0~WL7及背閘極線BG在同一區塊BLK0內之複數個串單元SU0~SU3間共通連接，相對於此，選擇閘極線SGD、SGS在同一區塊BLK0內亦係針對每個串單元SU0~SU3而獨立。
又，於記憶胞陣列1130內呈矩陣狀配置之NAND串1131之中、位於同一列之NAND串1131之選擇電晶體ST1之電流路徑之另一端，共通 連接於任一位元線BL(BL0~BL(L-1)、(L-1)為1以上之自然數)。即，位元線BL於複數個區塊BLK間將NAND串1131共通連接。又，選擇電晶體ST2之電流路徑之另一端共通連接於源極線SL。源極線SL於例如複數個區塊間將NAND串1131共通連接。
如上所述，同一區塊BLK內之記憶胞電晶體MT之資料係被統括地抹除。相對於此，資料讀出及寫入係針對任一區塊BLK之任一串單元SU中之、共通連接於任一字元線WL之複數個記憶胞電晶體MT而統括地進行。將該資料寫入單位稱為“頁”。
使用圖25簡單地說明記憶胞陣列1130之一構成例。圖25所示之構造在記載圖25之紙面縱深方向(D2)排列有複數個，且共有字元線WL、選擇閘極線SGD及SGS、以及背閘極線BG，而形成1個串單元SU。
如圖25所示，於半導體基板上方形成有作為背閘極線BG發揮功能之導電層(例如多晶矽層)1021。進而，於導電層1021上形成有作為字元線WL發揮功能之複數個導電層(例如多晶矽層)1023a~1023d。進而，於導電層1023d上形成有作為選擇閘極線SGD及SGS發揮功能之導電層(例如多晶矽層)1027a及1027b。
並且，以貫通上述導電層1027a、1027b、及1023a~1023d之方式形成記憶體孔。於該記憶體孔之側面依序形成有區塊絕緣膜1025a、電荷儲存層(絕緣膜)1025b、及閘極絕緣膜1025c，而且在記憶體孔內埋入導電膜1026a、1026b。導電膜1026a、1026b係作為NAND串1131之電流路徑發揮功能，且在記憶胞電晶體MT動作時形成通道之區域。
進而，於導電膜1026a上形成有導電膜1030a及1030b，於導電膜1030a上形成有源極線層1031，於導電膜1030b上經由導電膜1032而形成有位元線層1033。
<關於記憶胞電晶體之閾值分佈>
其次，使用圖26對本實施形態之記憶胞電晶體MT能獲得之閾值分 佈進行說明。
如圖26所示，記憶胞電晶體MT能夠根據其閾值保持例如2位元之資料。該2位元資料按照閾值從低到高依序為例如“E”位準、“A”位準、“B”位準、及“C”位準。又，各位準具有上位位元及下位位元之2位元之位址。例如“E”被賦予編號“11”，“A”被賦予編號“01”，“B”被賦予編號“00”，“C”被賦予編號“10”。“11”、“01”、“00”、及“10”係將左側數字分配成上位位元，將右側數字分配成下位位元。於本實施形態中，將下位位元之資料之寫入單位稱為“下位頁”。又，將上位位元之資料之寫入單位稱為“上位頁”。
“E”位準係資料被抹除狀態下之閾值，具有例如負值(亦可具有正值)，且低於驗證電壓EV。“A”~“C”位準係向電荷儲存層內注入了電荷之狀態之閾值，“A”位準具有較讀出位準“AR”高且較讀出位準“BR”低之閾值。“B”位準具有較讀出位準“BR”高、且較讀出位準“CR”低之閾值。“C”位準具有較讀出位準“CR”高之閾值。
如此，藉由取4個閾值位準而各個記憶胞電晶體MT能夠儲存2位元之資料(4-level data)。
如圖26(a)所示，記憶胞電晶體MT之抹除狀態之分佈為“E”位準。
若進行下位頁寫入，圖26(a)所示之1值之閾值分佈變成圖26(b)所示之2值之閾值分佈。藉由向字元線供給電壓“MR”而進行讀出動作，能夠判別記憶胞之閾值電壓較電壓“MR”高還是低。結果，能夠讀出資料。
若進行上位頁寫入，圖26(b)所示之2值之閾值分佈變成圖26(c)所示之4值之閾值分佈。
<關於第7實施形態之資料寫入動作>
其次，參照圖27對本實施形態之資料寫入動作進行說明。寫入動作包含向電荷儲存層注入電荷使閾值上升之編程動作、及確認編程動 作結果之閾值分佈變化之編程驗證動作。再者，圖27所示之處理主要係藉由控制電路1122之控制而執行。
[S101]
NAND型快閃記憶體1120自記憶體控制器1110依序接收寫入指令、下位頁之位址、下位頁之資料、及寫入開始指令。此時，控制電路1122於第3快取1125c中展開下位頁之資料。與此同時，亦在第2快取1125b中展開下位頁之資料。該利用將於下文敍述。再者，以下為了簡化說明，將寫入指令、位址、資料、及寫入開始指令統稱為“指令序列”等。
其次，控制電路1122若接收寫入開始指令便開始下位頁之編程動作。具體而言，響應控制電路1122之命令，列解碼器1128對選擇字元線WL施加編程電壓VPGM(初次編程施加為電壓VPGM(initial for lower))，感測放大器1126對位元線BL施加與寫入資料相應之電壓。藉此，第3快取1125c中展開之資料在記憶胞電晶體MT中以頁單位被編程。
[S102]
其次，響應控制電路1122之命令，列解碼器1128對選擇字元線WL施加驗證電壓VPVFY，執行編程驗證動作。將驗證結果儲存於第3快取1125c，每次都覆寫。
[S103]
控制電路1122判定是否能夠移行至2位元編程(寫入)動作(全序列)。所謂2位元編程係指對記憶胞電晶體MT一起寫入下位頁之資料與上位頁之資料之動作。
以下，對控制電路1122之上述判定方法進行說明。
{方法1}控制電路1122判定是否自記憶體控制器1110接收到與該下位頁屬於同一字元線WL之上位頁相關之指令序列(寫入指令、上位 頁之位址、上位頁之資料、及寫入開始指令)。控制電路1122於接收到該上位頁之資料之情形時，於第1快取1125a中展開該上位頁之資料。再者，以下為了簡化說明，將與進行寫入動作之下位頁屬於同一字元線WL之上位頁僅稱為“上位頁”。
{方法2}控制電路1122藉由步驟S102之編程驗證而讀出資料。並且，控制電路1122基於讀出資料，來確認記憶胞電晶體MT之閾值是否上升至所需值。控制電路1122比較編程未結束之位元數、與設定於控制電路1122之暫存器內之特定之位元數。
{方法3}控制電路1122對步驟S101之下位頁之編程動作(或包含編程動作及編程驗證動作之寫入動作)之次數(亦稱為脈衝之施加次數、或循環次數)進行計數，判定是否超過特定次數。
控制電路1122藉由進行方法1(判定方法1)、或方法1及方法2之組合(判定方法2)、或方法1及方法3之組合(判定方法3)、或方法1~方法3之組合(判定方法4)，來判定是否能夠移行至2位元編程動作。
{判定方法1}
對控制電路1122使用判定方法1之情形之例進行說明。控制電路1122於判定接收到與上位頁相關之指令序列之情形時(步驟S103、是)，認為能夠移行至2位元編程動作，而移行至步驟S106。控制電路1122於判定未接收該指令序列之情形時(步驟S103、否)，認為不能移行至2位元編程動作，而移行至步驟S104。
{判定方法2}
其次，對控制電路1122使用判定方法2之情形之例進行說明。控制電路1122於判定接收與上位頁相關之指令序列，且編程未結束之位元數為特定位元數以下之情形時(步驟S103、是)，認為能夠移行至2位元編程動作，而移行至步驟S106。控制電路1122於判定未接收該指令序列或者編程未結束之位元數大於特定位元數之情形時(步驟S103、 否)，認為不能移行至2位元編程動作，而移行至步驟S104。
{判定方法3}
其次，對控制電路1122使用判定方法3之情形之例進行說明。控制電路1122於判定接收與上位頁相關之指令序列、且編程動作之次數為特定值以上之情形時(步驟S103、是)，認為能夠移行至2位元編程動作，而移行至步驟S106。控制電路1122於判定未接收該指令序列或編程動作之次數未達特定值之情形時(步驟S103、否)，認為不能移行至2位元編程動作，而移行至步驟S104。
{判定方法4}
其次，對控制電路1122使用判定方法4之情形之例進行說明。控制電路1122於判定接收與上位頁相關之指令序列，且編程未結束之位元數為特定位元數以下，且編程動作之次數為特定值以上之情形時(步驟S103、是)，認為能夠移行至2位元編程動作，而移行至步驟S106。控制電路1122於判定未接收該指令序列或編程未結束之位元數大於特定位元數、或者編程脈衝施加次數未達特定值之情形時(步驟S103、否)，認為不能移行至2位元編程動作，而移行至步驟S104。
進而，控制電路1122只要至少包含方法1之判定方法，亦可將其他判定方法附加於方法1。
[S104]
於步驟S103中，控制電路1122判定不能進行2位元編程動作之情形時(步驟S103、否)，控制電路1122判定選擇頁之全位元是否通過驗證。
具體而言，控制電路1122藉由步驟S102之編程驗證而讀出資料。並且，控制電路1122基於讀出資料，來確認記憶胞電晶體MT之閾值是否上升至所需值。以下，對上升至所需值之位元即編程結束之位元、與未上升之位元即編程未結束之位元進行識別，控制電路1122比較編 程未結束之位元數(失效位元數)與設定之允許位元數，來判定編程動作是否通過。
控制電路1122於判定選擇頁之編程驗證通過之情形時(步驟S104、是)，結束對該頁之寫入動作。
再者，於步驟S103中，控制電路1122進行上述方法2之情形時，於步驟S104中利用方法2之判定結果。
[S105]
於步驟S105中，控制電路1122於判定編程動作失效之情形時(步驟S104、否)，判定編程之循環次數是否為預先設定之最大值。控制電路1122於判定編程之循環次數為最大值之情形時(步驟S105、是)，結束對該頁之寫入動作。
控制電路1122於判定編程之循環次數並非最大值之情形時(步驟S105、否)，例如控制電路1122更新成編程電壓VPGM=(VPGM+ΔVx)，並返回至步驟S101。
[S106]
於步驟S103中，控制電路1122判定能夠進行2位元編程動作之情形時(步驟S103、是)，控制電路1122中斷下位頁寫入，使用下位頁之資料及位址、以及上位頁之資料及位址而開始2位元編程動作。再者，於移行至2位元編程動作時，無須利用下位頁寫入而形成如圖26(b)所示之2值之閾值分佈。
此時，將下位頁寫入動作時(步驟S101~S105)遞增之下位頁編程用之編程電壓VPGM，初始化為2位元編程用之電壓。再者，2位元編程動作中初次編程施加為電壓VPGM(initial for 2bit)。又，於2位元編程動作中，基於以上述儲存之第2快取125b之資料為基礎之下位頁資料以及儲存於第1快取125a之上位頁資料而開始寫入。
[S107]
與步驟S102同樣地，列解碼器1128執行編程驗證動作。
[S108]
與步驟S104同樣地，進一步由控制電路1122進行編程驗證動作。若選擇頁之編程驗證通過(步驟S108、是)，便結束對該頁之寫入動作。
[S109]
與步驟S105同樣地，控制電路1122於判定編程動作失效之情形時(步驟S108、否)，判定編程之循環次數是否為最大值。控制電路1122於判定編程之循環次數為最大值之情形時(步驟S109、是)，結束對該頁之寫入動作。
控制電路1122於判定編程之循環次數並非最大值之情形時(步驟S109、否)，例如控制電路1122將編程電壓VPGM更新成(VPGM+ΔVx)，並返回至步驟S106。
再者，於2位元編程時，與下位頁編程時同樣地，編程電壓VPGM亦以ΔVx逐次遞增，但並非必須限定於此。該點在以下其他實施形態中亦係一樣之。
<關於第7實施形態之資料之寫入動作之具體例1>
其次，參照圖28對第7實施形態之資料之寫入動作之具體例1進行說明。具體例1中，說明在步驟S103中採用判定方法3之情形時之動作。圖28所示之就緒/忙碌表示設於未圖示之NAND型快閃記憶體1120之插腳之狀態，表示NAND型快閃記憶體之內部動作是否佔用快取。例如若為“H”位準則至少1個快取被釋放，表示能夠進行例如資料輸入。
[時刻T0]
自時刻T0開始，NAND型快閃記憶體1120開始自記憶體控制器1110接收與下位頁相關之指令序列(寫入指令(80)、下位頁之位址、下位頁之資料、及寫入開始指令(15))。
[時刻T1]
自時刻T1開始，控制電路1122開始在第3快取1125c中展開下位頁之資料。自時刻T1到時刻T2期間，NAND型快閃記憶體1120為忙碌狀態。
然後，執行步驟S101~S105之動作。
[時刻T2]
於本具體例1之情形時，控制電路1122係於判定為能夠接收與上位頁相關之指令序列，且寫入動作之次數為特定次數(此處，作為一例設為3次)以上之情形時，開始進行2位元編程動作。
[時刻T3]
於時刻T3之前，向記憶胞陣列1130進行下位頁之寫入動作期間，將與上位頁相關之指令序列輸入至NAND型快閃記憶體1120。
[時刻T4]
於時刻T4，控制電路1122於進行3次寫入動作後之步驟S103之判定中，判定能夠移行至2位元編程動作，因此開始2位元編程動作。
於進行2位元編程動作時，控制電路1122將於下位頁寫入動作時(時刻T2~時刻T3)遞增之下位頁編程用之編程電壓VPGM(VPGM(initial for lower)+ΔVx+ΔVx)，初始化為2位元編程用之電壓。再者，於2位元編程動作中初次編程施加為電壓VPGM(initial for 2bit)(電壓VPGM(initial for 2bit)<遞增之下位頁編程用之編程電壓VPGM)。
<關於第7實施形態之資料之寫入動作之具體例2>
其次，使用圖29對第7實施形態之資料之寫入動作之具體例2進行說明。具體例2中，說明在步驟S103中採用判定方法3之情形時之動作。圖29所示之就緒/忙碌表示NAND型快閃記憶體1120之就緒/忙碌。
[時刻T0]~[時刻T2]
與圖28所說明之時刻T0~時刻T2之動作相同。
[時刻T4]
於時刻T4，於進行3次寫入動作後之步驟S103中，仍未向NAND型快閃記憶體1120輸入有與上位頁相關之指令序列。因此，控制電路1122判定不能移行至2位元編程動作，而移行至第4次寫入動作。
[時刻T5]
於時刻T5，向記憶胞陣列1130進行下位頁之寫入動作期間，結束與上位頁相關之指令序列向NAND型快閃記憶體1120之輸入。
[時刻T6]
控制電路1122於進行4次編程動作後之步驟S103之判定中，判定能夠移行至2位元編程動作，因此開始2位元編程動作。
<關於第7實施形態之資料之寫入動作之作用效果>
根據上述實施形態，公開了一種記憶體系統1100，於向記憶胞陣列1130寫入下位頁之寫入動作中，即便選擇頁之全位元未通過驗證，亦能於特定條件下開始2位元編程動作。
更具體而言，於進行向記憶胞陣列1130之下位頁之寫入動作期間，控制電路1122判定是否至少接收到與該下位頁屬於同一字元線WL之上位頁相關之指令序列(寫入指令、位址、資料、及寫入開始指令)。
並且，控制電路1122於判定至少接收與該下位頁屬於同一字元線WL之上位頁相關之指令序列之情形時，使用下位頁之資料及位址、以及上位頁之資料及位址，而移行至2位元編程動作。
且說，有在寫入2位元(4值)資料之動作中逐個位元地寫入資料之方法。此時，如圖26(b)所示，2位元之中先寫入下位頁之資料，然後如圖26(c)所示寫入上位頁之資料。但，此種寫入方法情形時，於下位頁之資料之寫入結束之前，並不能移行至上位頁之資料之寫入。
另一方面，如上所述使用上述實施形態之記憶體系統1100，能夠於下位頁之寫入結束(形成2值之閾值分佈)前進行2位元編程動作，因 此能夠更高速地進行2位元(4值)編程。藉此，可提供能夠更高速地進行寫入動作之高品質之記憶體系統1100。
再者，根據第7實施形態，控制電路1122係於步驟S102之編程驗證後進行步驟S103之判定，但並不限定於此。例如，控制電路1122亦可將步驟S103之判定與步驟S101、S102同時執行。
又，控制電路1122係於與步驟S102之下位頁相關之編程驗證結束後移行至2位元編程動作，但並不限定於此。例如，控制電路1122亦可於步驟S101之編程中、或步驟S102之編程驗證中移行至2位元編程動作。但，若於與步驟S102之下位頁相關之編程驗證結束後移行至2位元編程動作，能夠掌握下位頁之編程驗證結果，從而控制電路1122能夠導出更理想之移行時序。
8.第8實施形態
然後，使用圖30及圖31對第8實施形態之記憶體系統1100進行說明。第8實施形態為，於第7實施形態中，控制電路1122接收到特定之指令之情形時，並不進行下位頁寫入動作，而是立即進行上位頁寫入動作。以下，於第8實施形態中，對具有與上述第7實施形態大體相同功能及構成之構成要素，附加相同符號，且僅於必要情形時才進行重複說明。
<關於第8實施形態之資料之寫入動作>
其次，參照圖30對第8實施形態之資料之寫入動作進行說明。再者，圖30所示之處理主要係藉由控制電路1122之控制而執行。
[S201]
控制電路1122判定能夠移行至2位元編程動作(全序列)。具體而言，控制電路1122判定自記憶體控制器1110接收之指令序列包含之是否為待機指令而非寫入開始指令。
[S202]
控制電路1122於自記憶體控制器1110接收到不含待機指令之與下位頁相關之指令序列之情形時(步驟S201、否)，進行與步驟S101相同之動作。
[S203]
其次，列解碼器1128進行與步驟S102相同之動作。
[S204]
然後，控制電路1122進行與步驟S104相同之動作。若選擇頁之編程驗證通過(步驟S204、是)，便結束對該頁之寫入動作。
[S205]
與步驟S105同樣地，控制電路1122於判定選擇頁之編程驗證失效之情形時(步驟S204、否)，判定編程之循環次數是否為最大值。控制電路1122於判定編程之循環次數為最大值之情形時(步驟S205、是)，結束對該頁之寫入動作。
控制電路1122於判定編程之循環次數並非最大值之情形時(步驟S205、否)，例如控制電路1122將編程電壓VPGM更新為(VPGM+ΔVx)，並返回至步驟S202。
[S206]
於步驟S201中，控制電路1122於自記憶體控制器1110接收到包含待機指令(1A)之指令序列之情形時(步驟S201、是)，不進行下位頁之寫入動作，而是於接收到與上位頁相關之指令序列之前待機。
[S207]
控制電路1122於自記憶體控制器1110接收到與上位頁相關之指令序列之情形時，使用下位頁之資料及位址、以及上位頁之資料及位址，開始用於2位元編程動作(全序列)之編程動作。再者，2位元編程動作中初次編程施加為電壓VPGM(initial for 2bit)。
[S208]
與步驟S107同樣地，列解碼器1128執行編程驗證動作。
[S209]
與步驟S204同樣地，進一步由控制電路1122進行編程驗證動作。若選擇頁之編程驗證通過(步驟S209、是)，便結束對該頁之寫入動作。
[S210]
與步驟S205同樣地，控制電路1122於判定選擇頁之編程驗證失效之情形時(步驟S209、否)，判定編程之循環次數是否為最大值。控制電路1122於判定編程之循環次數為最大值之情形時(步驟S210、是)，結束對該頁之寫入動作。
控制電路1122於判定編程之循環次數並非最大值之情形時(步驟S210、否)，例如控制電路1122將編程電壓VPGM更新為(VPGM+ΔVx)，並返回至步驟S207。
<關於第8實施形態之資料之寫入動作之具體例>
其次，參照圖31對第8實施形態之資料之寫入動作之具體例進行說明。圖31所示之就緒/忙碌表示NAND型快閃記憶體1120之就緒/忙碌。
[時刻T0]
於時刻T0，NAND型快閃記憶體1120自記憶體控制器1110接收與與下位頁相關之指令序列。
[時刻T1]
於時刻T1，控制電路1122判定該指令序列包含待機指令(1A)之情形時，不進行下位頁之寫入動作，而是於接收到與上位頁相關之指令序列之前待機。
又，控制電路1122於第3快取1125c中展開下位頁之資料。該期間，NAND型快閃記憶體1120為忙碌狀態。
[時刻T2]
於時刻T2，若向第3快取1125c之下位頁資料展開結束，則NAND型快閃記憶體1120變成就緒狀態。
[時刻T3]
於時刻T3，控制電路1122若自記憶體控制器1110接收與上位頁相關之指令序列，便開始2位元編程動作(全序列)。
<關於第8實施形態之資料之寫入動作之作用效果>
根據上述實施形態，記憶體控制器1110使用待機指令(1A)讓NAND型快閃記憶體1120之下位頁寫入動作待機。並且，記憶體控制器1110藉由將上位頁之指令序列輸入至NAND型快閃記憶體1120，能夠使NAND型快閃記憶體1120進行2位元編程動作。
如此，於本實施形態中，不進行下位頁寫入而是進行2位元編程，因此與逐個位元地進行寫入動作之情形相比，可提供能夠更高速地進行寫入動作之高品質之記憶體系統1100。
9.第9實施形態
然後，使用圖32對第9實施形態之記憶體系統1100進行說明。於第9實施形態中，係說明將第7實施形態與第8實施形態組合後之動作。再者，於第9實施形態中，對於具有與上述第7實施形態及第8實施形態大體相同功能及構成之構成要素，附加相同符號且僅於必要情形時重複說明。
<關於第9實施形態之資料之寫入動作>
參照圖32對第9實施形態之資料之寫入動作進行說明。再者，圖32所示之處理主要係藉由控制電路1122之控制而執行。
[S301]
控制電路1122與步驟S201同樣地動作。
[S302]
控制電路1122與步驟S202同樣地動作(步驟S301、否)。
[S303]
其次，列解碼器1128與步驟S203同樣地動作。
[S304]
然後，控制電路1122與步驟S103同樣地動作。
[S305]
進而，控制電路1122與步驟S104同樣地動作(步驟S304、否)。
[S306]
然後，控制電路1122與步驟S105同樣地動作(步驟S305、否)。
[S307]
控制電路1122與S206同樣地動作。
[S308]
控制電路1122與步驟S106、或S207同樣地動作(步驟S304、S301、是)。
[S309]
列解碼器1128與步驟S107同樣地動作。
[S310]
控制電路1122與步驟S108同樣地動作。
[S311]
控制電路1122與步驟S109同樣地動作(步驟S310、否)。
<關於第9實施形態之資料之寫入動作之作用效果>
根據上述實施形態，係組合第7實施形態之資料之寫入方法與第8實施形態之資料之寫入方法。因此，能夠享有第7實施形態及第8實施形態之作用效果。
10.第10實施形態
然後，使用圖33對第10實施形態之記憶體系統1100進行說明。於第10實施形態中說明如下方法：在第7實施形態之下位頁寫入動作時， 驗證失效之情形時，對下位頁資料進行訂正。再者，於第10實施形態中，對具有與上述第7實施形態大體相同功能及構成之構成要素，附加相同符號，且僅於必要時進行重複說明。
<關於第10實施形態之資料之寫入動作>
其次，參照圖33對第10實施形態之資料之寫入動作進說明。再者，圖33所示之處理主要係藉由控制電路1122之控制而執行。
[S401]~[S405]
與步驟S101~S105同樣地動作。
[S406]
控制電路1122經由感測放大器1126檢查並讀出下位頁寫入動作後之當前單元狀態。亦可不實施檢查讀出而使用第3快取1125c內殘留之編程驗證之結果。
如圖34所示，將編程驗證之結果(Lower page program result)儲存於第3快取1125c。圖34中“P”表示驗證通過位元，“F”表示驗證失效位元。又，下位頁資料被儲存於第2快取1125b。於圖34中，設bit2與bit6之下位頁失效。
[S407]
此處，控制電路1122按照下述三種方法對下位頁之失效進行補救。再者，於此雖未詳細記載，但例如藉由對頁單位之資料賦予頁ECC奇偶性，並利用ECC電路1113進行運算，能夠對特定之位元數之錯誤進行補救。因此，於NAND型快閃記憶體1120中，有在ECC電路1113之資料訂正可能範圍內，能夠允許寫入資料之變更或寫入未結束位元之放置之情形。此處上述之補救係指上述資料之變更、或編程驗證之判斷基準之變更。
{補救方法1}
於圖34中，bit2為下位頁資料“0”、上位頁資料為“0”，最終閾值分 佈到達位置為“B”位準。但，於自下位頁寫入移行至2位元寫入階段、具體而言在步驟S406中，只要能夠確認超過閾值分佈之A分佈，控制電路1122便會進行將bit2之下位頁資料自“0”資料變更成“1”資料之處理。藉此，於該2位元編程中，能夠將bit2作為下位頁資料之位元不良進行處理。
{補救方法2}
下位頁編程驗證失效之位元有可能係寫入困難之不良位元，該位元有即便進行上位頁寫入，編程驗證亦會失效之可能性。因此，控制電路1122於移行至2位元寫入之階段，將上位頁與下位頁之資料變更。具體而言，於圖35中，bit6為下位頁資料“0”、上位頁資料為“1”，最終閾值分佈到達位置為“C”。此處，控制電路1122進行將bit6之下位頁寫入資料自“0”資料變更成“1”資料之處理。藉此，於2位元寫入中，bit6變成非寫入，以後都不進行寫入。
{補救方法3}
於補救方法1、補救方法2中，公開了在移行至2位元編程之階段變更上位或下位頁資料之方法。於補救方法3中，不變更上位頁或下位頁資料，而是根據上述當前單元之狀態之檢查讀出之結果、或者第3快取1125c內殘留之編程驗證之結果，來變更編程驗證是否通過之判斷基準。
補救方法1、補救方法2、補救方法3可根據寫入進度、具體而言失效位元數、或循環次數等複數個判斷基準，由控制電路1122適當地進行判斷。
其次，對具體之寫入資料之處理方法進行敍述。於圖36中，根據儲存於第3快取1125c之Lower Page program result，P表示1資料，F表示0資料。
於補救方法1中，以如下方式實現：將儲存有下位頁寫入資料之 第2快取1125b、與儲存有上位頁資料之第1快取1125a之OR運算結果反轉，進一步對其結果以儲存於第3快取1125c之下位頁之編程驗證之結果之反轉資料進行AND運算，並以運算結果對儲存於第2快取1125b之下位頁寫入資料進行OR運算。
藉此，將下位頁寫入時之編程驗證失效之位元自0變更成1資料，使用該變更後之資料開始2位元寫入。
於補救方法2中，以如下方式實現：將儲存於第3快取1125c之下位頁編程驗證之結果之反轉，對儲存有下位頁之寫入資料之第2快取1125b與儲存有上位頁寫入資料之第1快取1125a分別進行OR運算。
藉此，將下位頁寫入時之編程驗證失效之位元分別自0變更成1資料並作為非寫入資料，使用該變更後之資料開始2位元寫入。
於補救方法3中，參照圖36，bit6與bit2係於下位頁寫入中編程驗證失效之位元。bit6之最終閾值分佈到達位置為“C”，bit2之閾值分佈到達位置為“A”。藉此，於移行至2位元寫入後之編程驗證之判斷中、具體而言在步驟S410之判斷中，於設定之允許位元數上，加算下位頁之檢查讀出之結果或編程驗證之失效位元數相關之數。
更具體而言，控制電路1122於步驟S410之判斷中有時對每一閾值分佈而設定允許位元數。此種情形時，控制電路1122使用針對A之閾值分佈而設定之允許數。控制電路1122針對B之閾值分佈係設定在設定之允許數上，與下位位元之失效位元數相關地、於此加算1後所得之允許數。控制電路1122針對C之閾值分佈係設定在設定之允許數上，與下位位元之失效位元數相關地、於此加算1後所得之允許數。
控制電路1122有時並非對每一閾值分佈設定允許位元數，而是對2位元寫入全體設定允許位元數。此種情形時，控制電路1122係設定在設定之允許數上，與下位頁寫入之失效位元數相關地、加算2後所得之允許數。
上述設定之允許數係指電路中設定之值、或已知熔斷器中記錄之值。
[S408]~[S410]
進行與步驟S106~S108同樣之動作。
[S411]
進行與步驟S109同樣之動作，於循環次數並非最大值之情形時，返回到步驟S407。
<關於第10實施形態之資料之寫入動作之作用效果>
根據上述實施形態，根據與失效之下位頁相關之上位頁之寫入狀態而變更處理方法。
然而，該ECC電路1113之補救有限度，於失效位元數超過頁ECC奇偶性能夠補救之位元數之情形時，便無法進行補救。
然而，根據上述實施形態，能夠減少需要補救之位元數。
又，由於並不會預先對有可能失效之位元進行寫入動作，因此能夠預先避開對寫入時間長之位元之寫入動作，從而能夠避免系統性能、尤其是寫入性能變差。
或者，根據下位頁之寫入結果來變更編程驗證之通過、失效之判斷基準，對該頁設定適當之驗證通過失效基準，藉此亦能避免寫入性能變差。
進而，由於能夠獲得與第7實施形態同樣之效果，因此可提供能夠更高速地進行寫入動作之高品質之記憶體系統1100。
再者，第10實施形態還可將第8實施形態及第9實施形態組合使用。
11.變化例等
上述實施形態之記憶體系統具備半導體記憶裝置(100@圖1)及控制器(200@圖1)。半導體記憶裝置具備：第1記憶胞(MT@圖3)，能夠儲 存第1及第2位元；第1記憶胞陣列(111_0@圖3)，具備第1記憶胞單元，上述第1記憶胞單元包含複數個第1記憶胞，且能夠儲存與第1位元對應之第1頁(Data1_0@圖6)及與第2位元對應之第2頁(Data2_0@圖6)；第1感測放大器(115_0@圖2)，連接於第1記憶胞陣列；第1快取(116_0@圖2)，保持自控制器發送之第1及第2頁中之一者；第2快取(117_0@圖2)，連接於第1感測放大器，保持自第1快取傳送之第1頁；以及第3快取(118_0@圖2)，連接於第1感測放大器，保持自第1快取傳送之第2頁；且根據指令(C4@圖6)，將第2快取保持之第1頁、及第3快取保持之第2頁寫入第1記憶胞陣列。控制器能夠於發送與第1頁對應之第1位址信號(Address1_0@圖6)前，將與第2頁對應之第2位址信號(Address2_0@圖6)發送至半導體記憶裝置。半導體記憶裝置根據第1位址信號而將第1頁保持於第2快取，且根據第2位址信號而將第2頁保持於第3快取。
藉由應用上述實施形態，可提供能夠提昇處理能力之半導體記憶裝置及記憶體系統。
再者，實施形態並不限定於上述說明之形態，能夠進行各種變化。
11.1第1變化例
於上述實施形態中，說明了表示第1頁或第2頁之資訊包含於位址信號之情形，但表示第1頁或第2頁之資訊亦可作為前綴指令而自控制器200發送。關於本例使用圖18及圖19進行說明。
如圖18所示，與第1實施形態之圖2不同之方面為，NAND型快閃記憶體100藉由指令接收第1頁及第2頁之資訊，自指令解碼器126將信號PLN0_PG2及信號PLN1_PG2發送至記憶胞控制暫存器130。
又，如圖19所示，自控制器200向NAND型快閃記憶體100發送資料時，於指令“C1”之前附加表示第1頁之指令“P1”或表示第2頁之“P2”作為前綴指令。
11.2第2變化例
於第1實施形態中，如圖6所示，控制器200在第1次與第3次資料發送時，係發送指令“DC3”，但亦可使用指令“TC2”。關於本例使用圖20及圖21進行說明。
如圖20及圖21所示，控制器200在第1次與第3次資料發送時(圖20之參照符號(a)及(c))係發送指令“TC2”。並且，信號CMD_TC2亦對應於指令“TC2”而被設為“H”位準。藉此，於第1次資料接收後(圖20及圖21之參照符號(1))，感測單元113將片PLN1中儲存於第1快取116_1之資料“Data1_1”傳送至第2快取117_1。又，於第3次資料接收後(圖20及圖21之參照符號(1))，感測單元113將片PLN0中儲存於第1快取116_0之資料“Data2_0”傳送至第2快取117_0。
11.3第3變化例
於第1實施形態中，控制器200係按照片PLN1之第1頁、片PLN0之第1頁、片PLN0之第2頁、片PLN1之第2頁之順序發送資料，但資料發送順序能夠任意地變更。具體地說明資料發送順序之組合。
首先，於第1次資料發送中，發送與4個頁(片PLN0之第1及第2頁、以及片PLN1之第1及第2頁)中之一者對應之資料。
其次，於第2次資料發送中，發送與第1次資料發送中未發送之3個頁中之一者對應之資料。例如，於第1次資料發送中發送了片PLN0之第1頁之資料之情形時，便發送與3個頁(片PLN0之第2頁、以及片PLN1之第1及第2頁)中之一者對應之資料。
其次，於第3次資料發送中，發送與第1次及第2次資料發送中未發送之2個頁中之一者對應之資料。例如，於第1次資料發送中發送了片PLN0之第1頁之資料，於第2次資料發送中發送了片PLN1之第2頁之資料之情形時，便發送與2個頁(片PLN0之第2頁及片PLN1之第1頁)中之一者對應之資料。
其次，於第4次資料發送中，發送第1次至第3次資料發送中未發 送之頁之資料。例如於第1次資料發送中發送了片PLN0之第1頁之資料，於第2次資料發送中發送了片PLN1之第2頁之資料，於第3次資料發送中發送了片PLN1之第1頁之資料之情形時，便發送片PLN0之第2頁之資料。
藉此，控制器200在發送4個頁(片PLN0及PLN1之第1及第2頁)之資料之情形時，其順序組合為4×3×2共24種。
再者，若包括在對各個資料發送如第2實施形態說明般執行了資料之覆寫或OR運算之情形，或如第3實施形態說明般無頁資料之情形等，資料發送順序之組合便會進一步增加。
11.4其他變化例
再者，上述實施形態僅為一例，各實施形態能夠進行各種變化。進而，各實施形態只要可能便能夠進行組合。例如，亦可對第1實施形態之構成，應用第2實施形態與第6實施形態，將儲存於第2快取117之資料暫時讀出至控制器200，進行ECC等處理後，再次發送至第2快取117進行覆寫。
進而，上述實施形態之“傳送”包含移動資料之情形，亦包含複製資料之情形。具體而言，例如自第1快取116向第2快取117或第3快取118傳送資料時，第1快取116可於傳送後保持資料，亦可抹除資料。
進而，上述實施形態能夠應用於平面型NAND型快閃記憶體或三維積層型NAND型快閃記憶體之任一種。
進而，於第7至第10實施形態中，說明了自2值寫入移行至4值寫入、或一開始便進行4值寫入之方法。但，並不限於此，於超多值之情形時，例如自2值寫入移行至8值寫入、自4值寫入移行至8值寫入、或一開始便進行8值寫入之情形等亦能夠使用同樣之方法。換言之，即便於記憶胞電晶體MT能夠保持2位元以上之資料之情形時，亦能夠應用上述第7至第10實施形態。
進而，於第7至第10實施形態中，資料鎖存電路1125具備3個快取，但並不限於此，只要具備至少2個以上之快取便可。
進而，上述實施形態之“連接”亦包含於中間介置例如電晶體或電阻等其他某物而間接連接之狀態。
雖對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提示者，並不意圖限定發明之範圍。該等實施形態能夠以其他各種形態實施，且於不脫離發明主旨之範圍內能夠進行各種省略、置換、變更。上述實施形態或其變化包含於發明之範圍及主旨，同樣包含於申請專利範圍所記載之發明及其均等範圍內。
再者，本發明相關之各實施形態亦可如以下所示。
(1)於讀出動作中，
A位準之讀出動作中對被選擇字元線施加之電壓為例如0V~0.55V之間。並不限定於此，亦可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V任一者之間。
B位準之讀出動作中對被選擇之字元線施加之電壓為例如1.5V~2.3V之間。並不限定於此，亦可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V任一者之間。
C位準之讀出動作中對被選擇之字元線施加之電壓為例如3.0V~4.0V之間。並不限定於此，亦可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V任一者之間。
作為讀出動作之時間(tR)亦可為例如25μs~38μs、38μs~70μs、70μs~80μs之間。
(2)寫入動作如上所述包含編程動作與驗證動作。於寫入動作中，編程動作時對被選擇之字元線最初施加之電壓為例如13.7V~14.3V之間。並不限定於此，亦可為例如13.7V~14.0V、14.0V~14.6V任一者之間。
亦可變更對第奇數個字元線進行寫入時對被選擇之字元線最初施加之電壓、以及對第偶數個字元線進行寫入時對被選擇之字元線最初施加之電壓。
將編程動作設為ISPP方式(Incremental Step Pulse Program)時，遞增電壓可列舉例如0.5V左右。
對非選擇之字元線施加之電壓亦可為例如6.0V~7.3V之間。並不限定於該情形，可為例如7.3V~8.4V之間，還可為6.0V以下。
亦可根據非選擇之字元線係第奇數個字元線、還是第偶數個字元線，來變更要施加之通過電壓。
寫入動作之時間(tProg)亦可為例如1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
(3)於抹除動作中，對形成於半導體基板上部且上方配置有上述記憶胞之井最初施加之電壓為例如12V~13.6V之間。並不限定於該情形，亦可為例如13.6V~14.8V、14.8V~19.0V、19.0~19.8V、19.8V~21V之間。
抹除動作之時間(tErase)亦可為例如3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
(4)記憶胞之構造為，於半導體基板(矽基板)上具有介隔膜厚4~10nm之隧道絕緣膜而配置之電荷儲存層。該電荷儲存層可為膜厚2~3nm之SiN、或SiON等絕緣膜與膜厚3~8nm之多晶矽之積層構造。又，多晶矽中亦可添加Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜具有被例如膜厚3~10nm之下層High-k膜與膜厚3~10nm之上層High-k膜夾著之膜厚4~10nm之氧化矽膜。High-k膜可列舉HfO等。又，氧化矽膜之膜厚可較High-k膜之膜厚厚。於絕緣膜上經由膜厚3~10nm之功函數調整用材料而形成膜厚30nm~70nm之控制電極。此處，功函數調整用材 料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。
又，可於記憶胞間形成氣隙。

Claims (21)

  1. 一種記憶體系統，其包含半導體記憶裝置及控制器，且上述半導體記憶裝置包含：第1記憶胞陣列，其包含第1記憶胞單元，該第1記憶胞單元包含複數個可記憶第1及第2位元之第1記憶胞，可記憶與上述第1位元對應之第1頁及與上述第2位元對應之第2頁；第1感測放大器，其連接於上述第1記憶胞陣列；第1快取，其保持自上述控制器發送之上述第1及第2頁之一者；第2快取，其連接於上述第1感測放大器，保持自上述第1快取傳送之上述第1頁；及第3快取，其連接於上述第1感測放大器，保持自上述第1快取傳送之上述第2頁；且上述控制器係可於發送與上述第1頁對應之第1位址信號前，將與上述第2頁對應之第2位址信號發送至上述半導體記憶裝置，亦可於發送與上述第2頁對應之第2位址信號前，將與上述第1頁對應之第1位址信號發送至上述半導體記憶裝置；上述控制器將第3指令發送至上述半導體記憶裝置，上述半導體記憶裝置係於接收到上述第3指令之情形時，將上述第2快取保持之上述第1頁與上述第3快取保持之上述第2頁調換。
  2. 如請求項1之記憶體系統，其中上述控制器將第1指令發送至上述半導體記憶裝置，上述半導體記憶裝置係於接收到上述第1指令之情形時，將上述第1快取之保持資料傳送至上述第2及第3快取之一者。
  3. 如請求項1或2之記憶體系統，其中上述控制器將第2指令發送至上述半導體記憶裝置，上述半導體記憶裝置係於接收到上述第2指令之情形時，進行上述第1快取之保持資料與上述第2及第3快取之一者之保持資料之邏輯運算。
  4. 如請求項1或2之記憶體系統，其中上述控制器將第4指令發送至上述半導體記憶裝置，上述半導體記憶裝置係於接收到上述第4指令之情形時，以保持有上述第2及第3快取之一者之保持資料之狀態，將上述保持資料傳送至上述第1快取。
  5. 如請求項1或2之記憶體系統，其中上述控制器將第5指令發送至上述半導體記憶裝置，上述半導體記憶裝置係於接收到上述第5指令之情形時，於上述第1快取保持上述第1及第2頁之一者，並保留上述第1及第2頁之一者自上述第1快取向上述第2及第3快取之一者之傳送。
  6. 如請求項2之記憶體系統，其中上述半導體記憶裝置係：於接收到上述第1位址信號之情形時，將第1信號設為第1邏輯狀態，於接收到上述第2位址信號之情形時，將上述第1信號設為第2邏輯狀態，且當接收到上述第1指令時，於上述第1信號為第1邏輯狀態之情形時，將上述第1快取之上述保持資料傳送至上述第2快取，於上述第1信號為第2邏輯狀態之情形時，將上述第1快取之上述保持資料傳送至上述第3快取。
  7. 如請求項1或2之記憶體系統，其中上述半導體記憶裝置進而包含：第2記憶胞陣列，其包含第2記憶胞單元，該第2記憶胞單元包含複數個可記憶上述第1及第2位元之第2記憶胞，可儲存與上述第1位元對應之第3頁及與上述第2位元對應之第4頁；第2感測放大器，其連接於上述第2記憶胞陣列；第4快取，其保持自上述控制器發送之上述第3及第4頁之一者；第5快取，其連接於上述第2感測放大器，保持自上述第4快取傳送之上述第3頁；及第6快取，其連接於上述第2感測放大器，保持自上述第4快取傳送之上述第4頁；且將上述第5快取保持之上述第3頁與上述第6快取保持之上述第4頁寫入上述第2記憶胞陣列；上述控制器係可於發送與第3頁對應之第3位址信號前，將與上述第4頁對應之第4位址信號發送至上述半導體記憶裝置；上述半導體記憶裝置係根據上述第3位址信號而將上述第3頁保持於上述第5快取，根據上述第4位址信號而將上述第4頁保持於上述第6快取。
  8. 如請求項7之記憶體系統，其中上述半導體記憶裝置係：於接收到上述第3位址信號之情形時，將第2信號設為上述第1邏輯狀態，於接收到上述第4位址信號之情形時，將上述第2信號設為上述第2邏輯狀態，且於接收到上述第1及第2位址信號之一者之情形時，將第3信號設為上述第2邏輯狀態，於接收到上述第3及第4位址信號之一者之情形時，將第4信號設為上述第2邏輯狀態；當接收到上述第1指令時，於上述第3信號為上述第2邏輯狀態之情形時，根據上述第1信號而將上述第1快取之上述保持資料傳送至上述第2及第3快取之一者，於上述第4信號為上述第2邏輯狀態之情形時，根據上述第2信號而將上述第4快取之保持資料傳送至上述第5及第6快取之一者。
  9. 一種半導體記憶裝置，其包含：第1記憶胞陣列，其包含第1記憶胞單元，該第1記憶胞單元包含複數個可記憶第1及第2位元之第1記憶胞，可儲存與上述第1位元對應之第1頁及與上述第2位元對應之第2頁；第1感測放大器，其連接於上述第1記憶胞陣列；第1快取，其保持自外部發送之上述第1及第2頁之一者；第2快取，其連接於上述第1感測放大器，保持自上述第1快取傳送之上述第1頁；及第3快取，其連接於上述第1感測放大器，保持自上述第1快取傳送之上述第2頁；且於接收到第1指令之情形時，將上述第1快取之保持資料傳送至上述第2及第3快取之一者；於接收到第3指令之情形時，將上述第2快取保持之上述第1頁與上述第3快取保持之上述第2頁調換。
  10. 一種記憶體系統，其包含：半導體記憶體裝置，其包括：複數個記憶胞之第1群及複數個記憶胞之第2群；第1、第2及第3快取，其等用於在資料被寫入上述第1群之上述複數個記憶胞前，儲存上述資料；第4、第5及第6快取，其等用於在資料被寫入上述第2群之上述複數個記憶胞前，儲存上述資料；及記憶體控制器，其經構成為發行複數之指令至上述半導體記憶體裝置，上述指令包含：第1指令，其與位址資料及寫入資料一起發行(issued)，以根據上述位址資料而儲存上述寫入資料於上述第1或第4快取，及第2指令，其與位址資料及寫入資料一起發行，以根據上述位址資料而儲存上述寫入資料於上述第1或第4快取，然後傳送上述第1快取中之上述寫入資料至上述第2及第3快取之一者及傳送上述第4快取中之上述寫入資料至上述第5及第6快取之一者；其中上述記憶體控制器經構成為發行第3指令，以至少將儲存於上述第2及第3快取中之上述資料寫入至上述複數個記憶胞之第1群及將儲存於上述第5及第6快取中之上述資料寫入至上述複數個記憶胞之第2群，且上述記憶體控制器經構成為發行上述第1及第2指令，其等係交錯方式(interleaved fashion)而對不同群之複數個記憶體胞進行定址(addressing)。
  11. 如請求項10之記憶體系統，其中上述半導體記憶體裝置係響應於(in response to)上述第1或第2指令，若上述位址資料指示上述第1群之上述複數個記憶體胞被選為對象(targeted)則儲存上述寫入資料於上述第1快取，若上述位址資料指示上述第2群之上述複數個記憶體胞被選為對象則儲存上述寫入資料於上述第4快取。
  12. 如請求項11之記憶體系統，其中上述半導體記憶體裝置係響應於上述第1或第2指令，進而：若上述位址資料指示上述第1群之上述複數個記憶體胞被選為對象則設定第1控制信號之邏輯狀態，若上述位址資料指示上述第2群之上述複數個記憶體胞被選為對象則設定第2控制信號之邏輯狀態，上述第1控制信號之上述邏輯狀態指示上述第2及第3快取之一者為上述第1快取中之上述寫入資料之目的地(destination)，且上述第2控制信號之上述邏輯狀態指示上述第5及第6快取之一者為上述第4快取中之上述寫入資料之目的地。
  13. 如請求項12之記憶體系統，其中上述半導體記憶體裝置係響應於上述第2指令，進而：根據上述第1控制信號之上述邏輯狀態而傳送上述第1快取中的上述寫入資料至上述第2及第3快取之一者，及根據上述第2控制信號之上述邏輯狀態而傳送上述第4快取中的上述寫入資料至上述第5及第6快取之一者。
  14. 如請求項10之記憶體系統，其中上述複數之指令包含：第4指令，其與位址資料及寫入資料一起發行，以根據上述位址資料而儲存上述寫入資料於上述第1或第4快取之一者，初始化上述第1或第4快取之另一者，然後傳送上述第1快取中之上述寫入資料至上述第2及第3快取之一者及傳送上述第4快取中之上述寫入資料至上述第5及第6快取之一者。
  15. 如請求項10之記憶體系統，其中用以於上述半導體記憶體裝置執行上述第1指令之期間(time period)係少於用以於上述半導體記憶體裝置中執行上述第2指令之期間。
  16. 一種半導體記憶體裝置，其包含：複數個記憶胞之第1群及複數個記憶胞之第2群；第1、第2及第3快取，其等用於在資料被寫入上述第1群之上述複數個記憶胞前，儲存上述資料；第4、第5及第6快取，其等用於在資料被寫入上述第2群之上述複數個記憶胞前，儲存上述資料；及控制單元，其經構成為處理自外部單元接收之複數之指令，該複數之指令包含：第1指令，其與位址資料及寫入資料一起發行，以根據上述位址資料而儲存上述寫入資料於上述第1或第4快取，及第2指令，其與位址資料及寫入資料一起發行，以根據上述位址資料而儲存上述寫入資料於上述第1或第4快取，然後傳送上述第1快取中之上述寫入資料至上述第2及第3快取之一者及傳送上述第4快取中之上述寫入資料至上述第5及第6快取之一者；其中上述控制單元經構成為發行第3指令，以至少將儲存於上述第2及第3快取中之上述資料寫入至上述複數個記憶胞之第1群及將儲存於上述第5及第6快取中之上述資料寫入至上述複數個記憶胞之第2群，且上述控制單元經構成為發行上述第1及第2指令，其等係交錯方式而對不同群的複數個記憶體胞進行定址。
  17. 如請求項16之半導體記憶體裝置，其中上述控制單元係響應於上述第1或第2指令，若上述位址資料指示上述第1群之上述複數個記憶體胞被選為對象則儲存上述寫入資料於上述第1快取，若上述位址資料指示上述第2群之上述複數個記憶體胞被選為對象則儲存上述寫入資料於上述第4快取。
  18. 如請求項17之半導體記憶體裝置，其中上述控制單元係響應於上述第1或第2指令，進而：若上述位址資料指示上述第1群之上述複數個記憶體胞被選為對象則設定第1控制信號之邏輯狀態，若上述位址資料指示上述第2群之上述複數個記憶體胞被選為對象則設定第2控制信號之邏輯狀態，上述第1控制信號之上述邏輯狀態指示上述第2及第3快取之一者為上述第1快取中之上述寫入資料之目的地，且上述第2控制信號之上述邏輯狀態指示上述第5及第6快取之一者為上述第4快取中之上述寫入資料之目的地。
  19. 如請求項18之半導體記憶體裝置，其中上述控制單元係響應於上述第2指令，進而：根據上述第1控制信號之上述邏輯狀態而傳送上述第1快取中的上述寫入資料至上述第2及第3快取之一者，及根據上述第2控制信號之上述邏輯狀態而傳送上述第4快取中的上述寫入資料至上述第5及第6快取之一者。
  20. 如請求項16之半導體記憶體裝置，其中上述複數之指令包含：第4指令，其與位址資料及寫入資料一起發行，以根據上述位址資料而儲存上述寫入資料於上述第1或第4快取之一者，初始化上述第1或第4快取之另一者，然後傳送上述第1快取中之上述寫入資料至上述第2及第3快取之一者及傳送上述第4快取中之上述寫入資料至上述第5及第6快取之一者。
  21. 如請求項16之半導體記憶體裝置，其中用以於上述半導體記憶體裝置處理上述第1指令之期間係少於用以於上述半導體記憶體裝置處理上述第2指令之期間。
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