JP2006216137A - 半導体記憶装置 - Google Patents

Abstract

【課題】 高速、大容量のメモリマクロを構成できる半導体記憶装置を提供する。
【解決手段】 外部回路とのインターフェース部と、書き込みデータ線と、読み出しデータ線と、インターフェース部に書き込みデータ線を介して接続されたデータ制御部と、このデータ制御部に接続されたメモリブロックとを有するデータ記憶部と、読み出しデータ線とインターフェース部との間に接続された読み出しラッチブロックとを具備し、データ制御部は前記メモリブロックから読み出されたデータをクロックの後縁をトリガーとして読み出しデータ線に出力し、読み出しラッチブロックはクロックの後縁から少なくとも１サイクル後の他のクロックの後縁をトリガーとしてデータをラッチし、インターフェース部は他のクロック後の更に他のクロックの前縁をトリガーとして外部回路へデータを出力することを特徴とする半導体記憶装置。
【選択図】図９

Description

本発明は、Ｉ／Ｏブロックの上に複数のメモリブロックが積層された、例えばｅＤＲＡＭ（embedded Dynamic Random Access Memory）のような構成を持つ大容量の半導体記憶装置に関する。

Ｉ／Ｏブロックと複数のメモリブロックにより構成される、例えばｅＤＲＡＭのような構成を持つ大容量の半導体記憶装置は大容量メモリマクロと呼ばれる。従来の大容量メモリマクロは例えば図１７に示すように構成されている。図１７において、複数のメモリブロック２０４<０>〜２０４<３>夫々は相補データ線ＤＱt/cを介してデータ制御部であるＤＱＢブロック２０３に接続しており、ＤＱＢブロック２０３はさらにＩＯブロックと接続している。外部からの書き込みデータはＤＩＮに供給されＩ／Ｏブロック２０１によりＤＱＢブロック２０３へ送られ、データ線ＤＱt/cを介してメモリブロック２０４<０>〜２０４<３>のいずれかに選択的に書き込まれる。例えばｅＤＲＡＭの場合であれば、夫々のメモリブロックはデータ線ＤＱt/cと接続するセンスアンプ部およびメモリアレイを有しており、データ線ＤＱt/cへ伝えられた書き込みデータはセンスアンプ部によりメモリアレイへ書き込まれる。また、メモリブロック２０４<０>〜２０４<３>のいずれかから選択的に読み出された読み出しデータは、データ線ＤＱt/cを介してＤＱＢブロック２０３へ伝えられる。例えばｅＤＲＡＭの場合あれば、メモリブロック内に有するメモリアレイによりセンスアンプ部へ読み出しデータが読み出された後増幅され、データ線ＤＱt/cを介してＤＱＢブロックへ伝えられる。ＤＱＢブロック２０３に読み出されたデータは再び増幅されＩ／Ｏブロックに伝えられてラッチされた後、外部に出力データＤＯＵＴとして出力される。

一般に、メモリマクロが大容量化すると、データ線長が増大しメモリマクロの高速動作に大きな障害となる。よってデータ線長増大の抑制は大容量のメモリマクロには必須であるが、この問題の解決にはデータ線制御の複雑化を招くことが多い。データ線制御の複雑化はＤＱＢブロックの回路面積を増大させ、結果としてメモリマクロの面積を増大させてしまう。

従ってこの発明の目的は、ＤＱＢブロック回路を簡略化しＤＱＢブロックの回路面積の増大を防ぐことで高速、大容量のメモリマクロを構成することができる半導体記憶装置を提供することである。

この発明の一実施形態によれば、外部回路との間でデータの授受を行うインターフェース部と、
書き込みデータ線と、読み出しデータ線と、前記インターフェース部に前記書き込みデータ線を介して接続されたデータ制御部と、このデータ制御部に接続されたメモリブロックとを有するデータ記憶部と、
前記読み出しデータ線と前記インターフェース部との間に接続された読み出しラッチブロックとを具備し、
前記データ制御部は前記メモリブロックから読み出されたデータをクロックの後縁をトリガーとして前記読み出しデータ線に出力し、前記読み出しラッチブロックは前記クロックの後縁から少なくとも１サイクル後の他のクロックの後縁をトリガーとして前記データをラッチし、前記インターフェース部は前記他のクロック後の更に他のクロックの前縁をトリガーとして前記外部回路へデータを出力することを特徴とする半導体記憶装置が構成される。

上記の構成によれば、高速、大容量のメモリマクロを構成することができる半導体記憶装置を提供することができる。

実施の形態の説明に先立って、まず、この発明の前提となった参考例について説明する。

図１は本参考例に係るメモリマクロの全体の構成を概略的に示すブロック図である。

従来のメモリマクロにおいては、ＤＱＢブロックと各メモリブロックを接続するデータ線は、全メモリブロックと接続するため、結果として非常に大きい寄生容量を持つこととなる。よって大容量化に伴うこのデータ線の寄生容量と抵抗増大はメモリマクロの高速動作に大きな障害となる。

図１に示す構成は、メモリマクロの大容量化に伴う、ＤＱＢブロックと各メモリブロック間を接続するデータ線の配線長増大を抑制することを目的とするメモリマクロの一例であり、メモリマクロを複数のサブマクロに分割し、ぞれぞれのサブマクロにＤＱＢブロックおよびローカルデータ線を配することでこの目的を実現している。また、図１においては、夫々のＤＱＢブロックおよびＩ／Ｏブロック間のデータの書き込みおよび読み出しはグローバルデータ線を介して行われる。

図１を詳細に説明する。メモリマクロはＩ／Ｏブロック１０１およびメモリサブマクロ１０２＜０＞、１０２＜１＞、…１０２＜ｉ＞が順次隣接する構成を有する。例えばメモリサブマクロ１０２＜０＞は、データ制御部であるＤＱＢブロック１０３＜０＞と、これに関連して設けられたメモリブロック１０４＜０＞とより構成される。他のメモリサブマクロ１０２＜１＞、…１０２＜ｉ＞についても同様に、それぞれＤＱＢブロック１０３＜１＞〜１０３＜ｉ＞、メモリブロック１０４＜１＞〜１０４＜ｉ＞により構成されている。

ＤＱＢブロック１０３＜ｉ＞はローカルデータ線が接続している。ローカルデータ線はここでは相補であり、DQBブロック１０３＜ｉ＞は相補ローカルデータ線DQt、DQｃを介して対応するメモリブロックと接続する。他のＤＱＢブロック１０３＜０＞、１０３＜１＞、…１０３＜ｉ−１＞についても同様に相補ローカルデータ線を介して夫々対応するメモリブロックと接続されている。

ＤＱＢブロック１０３＜０＞〜１０３＜ｉ＞はクロックＣＬＫによって動作するＤＱＢ制御回路１０５＜０＞〜１０５＜ｉ＞からの制御信号ＤＱＷＬＴＣｐ、ＱＳＥｎ、ＲＤＥｐによりその動作が制御される。Ｉ／Ｏブロック１０１もＩ／Ｏ制御回路１０６からのラッチ制御信号ＩＯＷＬＴＣｐ、ＩＯＲＬＴＣｐによりそのデータラッチ動作が制御される。

Ｉ／Ｏブロック１０１は書き込み用のグローバルデータ線ＷＤＬを介してメモリサブマクロ１０２＜０＞、１０２＜１＞、…１０２＜ｉ−１＞，１０２＜ｉ＞内のデータ制御部であるＤＱＢブロック１０３＜０＞、１０３＜１＞、…１０３＜ｉ−１＞，１０３＜ｉ＞と共通に接続されている。外部から供給された書き込みデータＷＤであるＤＩＮはＩ／Ｏブロック１０１を介してグローバルデータ線ＷＤＬに送られ、さらにメモリサブマクロ１０２＜０＞〜１０２＜ｉ＞のＤＱＢブロック１０３＜０＞〜１０３＜ｉ＞に選択的に供給されて対応するメモリブロック１０４＜０＞〜１０４＜ｉ＞のいずれかに書き込まれる。データ読み出し時には、メモリブロック１０４＜０＞〜１０４＜ｉ＞のうちの選択されたメモリブロックから読み出された読み出しデータＲＤが対応するＤＱＢブロックを介して読み出し用のグローバルデータ線ＲＤＬ上に送り出される。この読み出しデータＲＤはＩ／Ｏブロック１０１にラッチされた後、外部に出力データＤＯＵＴとして出力される。

例えばＤＱＢブロック１０３＜０＞は図４に示すように構成される。図４において、書き込み用のグローバルデータ線には書き込みデータＷＤのラッチ回路１１１が接続され、ここで書き込みデータＷＤはラッチ制御信号ＤＱＷＬＴＣｐによりラッチされ、相補データＤｔ，Ｄｃに変換される。これらの相補データＤｔ，Ｄｃはドライバ回路１１２を介してローカルデータ線ＤＱｔ、ＤＱｃに供給され、選択されたメモリブロック１０４＜０＞に書き込まれる。

一方、選択されたメモリブロック１０４＜０＞から読み出された相補データはローカルデータ線ＤＱｔ、ＤＱｃを介してリードアンプ回路１１３に供給されて、制御信号ＱＳＥｎによって増幅されローカル読み出しデータＬＲＤとしてラッチ回路１１４にラッチされた後、制御信号ＲＤＥｐに応じて読み出しデータＲＤとしてドライバ回路１１５を介してグローバルデータ線ＲＤＬに送出される。

図１に示すような構成のメモリマクロを高周波クロックにより高速動作させる場合、データの書き込み、読み出しのいずれの場合もＤＱＢブロック１０３＜０＞〜１０３＜ｉ＞の夫々とＩ／Ｏブロック１０１との間にクロックの１サイクル分の時間差を設けることが一般に行われる。これによりＩ／Ｏブロック１０１とＤＱＢブロック１０３＜０＞〜１０３＜ｉ＞との間のグローバルデータ線ＷＤＬ，ＲＤＬの配線長の差によるデータ転送時の遅延の差等の不都合を吸収することができる。

データ書き込み時の動作について図２を参照して説明する。図２（ａ）に示したクロックＣＬＫに対して図２（ｂ）に示すタイミングで書き込みデータ入力ＤＩＮがＩ／Ｏブロック１０１に供給されたものとする。このクロックＣＬＫに同期してＩ／Ｏ制御回路１０６からは図２（ｃ）に示すように書き込みラッチ制御信号ＩＯＷＬＴＣｐが出力される。これにより入力データＤＩＮはＩ／Ｏブロック１０１内にクロックＣＬＫの前縁の立ち上がりに同期してラッチされる。ラッチされた入力データＤＩＮは制御信号IＯＷＬＴＣｐの立ち上がり部をトリガーとしてグローバルデータ線ＷＤＬ上に送出され、次のクロックＣＬＫの前縁の立上がり部に同期して生成される図２（ｅ）に示すラッチ信号ＤＱＷＬＴＣｐによってＤＱＢブロック１０３＜０＞〜１０３＜ｉ＞のいずれかにラッチされる。このように、Ｉ／Ｏブロック１０１に入力データＤＩＮがラッチされてからＤＱＢブロック１０３＜０＞〜１０３＜ｉ＞にラッチされるまでにクロックＣＬＫの前縁からつぎの１サイクル後の前縁までの時間差が設けられる。
データ読み出し時にも、図３に示すように、ＤＱＢブロック１０３＜０＞〜１０３＜ｉ＞からＩ／Ｏブロック１０１までの読み出しデータＲＤの転送にクロックＣＬＫの１サイクルの時間が与えられる。図４のリードアンプ回路１１３において、ローカルデータ線ＤＱｔ、ＤＱｃ上に相補データが読み出された状態で、図３（ｂ）に示す信号ＱＳＥｎがクロックＣＬＫと同期して供給されると、信号ＱＳＥｎの立ち上がり部すなわちクロックＣＬＫの立ち下がり部である後縁に同期して相補データが増幅されローカルデータＬＲＤとしてラッチされる。このローカルデータＬＲＤはクロックＣＬＫの立上がり部である前縁に同期して図３（ｃ）に示す信号ＲＤＥｐが供給されると、ラッチ回路１１４に更にラッチされる。ラッチされたデータは図３（ｄ）に示す読み出しデータＲＤとしてドライバ１１５を介してグローバルデータ線ＲＤＬ上に送出され、図３（ｅ）に示すＩ／Ｏ制御回路１０６からの信号ＩＯＲＬＴＣｐによりＩ／Ｏブロック１０１にクロックＣＬＫの前縁に同期してラッチされる。ラッチされたデータＲＤは図３（ｆ）に示すタイミングでデータ出力ＤＯＵＴとして外部に出力される。

このように、図１に示すメモリマクロは、ＤＱＢブロック１０３＜０＞〜１０３＜ｉ＞の夫々とＩ／Ｏブロック１０１との間にクロックの１サイクル分の時間差を設けるため、ＤＱＢブロック１０３＜０＞〜１０３＜ｉ＞がクロックＣＬＫの前縁に同期して読み出しデータＲＤをグローバルデータ線ＲＤＬ上に送出し、Ｉ／Ｏブロック１０１がクロックＣＬＫの前縁に同期して読み出しデータＲＤをラッチしている。つまり、ＤＱＢブロック１０３＜０＞〜１０３＜ｉ＞の夫々が、リードアンプ回路１１３とラッチ回路１１４との２段のデータラッチ部を有し、リードアンプ回路１１３がクロックＣＬＫの後縁に同期してラッチした信号をラッチ回路１１４がクロックＣＬＫの前縁に同期してラッチすることにより、読み出しデータＲＤをクロックＣＬＫの前縁に同期した信号としている。

図５は、図１に示す参考例を基本として、メモリマクロの大容量化に伴ってサブマクロ数が増大した場合に生じるグローバルデータ線長増大の影響、特に、読み出し時のグローバルデータ線の配線遅延軽減に対策を施した場合を概略的に示すブロック図である。なお、図５は、グローバルデータ線によるＩ／Ｏブロックおよび各サブマクロ間の接続関係に注目したものであり、各ＤＱＢブロックおよびＩ／Ｏブロックに対応する制御信号が夫々ＤＱＢブロック制御回路およびＩ／Ｏブロック制御回路により生成されることは図１と同様である。

以下、図５の詳細な説明を行う。Ｉ／Ｏブロック１１には外部回路から供給された書き込みデータＷＤがラッチされ、あるいは内部メモリから読み出された読み出しデータがラッチされる。Ｉ／Ｏブロック１１はグローバルデータ線ＷＤＬを介してメモリサブマクロ１２＜０＞、１２＜１＞、…１２＜ｉ−１＞，１２＜ｉ＞内のデータ制御部であるＤＱＢブロック１３＜０＞、１３＜１＞、…１３＜ｉ−１＞，１３＜ｉ＞と共通に接続されている。このＤＱＢブロック１３＜ｉ＞は相補ローカルデータ線ＤＱｔ、ＤＱｃを介して対応して設けられたメモリブロック１４＜ｉ＞と接続されている。他のＤＱＢブロック１３＜０＞、１３＜１＞、…１３＜ｉ−１＞についても同様に相補ローカルデータ線を介して夫々対応するメモリブロックと接続されている。

図５における参考例では、ＤＱＢブロック１３＜０＞、１３＜１＞、…１３＜ｉ−１＞，１３＜ｉ＞内に読み出しデータ用のリピータを夫々設け、このリピータを介して読み出し用のグローバルデータ線が各ＤＱＢブロック１３＜０＞、１３＜１＞、…１３＜ｉ−１＞，１３＜ｉ＞毎に分割して設けられる。例えば、Ｉ／Ｏブロック１１に最も近いＤＱＢブロック１３＜０＞内に設けられたリピータから出力された読み出しデータＲＤ＜０＞は、個別グローバルデータ線ＲＤＬ＜０＞を介してＩ／Ｏブロック１１に供給される。他のＤＱＢブロック１３＜１＞、…１３＜ｉ−１＞，１３＜ｉ＞についても同様にリピータが設けられており、夫々個別グローバルデータ線ＲＤＬ＜１＞、…ＲＤＬ＜ｉ−１＞，ＲＤＬ＜ｉ＞を介して隣接するＤＱＢブロック１３＜０＞、１３＜１＞、…１３＜ｉ−１＞に接続される。

例えば、ＤＱＢブロック１３＜ｉ−１＞の内部は図６のように構成されている。図６において、書き込み用のグローバルデータ線ＷＤＬには書き込みデータＷＤのラッチ回路２１が接続され、ここで書き込みデータＷＤはラッチ制御信号ＤＱＷＬＴＣｐによりラッチされ、相補データＤｔ，Ｄｃに変換される。これらの相補データＤｔ，Ｄｃはドライバ回路２２を介してローカルデータ線ＤＱｔ、ＤＱｃに供給され、選択されたメモリブロック１４＜ｉ−１＞に書き込まれる。

一方、選択されたメモリブロック１４＜ｉ−１＞から読み出された相補データはローカルデータ線ＤＱｔ、ＤＱｃを介してリードアンプ回路２３に供給されて、制御信号ＱＳＥｎによって増幅されローカル読み出しデータＬＲＤとしてラッチ回路２４にラッチされた後、制御信号ＲＤＥｐに応じて読み出しデータＲＤとしてドライバ回路２５を介してグローバルデータ線ＲＤＬに送出される。

ここで、ドライバ回路２５はＲＤＬ<i>のリピータとしての機能を併せ持つもので、前段のサブマクロ１２＜ｉ＞から読み出されたデータＲＤ＜ｉ＞をグローバルデータ線ＲＤＬ＜ｉ＞を介して受け取って再駆動し、グローバルデータ線ＲＤＬ＜ｉー１＞を介して、次のサブマクロへ伝える。このＲＤドライバ２５がローカル読み出しデータＬＲＤの駆動回路として動作するか前段のＤＱＢブロックの出力のリピータ回路として動作するかは制御信号ＲＤＥｐの状態によって切り分けられ、制御信号ＲＤＥｐが非活性化の場合は前段のＤＱＢブロックの出力のリピータ回路として、制御信号ＲＤＥｐが活性化している場合はローカル読み出しデータLRDの駆動回路として動作する。

ここで、図７を参照して図６に示したリードアンプ回路２３、ローカルＲＤラッチ回路２４、ＲＤドライバ２５の詳細な構成の一例を説明する。

リードアンプ回路２３において、一方のローカルデータ線ＤＱｃはＰチャネル型のトランジスタ２３１の一端に接続され、他方のローカルデータ線ＤＱｔはＰチャネル型のトランジスタ２３２の一端に接続される。トランジスタ２３１の他端は内部データ線Ｑｃを介してＮＡＮＤゲート２３３の一方の入力端に接続され、トランジスタ２３２の他端は内部データ線Ｑｔを介してＮＡＮＤゲート２３４の一方の入力端に接続される。トランジスタ２３１、２３２のゲートは互いに接続され、その接続点にはリードアンプ駆動信号ＱＳＥｎが供給される。

内部データ線Ｑｃ、Ｑｔ間には２個のＰチャネルのセンストランジスタ２３５、２３６が直列に接続されるとともに、このトランジスタ回路と並列に２個のＮチャネルのセンストランジスタ２３７、２３８が直列に接続される。内部データ線Ｑｃ側に接続されたセンストランジスタ２３５、２３７のゲートは他方の内部データ線Ｑｔに共通に接続され、センストランジスタ２３６、２３８のゲートは内部データ線Ｑｃに共通に接続される。トランジスタ２３５、２３６の接続点には電源電圧Ｖが供給される。トランジスタ２３７、２３８の接続点はＮチャネルのトランジスタ２３９を介して接地される。このトランジスタ２３９のゲートには前記リードアンプ駆動信号ＱＳＥｎが供給される。

ＮＡＮＤ回路２３３の出力端は他方のＮＡＮＤ回路２３４の他の入力端に接続され、ＮＡＮＤ回路２３４の出力端は他のＮＡＮＤ回路２３３の他方の入力端に接続されてフリップフロップ構成のラッチ回路となる。このラッチ回路の出力はローカル読み出しデータＬＲＤとして次段のＬＲＤラッチ回路２４に供給される。

ＬＲＤラッチ回路２４はクロックドインバータ２４３、２４１ｂおよびインバータ２４１ａを組み合わせて構成された第１のラッチ回路２４１、クロックドインバータ２４４、２４２ｂおよびインバータ２４２ａを組み合わせて構成された第２のラッチ回路２４２を有する。第１のラッチ回路241のクロックドインバータ２４３、２４１ｂにはＤＱＢＲＬＴＣｐ、ＤＱＢＲＬＴＣnがクロックとして図１に示すように供給されており、第１のラッチ回路２４１はＤＱＢＲＬＴＣｐがＬレベルの期間でローカル読み出しデータＬＲＤを受け付け、ＤＱＢＲＬＴＣｐがＨレベルの期間それを保持する。第2のラッチ回路２４２のクロックドインバータ２４４、２４２ｂにはＤＱＢＲＬＴＣｐ、ＤＱＢＲＬＴＣnがクロックとして図７に示すように供給されており、第２のラッチ回路24２はＤＱＢＲＬＴＣｐがＨレベルの期間に第一のラッチ回路の出力を受け付け、ＤＱＢＲＬＴＣｐがＬレベルの期間それを保持する。結果としてＬＲＤラッチ回路２４はＤＱＢＲＬＴＣｐがＬレベルの期間に取り込んだローカル読み出しデータＬＲＤからのデータをＤＱＢＲＬＴＣｐの前縁の立ち上がり部に同期してＲＤドライバ２５へ出力し、かつ次のＤＱＢＲＬＴＣｐの前縁の立ち上がりまでその出力データを保持する。

ラッチ回路２４２の出力データＲＤｙは２段のインバータで構成されるバッファ回路２４５を介した制御信号ＲＤＥｐとともにラッチ回路２４の出力データとしてＲＤドライバ２５の入力段を構成するＮＡＮＤゲート２５１に供給される。ＮＡＮＤゲート２５１の出力端はＮＡＮＤゲート２５２の一方の入力端に接続され、ＮＡＮＤゲート２５２の他方の入力端には前段のメモリサブマクロ１２＜ｉ＞からの読み出しデータＲＤ＜ｉ＞がグローバルデータ線ＲＤＬ＜ｉ＞を介して供給される。ＮＡＮＤゲート２５２の出力データはインバータ２５３を介して読み出しデータＲＤ＜ｉ−１＞として出力される。

以下、図８のタイミングチャートを参照して図６、図７の回路の動作を説明する。メモリブロック１４＜ｉ−１＞からのデータ読み出し時には、図８（ａ）に示すクロックＣＬＫに同期し逆相の関係で図８（ｂ）に示したリードアンプ駆動信号ＱＳＥｎが発生される。このリードアンプ駆動信号ＱＳＥｎがＬレベルとなる期間にはＰチャネルのトランジスタ２３１、２３２が導通してローカルデータ線ＤＱｃ、ＤＱｔ上に読み出された相補データがローカルデータ線Ｑｃ、Ｑｔに供給され、このデータ線Ｑｃ，Ｑｔからトランジスタ２３５〜２３８で構成されるアンプ回路に供給される。この時は接地電位に接続されたＮチャネルのトランジスタ２３９は非導通となる。

信号ＱＳＥｎがＨレベルとなるタイミングで、トランジスタ２３９が導通し、例えば読み出し相補データによりローカルデータ線ＱｃがＨレベル、ＱｔがＬレベルとなると、トランジスタ２３５、２３８が導通、トランジスタ２３６，２３７が非導通となる。この結果、図８（ｃ）に示すようにローカルデータ線Ｑｃ，Ｑｔ上の相補データがトランジスタ２３５，２３８によって増幅され、読み出しデータに復元されてＮＡＮＤ回路２３３，２３４で構成されたラッチ回路に図８（ｄ）に示すようにローカルデータＬＲＤとしてラッチされる。

この状態で、図８（ｅ）に示す読み出しデータラッチ信号ＤＱＢＲＬＴＣがクロックＣＬＫの前縁の立ち上がり部をトリガーとして活性化される。読み出しデータラッチ信号ＤＱＢＲＬＴＣは実際は相補クロックＤＱＢＲＬＴＣｐ、ＤＱＢＲＬＴＣｎとしてＬＲＤラッチ回路２４に供給されるもので、これによりローカル読み出しデータＬＲＤはラッチ回路２４１，２４２を介して図８（ｇ）に示すように、ドライバ２５中のＮＡＮＤゲート２５１の他方の入力端に供給される。このとき、ＤＱＢブロック１３＜ｉ−１＞が選択されているので、図８（ｆ）に示すように制御信号ＲＤＥｐが同時に活性化してＨレベルに固定されるから、図８（ｇ）の読み出しデータＲＤｙはこのゲート２５１を通過してＮＡＮＤゲート２５２へ供給される。このとき後述する理由でＲＤ＜i＞はＨレベルであるので、ＮＡＮＤゲート２５２に供給された読み出しデータはインバータ２５３を介して図８（ｈ）の読み出しデータＲＤ＜ｉー１＞として出力される。

一方、ＤＱＢブロック１３＜ｉ−１＞が非選択のときは、制御信号ＲＤＥｐがＬレベルに固定され、従ってＮＡＮＤゲート２５１の出力がＨレベルに固定される。この結果、前段のＤＱＢブロック１３＜ｉ＞からの読み出しデータＲＤ＜ｉ＞がＮＡＮＤゲート２５２、インバータ２５３を介して出力され、ＲＤドライバ２５はこのデータＲＤ＜ｉ＞に対してリピータとして動作することになる。なお、図５において、ＤＱＢブロック１３<i>には前段のＤＱＢブロックが存在しないため、ＤＱＢブロック１３<i>のＲＤドライバ２５において、ＮＡＮＤゲート２５２には前段のＤＱＢブロックの出力データの替わりに電源電圧が供給される。このため、ＤＱＢブロック１３<i>が非選択であるとＲＤ<i>はＨレベルとなり、ＤＱＢブロック１３＜ｉ−１＞が選択された際、選択されているＤＱＢブロック１３<i-1>のＲＤドライバ２５において、ＮＡＮＤゲート２５２がＮＡＮＤゲート２５１の出力を受け付けることが可能となる。

図１の参考例ではメモリマクロをサブマクロに分割しＤＱＢブロックとメモリブロック間を接続するデータ線をローカルデータ線として分割することでその配線遅延を軽減したが、結果としてＤＱＢブロック数が増加しその回路面積が増大している。また、図５の参考例では読み出しデータが伝送されるグローバルデータ線が各ＤＱＢブロックのところでリピータを介して接続される構成となっているから、多数のメモリサブマクロがＩ／Ｏブロックに接続されたメモリマクロを構成してもグローバルデータ線ＲＤＬのＣＲ遅延による誤読み出しなどの不都合を解消できる。しかしながら、この参考例では図７に示したように各ＤＱＢブロック内に３段のラッチ回路を必要としており、その数は図１の参考例よりも多くＤＱＢブロックの回路面積をさらに増大させている。大容量化に伴いＤＱＢブロックを多数用いるメモリマクロの場合には、そのＤＱＢブロックのエリアペナルティが大容量化の障害となる。従って、以下に説明する第１の実施形態ではこの点を改良し、高速、大容量化が可能なメモリマクロを実現した。

＜第１の実施の形態＞
図９に第１の実施形態のメモリマクロの全体の構成のブロック図を示す。図９において、Ｉ／Ｏブロック３１には、後で説明する読み出しデータＲＤのラッチブロック３７を介して、複数のメモリサブマクロ３２＜０＞、３２＜１＞、…３２＜ｉ＞が順次隣接する構成を有する。メモリサブマクロ３２＜０＞は、データ制御部であるＤＱＢブロック３３＜０＞と、これに関連して設けられたメモリブロック３４＜０＞とより構成される。他のメモリサブマクロ３２＜１＞、…３２＜ｉ＞についても同様に、それぞれＤＱＢブロック３３＜１＞〜３３＜ｉ＞、メモリブロック３４＜１＞〜３４＜ｉ＞により構成されている。ＤＱＢブロック３３＜０＞〜３３＜ｉ＞は、外部からのＤＱＢブロック選択信号ＤＱＢＳＥＬ＜０＞からＤＱＢＳＥＬ＜ｉ＞およびクロックＣＬＫによって動作するＤＱＢ制御回路３５＜０＞〜３５＜ｉ＞からの制御信号ＤＱＷＬＴＣｐ、ＱＳＥｎ、ＲＤＥｐによりその動作が制御される。Ｉ／Ｏブロック３１もＩ／Ｏ制御回路３６からのラッチ制御信号ＩＯＷＬＴＣｐ、ＩＯＲＬＴＣｐ＜１＞によりそのデータラッチ動作が制御される。Ｉ／Ｏ制御回路３６はさらにラッチ制御信号ＩＯＲＬＴＣｐ＜０＞をＲＤラッチブロック３７に出力し、ＲＤラッチブロック３７はこのラッチ制御信号ＩＯＲＬＴＣｐ＜０＞により読み出しデータＲＤのラッチ動作が制御される。このラッチ動作については後で詳述する。

データ書き込み時には、外部から供給された書き込みデータＷＤであるＤＩＮはＩ／Ｏブロック３１を介してグローバルデータ線ＷＤＬに送られ、さらにメモリサブマクロ３２＜０＞〜３２＜ｉ＞のＤＱＢブロック３３＜０＞〜３３＜ｉ＞に選択的に供給されて対応するメモリブロック３４＜０＞〜３４＜ｉ＞のいずれかに書き込まれる。

データ読み出し時には、メモリブロック３４＜０＞〜３４＜ｉ＞のうちの選択されたメモリブロックから読み出された読み出しデータＲＤが、対応するＤＱＢブロックを介して読み出し用のグローバルデータ線ＲＤＬ上に送り出される。この読み出しデータＲＤは読み出しデータＲＤのラッチブロック３７にラッチされた後、Ｉ／Ｏブロック３１にラッチされ、外部に出力データＤＯＵＴとして出力される。

読み出しデータＲＤのラッチブロック３７は例えば図１０に示すように構成される。図１０の回路において、ＲＤのラッチブロック３７はクロックドインバータ３７１、３７２およびインバータ３７３を組み合わせて構成されたラッチ回路３７４、および、クロックドインバータ３７６、３７７およびインバータ３７８を組み合わせて構成されたラッチ回路３７９を有する。ラッチ回路３７４のクロックドインバータ３７１、３７２にはＩＯＲＬＴＣp＜０＞、およびインバータ３７５がＩＯＲＬＴＣp<0>を反転して生成したラッチ信号ＩＯＲＬＴＣｎ＜０＞がクロックとして図１０に示すように供給されている。ラッチ回路３７４はＩＯＲＬＴＣp<0>がＬレベルの期間グローバルデータ線ＲＤＬ上に読み出されたデータＲＤを受け付け、ＩＯＲＬＴＣp＜０＞がＨレベルの期間それを保持する。ラッチ回路３７９のクロックドインバータ３７６、３７７にはＩＯＲＬＴＣp＜０＞、ＩＯＲＬＴＣn＜０＞がクロックとして図１０に示すように供給されており、ラッチ回路３７９はＩＯＲＬＴＣp＜０＞がＨレベルの期間にのラッチ回路３７４の出力を受け付け、ＩＯＲＬＴＣp＜０＞がＬレベルの期間それを保持する。結果としてデータＲＤ用のラッチブロック３７はＩＯＲＬＴＣp＜０＞がＬレベルの期間に受け付けたグローバルデータ線ＲＤＬ上に読み出されたデータＲＤをＩＯＲＬＴＣp＜０＞の前縁の立ち上がり部で２個のインバータが直列接続されたバッファ回路３８０を介してＲＤｘとして出力し、かつ次のＩＯＲＬＴＣp＜０＞の前縁の立ち上がりまでそのＲＤｘを保持する。

又、例えばＤＱＢブロック３３＜０＞は図１１に示すように構成される。図１１において、書込み用のグローバルデータ線ＷＤＬには書込みデータＷＤのラッチ回路４１が接続され、ここで書込みデータＷＤはラッチ制御信号ＤＱＷＬＴＣｐによりラッチされ、相補データＤｔ，Ｄｃに変換される。これらの相補データＤｔ，ＤｃはＤＱドライバ回路４２を介してローカルデータ線ＤＱｔ、ＤＱｃに供給され、選択されたメモリブロック３４＜０＞に書き込まれる。他のＤＱＢブロック３３＜１＞〜３３＜ｉ＞も同様に構成される。

一方、例えば選択されたメモリブロック３４＜０＞から読み出された相補データはローカルデータ線ＤＱｔ、ＤＱｃを介してリードアンプ回路４３に供給されて、制御信号ＱＳＥｎによって増幅され、ローカル読み出しデータＬＲＤとして、ＲＤドライバ回路４４を介してグローバルデータ線ＲＤＬに送出される。他のＤＱＢブロック３３＜１＞から３３＜ｉ＞についても同様に構成される。

次に、図１２を参照して図１１に示したリードアンプ回路４３および読み出しデータＲＤのドライバ４４の内部構成の一例を詳細に説明する。リードアンプ回路４３において、一方のローカルデータ線ＤＱｃはＰチャネル型のトランジスタ４３１の一端に接続され、他方のローカルデータ線ＤＱｔはＰチャネル型のトランジスタ４３２の一端に接続される。トランジスタ４３１の他端は内部データ線Ｑｃを介してＮＡＮＤゲート４３３の一方の入力端に接続され、トランジスタ４３２の他端は内部データ線Ｑｔを介してＮＡＮＤゲート４３４の一方の入力端に接続される。トランジスタ４３１、４３２のゲートは互いに接続され、その接続点にはリードアンプ駆動信号ＱＳＥｎが供給される。

内部データ線Ｑｃ、Ｑｔ間には２個のＰチャネルのセンストランジスタ４３５、４３６が直列に接続されるとともに、このトランジスタ回路と並列に２個のＮチャネルのセンストランジスタ４３７、４３８が直列に接続される。内部データ線Ｑｃ側に接続されたセンストランジスタ４３５、４３７のゲートは他方の内部データ線Ｑｔに共通に接続され、センストランジスタ４３６、４３８のゲートは内部データ線Ｑｃに共通に接続される。トランジスタ４３５、４３６の接続点には電源電圧Ｖが供給される。トランジスタ４３７、４３８の接続点はＮチャネルのトランジスタ４３９を介して接地される。このトランジスタ４３９のゲートには前記リードアンプ駆動信号ＱＳＥｎが供給される。このリードアンプ駆動信号ＱＳＥｎは更に２個のインバータでなるバッファ回路４４０を介してＲＤドライバ４４に供給される。

ＮＡＮＤ回路４３３の出力端は他方のＮＡＮＤ回路４３４の他の入力端に接続され、ＮＡＮＤ回路４３４の出力端は他のＮＡＮＤ回路４３３の他方の入力端に接続されてフリップフロップ構成のラッチ回路となる。このラッチ回路の出力はローカル読み出しデータＬＲＤとして次段のＲＤドライバ４４に供給される。

ＲＤドライバ４４は、リードアンプ回路４３からのローカルリードデータＬＲＤが供給されるＮＯＲゲート４４１と、バッファ回路４４０からの制御信号ＱＳＥｎが供給されるインバータ４４２と、これらのデータＬＲＤ、信号ＱＳＥｎが供給されるＮＡＮＤゲート４４３と、ＮＯＲゲート４４１およびＮＡＮＤゲート４４３の出力が夫々供給されるインバータ４４４、４４５と、これらのインバータ４４４，４４５の出力がそのゲートに供給されるＰチャネルトランジスタ４４６、Ｎチャネルトランジスタ４４７とより構成される。トランジスタ４４６，４４７の接続点からは読み出しデータＲＤが出力される。

以下、図１３のタイミングチャートを参照して図９乃至図１２の第１の実施態様のメモリマクロの動作を説明する。例えば、メモリブロック３４＜０＞からのデータ読み出し時について説明する。図１３（ａ）に示すクロックＣＬＫに同期し逆相の関係で図１３（ｂ）に示したリードアンプ駆動信号ＱＳＥｎが発生される。このリードアンプ駆動信号ＱＳＥｎがＬレベルとなる期間には図１２のＰチャネルのトランジスタ４３１、４３２が導通してローカルデータ線ＤＱｃ、ＤＱｔ上に読み出された相補データがローカルデータ線Ｑｃ、Ｑｔに供給され、このデータ線Ｑｃ，Ｑｔからトランジスタ４３５〜４３８で構成されるアンプ回路に供給される。この時は接地電位に接続されたＮチャネルのトランジスタ４３９は非導通となる。

次に図１３（ａ）に示すクロックＣＬＫの後縁の立下り部のＬレベルに対応して図１３（ｂ）に示す信号ＱＳＥｎがＨレベルとなるタイミングで、トランジスタ４３９が導通し、例えば読出し相補データによりローカルデータ線ＱｃがＨレベル、ＱｔがＬレベルとなると、トランジス４３５、４３８が導通、トランジスタ４３６，４３７が非導通となる。この結果、ローカルデータ線Ｑｃ，Ｑｔ上の相補データがトランジスタ４３５，４３８によって増幅され、読み出しデータに復元されてＮＡＮＤ回路４３３，４３４で構成されたラッチ回路に図１３（ｃ）に示すようにローカルデータＬＲＤとしてラッチされる。

ラッチされたローカルデータＬＲＤはＮＯＲゲート４４１、ＮＡＮＤゲート４４３の夫々一方の入力端に供給される。他方の入力端には、バッファ回路４４０からの制御信号ＱＳＥｎがインバータ４４２を介し、および直接に供給される。従って、ローカルデータＬＲＤのＨ，Ｌレベルに応じて図１３（ｄ）に示すようにインバータ４４４，４４５の出力レベルがＨまたはＬとなり、ＲＤドライバ４４の出力として読出しデータＲＤが得られる。このように、この読出しデータＲＤはクロックＣＬＫの後縁の立下り部に同期したタイミングで出力されるデータである。

この状態で、次のクロックＣＬＫの後縁の立下り部をトリガーとしてＩ／Ｏ制御回路３６から図１３（ｅ）に示す制御信号ＩＯＲＬＴＣｐ＜０＞が図１０の構成のＲＤラッチブロック３７に供給されると、ＩＯＲＬＴＣｐ＜０＞の前縁の立上がり部に同期してクロックドインバータ３７１が閉じ、同時にクロックドインバータ３７６が開いて読出しデータＲＤｘが出力される。このデータＲＤｘは次のＩＯＲＬＴＣｐ＜０＞の前縁の立上がり部すなわち、さらに次のＣＬＫの後縁の立下り部まで保持される。

このラッチされたデータＲＤｘはＩ／Ｏブロック３１が有する図１０と同様の構成のラッチ回路に供給される。このラッチ回路は図１３（ｇ）に示す制御信号ＩＯＲＬＴＣｐ＜１＞およびこれの相補信号ＩＯＲＬＴＣｎ＜１＞によって図１０に示すラッチ回路と同様に制御される。制御信号ＩＯＲＬＴＣｐ＜１＞は図１３（ｇ）に示すようにクロックＣＬＫの前縁の立ち上がり部をトリガーとする信号であり、したがって、Ｉ／Ｏブロック３１の出力ＤＯＵＴは図１３（ｈ）に示すようにデータＲＤｘに対してさらにクロックＣＬＫの半サイクル分シフトされたデータとなる。他のＤＱＢブロックからのデータ読出しも同様に行われる。このように、図９に示すような構成のメモリマクロを高周波クロックにより高速動作させる場合、データの書き込み、読み出しのいずれの場合もＤＱＢブロック３３＜０＞〜３３＜ｉ＞の夫々とＩ／Ｏブロック３１あるいは、データＲＤのラッチブロック３７との間にクロックの１サイクル（乃至数サイクル分）の時間差が設けられる。これによりＩ／Ｏブロック３１あるいはデータＲＤのラッチブロック３７とＤＱＢブロック３３＜０＞〜３３＜ｉ＞との間のグローバルデータ線ＷＤＬあるいはＲＤＬの配線長の差によるデータ転送時の遅延の差等の不都合を吸収することができる。但し、図１の参考例の場合にはデータの書き込み、読み出しのいずれの場合もクロックＣＬＫの前縁の立ち上がり部から次のクロックＣＬＫの前縁の立ち上がり部までの１サイクルに設定されているために、既に説明したようにＤＱＢブロック内部に読み出し時にラッチ回路を２段必要とする。このためエリアペナルティが増大していた。これに対して上述した第１の実施形態でＤＱＢブロックではクロックＣＬＫの後縁の立下り部をトリガーとするラッチ回路を１段とし、Ｉ／Ｏブロック３１の前段にＲＤラッチブロック３７を設けてクロックＣＬＫの後縁の立下り部をトリガーとするラッチ回路でラッチしてからＩ／Ｏブロック３１に供給するようにした。このため、ＤＱＢブロックには図１の場合のように２段のラッチ回路を必要としなくなったので、大容量のメモリマクロを構成してもＤＱＢブロックのエリアペナルティの増大が抑制できる。なお、図１３（ｂ）の制御信号ＱＳＥｎの活性化から図１３（ｈ）のデータＤＯＵＴの出力までのクロックＣＬＫのサイクル数は図３で説明した図１の例と同じであり、データ読み出し時間に差はない。

＜第２の実施形態＞
次に、図１４に第２の実施形態のメモリマクロの全体の構成のブロック図を示す。図１４において、図９の実施形態と同じ部分に関しては同一の参照符号を付してその説明を省略する。図９の実施形態と異なる部分はＤＱＢブロック５１＜０＞〜５１＜ｉ＞の構成と、このＤＱＢブロック５１＜０＞〜５１＜ｉ＞に接続される読み出し用のグローバルデータ線ＲＤＬ＜０＞〜ＲＤＬ＜ｉ＞の構成である。図１４の実施形態では、図５に示した参考例と同様に、選択されたＤＱＢブロックは対応するメモリブロックから読み出されたデータＲＤを後続のＤＱＢブロックに送出する一方で非選択のＤＱＢブロックは、前置されたＤＱＢブロックからの読み出しデータに対してリピータとして動作する。従って、読み出し用のグローバルデータ線は図９の実施形態のように全てのＤＱＢブロックに対して共通に接続される代わりに、各ＤＱＢブロック間に個々に接続される複数のデータ線として構成される。

例えば、ＤＱＢブロック５１＜１＞は図１５に示すようにリードアンプ回路６１とこれに接続されたＲＤドライバ６２とを含む。書き込み動作に関するＷＤラッチ回路およびＤＱドライバ回路の接続関係は図１１と同様である。図１５において、リードアンプ回路６１に接続された一方のローカルデータ線ＤＱｃはＰチャネル型のトランジスタ６１１の一端に接続され、他方のローカルデータ線ＤＱｔはＰチャネル型のトランジスタ６１２の一端に接続される。トランジスタ６１１の他端は内部データ線Ｑｃを介してＮＡＮＤゲート６１３の一方の入力端に接続され、トランジスタ６１２の他端は内部データ線Ｑｔを介してＮＡＮＤゲート６１４の一方の入力端に接続される。トランジスタ６１１、６１２のゲートは互いに接続され、その接続点にはリードアンプ駆動信号ＱＳＥｎが供給される。

内部データ線Ｑｃ、Ｑｔ間には２個のＰチャネルのセンストランジスタ６１５、６１６が直列に接続されるとともに、このトランジスタ回路と並列に２個のＮチャネルのセンストランジスタ６１７、６１８が直列に接続される。内部データ線Ｑｃ側に接続されたセンストランジスタ６１５、６１７のゲートは他方の内部データ線Ｑｔに共通に接続され、センストランジスタ６１６、６１８のゲートは内部データ線Ｑｃに共通に接続される。トランジスタ６１５、６１６の接続点には電源電圧Ｖが供給される。トランジスタ６１７、６１８の接続点はＮチャネルのトランジスタ６１９を介して接地される。このトランジスタ６１９のゲートには前記リードアンプ駆動信号ＱＳＥｎが供給される。

ＮＡＮＤ回路６１３の出力端は他方のＮＡＮＤ回路６１４の他の入力端に接続され、ＮＡＮＤ回路６１４の出力端は他のＮＡＮＤ回路６１３の他方の入力端に接続されてフリップフロップ構成のラッチ回路となる。このラッチ回路の出力はローカル読み出しデータＬＲＤとして、制御信号ＲＤＥｐとともに、次段のＲＤドライバ６２の入力段を構成するＮＡＮＤゲート６２１に供給される。ＮＡＮＤゲート６２１の出力端はＮＡＮＤゲート６２２の一方の入力端に接続され、他方の入力端には図１４に示すように、前段のメモリサブマクロからの読み出しデータＲＤ＜２＞がグローバルデータ線ＲＤＬ＜２＞を介して供給される。ＮＡＮＤゲート６２２の出力データはインバータ６２３を介して読み出しデータＲＤ＜１＞として出力される。

この第２の実施形態も、第１の実施形態と同様に、メモリブロックからの読み出しデータＲＤを読み出し用のグローバルデータ線ＲＤＬ<０>〜ＲＤＬ<ｉ>に出力する際にクロックＣＬＫの後縁の立下り部をトリガーとしてラッチ回路にラッチするようにしたために、ＤＱＢブロック内におけるラッチ回路の数を減らすことができ、高速、大容量のメモリマクロの実現を可能にする。以下、図１６を参照して図１４、図１５の実施形態の動作を説明する。

図１４、図１５に示したＤＱＢブロック５１＜１＞において、図１６（ａ）に示すクロックＣＬＫに同期し逆相の関係で図１６（ｂ）に示したリードアンプ駆動信号ＱＳＥｎが発生される。このリードアンプ駆動信号ＱＳＥｎがＬレベルとなる期間には図１５のＰチャネルのトランジスタ６１１、６１２が導通してローカルデータ線ＤＱｃ、ＤＱｔ上に読み出された相補データが内部データ線Ｑｃ、Ｑｔに供給され、この内部データ線Ｑｃ，Ｑｔからトランジスタ６１５〜６１８で構成されるアンプ回路に供給される。この時は接地電位に接続されたＮチャネルのトランジスタ６１９は非導通となる。

次に図１６（ａ）に示すクロックＣＬＫの後縁の立下り部のＬレベルに対応して図１６（ｂ）に示す信号ＱＳＥｎがＨレベルとなるタイミングでトランジスタ６１９が導通し、例えば読み出し相補データにより内部データ線ＱｃがＨレベル、ＱｔがＬレベルとなると、トランジス６１５、６１８が導通、トランジスタ６１６，６１７が非導通となる。この結果、内部データ線Ｑｃ，Ｑｔ上の相補データがトランジスタ６１５，６１８によって増幅され、読み出しデータに復元されてＮＡＮＤ回路６１３，６１４で構成されたラッチ回路に図１６（ｄ）に示すようにローカルデータＬＲＤとしてラッチされる。

ラッチされたローカルデータＬＲＤは、ＲＤドライバ６２内のＮＡＮＤゲート６２１の一方の入力端に供給される。他方の入力端には図１６（ｃ）に示すＨレベルの制御信号ＲＤＥｐが供給される。従って、ローカルデータＬＲＤのＨ，Ｌレベルに応じてＮＡＮＤゲート６２１の出力レベルがＨまたはＬとなり、図１６（ｅ）に示すようにＲＤドライバ６２の出力ＲＤ＜１＞が得られる。このように、この読み出し出力ＲＤ＜１＞はクロックＣＬＫの後縁の立下り部に同期したタイミングのデータである。この場合、ＤＱＢブロック５１＜１＞が選択されているので前段からの読み出しデータＲＤ＜２＞はＨレベルに固定され、従って、ＮＡＮＤゲート６２２、インバータ６２３を介してＮＡＮＤゲート６２１の出力データがＤＱＢブロック５１＜１＞の読み出しデータＲＤ＜１＞として出力される。

この状態で、次のクロックＣＬＫの後縁の立下り部をトリガーとして、図１４のＩ／Ｏ制御回路３６から図１６（ｆ）に示す制御信号ＩＯＲＬＴＣｐ＜０＞が図１０の構成のＲＤラッチブロック３７に供給されると、この制御信号ＩＯＲＬＴＣｐ＜０＞の前縁の立上がり部に同期してクロックドインバータ３７１が閉じ、同時にクロックドインバータ３７６が開いて読み出しデータＲＤｘが出力される。データＲＤｘは次の制御信号ＩＯＲＬＴＣｐ＜０＞の前縁の立上がり部即ち、更に次のクロックＣＬＫの後縁の立下がり部まで保持される。

次にデータＲＤｘはＩ／Ｏブロック３１に含まれる図１０と同様のラッチ回路に供給される。このラッチ回路は図１６（ｈ）に示す制御信号ＩＯＲＬＴＣｐ＜１＞およびこれの相補信号ＩＯＲＬＴＣｎ＜１＞によって、図１０に示すラッチ回路と同様に制御される。この制御信号ＩＯＲＬＴＣｐ＜１＞は図１６（ｈ）に示すようにクロックＣＬＫの前縁の立ち上がり部をトリガーとする信号であり、したがって、Ｉ／Ｏブロック３１の出力ＤＯＵＴは図１６（ｉ）に示すようにデータＲＤｘに対してさらにクロックＣＬＫの半サイクル分シフトされたデータとなる。他のＤＱＢブロックからのデータ読み出しも同様に行われる。

このように、この第２の実施形態では、ＤＱＢブロック５１＜０＞〜５１＜ｉ＞の内部に設けられるＲＤドライバがリピータとして動作し、かつその内部のラッチ回路の段数が図５に示す参考例に比べ少なくなっているので、メモリマクロの大容量化に伴うＤＱＢブロック回路面積の増大が抑制できる。

この発明の前提となる参考例の全体構成を示すブロック図。 図１のメモリマクロのデータ書き込み動作を説明するためのタイミングチャート。 図１のメモリマクロのデータ読み出し動作を説明する為のタイミングチャート。 図１のＤＱＢブロックの内部構成の一例を示すブロック図。 この発明の前提となる他の参考例の全体構成を示すブロック図。 図５に示したＤＱＢブロックの内部構成を示すブロック図。 図６にブロックで示した回路の具体構成例を示すブロック図。 上記の参考例のメモリマクロの動作を示すタイミングチャート。 この発明の第１の実施形態の全体構成を示すブロック図。 図９に示したＲＤラッチブロックの具体構成例を示すブロック図。 図９に示したＤＱＢブロックの具体構成例を示すブロック図。 図１１に示したブロックの内部具体構成例を示すブロック図。 第１の実施形態のメモリマクロの動作を説明するタイミングチャート。 この発明の第２の実施形態の全体構成を示すブロック図。 図１４に示したＤＱＢブロックの具体構成例を示すブロック図。 第２の実施形態のメモリマクロの動作を説明するタイミングチャート。 従来の大容量メモリマクロの構成を示すブロック図。

符号の説明

１１、３１…Ｉ／Ｏブロック、１２＜０＞〜１２＜ｉ＞、３２＜０＞〜３２＜ｉ＞…メモリサブマクロ、１３＜０＞〜１３＜ｉ＞、３３＜０＞〜３３＜ｉ＞、５１＜０＞〜５１＜ｉ＞…ＤＱＢブロック、１４＜０＞〜１４＜ｉ＞、３４＜０＞〜３４＜ｉ＞…メモリブロック、２１…ＷＤラッチ回路、２２…ＤＱドライバ回路、２３、４３…リードアンプ回路、２４、４４…ＲＤラッチ回路、２５…ＲＤドライバ、３５＜０＞〜３５＜ｉ＞…ＤＱＢ制御回路、３６…Ｉ／Ｏ制御回路。

Claims (5)

1. 外部回路との間でデータの授受を行うインターフェース部と、
   書き込みデータ線と、読み出しデータ線と、前記インターフェース部に前記書き込みデータ線を介して接続されたデータ制御部と、このデータ制御部に接続されたメモリブロックとを有するデータ記憶部と、
   前記読み出しデータ線と前記インターフェース部との間に接続された読み出しラッチブロックとを具備し、
   前記データ制御部は前記メモリブロックから読み出されたデータをクロックの後縁をトリガーとして前記読み出しデータ線に出力し、前記読み出しラッチブロックは前記クロックの後縁から少なくとも１サイクル後の他のクロックの後縁をトリガーとして前記データをラッチし、前記インターフェース部は前記他のクロック後の更に他のクロックの前縁をトリガーとして前記外部回路へデータを出力することを特徴とする半導体記憶装置。
2. 前記インターフェース部は前記外部回路からの書き込みデータをクロックの前縁をトリガーとして前記書き込みデータ線に供給し、前記データ制御部は前記書き込みデータ線上の書き込みデータを前記クロックの前縁から少なくとも１サイクル後の他のクロックの前
   縁をトリガーとして取り込むことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記データ制御部は前記メモリブロックから読み出されたデータを増幅するリードアンプ回路と、このリードアンプ回路の出力データを前記読み出しデータ線に供給するリードドライバとを含み、前記リードアンプ回路は前記クロックの後縁をトリガーとして読み出しデータを１サイクル期間保持する１段のラッチ回路を含むことを特徴とする請求項１に記載の半導体記憶装置。
4. 前記リードアンプは、前記メモリブロックから読み出された相補データをクロックの後縁の立下り部に応じて第１、第２の内部データ線に取り込む第１、第２のスイッチと、前記第１、第２の内部データ線上の相補データを復元して増幅する増幅回路と、この増幅回路の出力をラッチする第１のラッチ回路とを有することを特徴とする請求項３に記載の半導体記憶装置。
5. 前記データ記憶部は、夫々メモリブロックと付属のデータ制御部とを有する複数のメモリサブマクロが前記書き込みデータ線を介して前記インターフェース部に接続された構成を有し、更に前記メモリサブマクロにはそれぞれメモリサブマクロ選択信号が供給される読み出し／書き込み制御回路が対応して設けられることを特徴とする請求項１に記載の半導体記憶装置。

Images